KR20130076458A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR20130076458A
KR20130076458A KR1020110145054A KR20110145054A KR20130076458A KR 20130076458 A KR20130076458 A KR 20130076458A KR 1020110145054 A KR1020110145054 A KR 1020110145054A KR 20110145054 A KR20110145054 A KR 20110145054A KR 20130076458 A KR20130076458 A KR 20130076458A
Authority
KR
South Korea
Prior art keywords
layer
gate electrode
memory device
trench
nonvolatile memory
Prior art date
Application number
KR1020110145054A
Other languages
English (en)
Inventor
김민수
신동선
이영진
최진해
한주희
황성진
이병호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110145054A priority Critical patent/KR20130076458A/ko
Publication of KR20130076458A publication Critical patent/KR20130076458A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술은 비휘발성 메모리 장치의 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 패스 게이트 전극층을 형성하는 단계; 상기 패스 게이트 전극층 상에 복수의 제1 물질층 및 복수의 제2 물질층이 교대로 적층된 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 및 상기 패스 게이트 전극층 일부를 관통하는 홀을 형성하는 단계; 상기 홀의 중심부를 가로지르면서 상기 게이트 구조물을 분리하는 트렌치를 형성하여 상기 홀을 상기 트렌치 양측의 홈으로 분리하는 단계; 및 상기 홈 내에 메모리막 및 채널층을 순차로 형성하는 단계를 포함할 수 있다. 본 기술에 따르면, 제조 공정을 단순하고 용이하게 하면서도 단위 셀이 차지하는 면적을 줄여 비휘발성 메모리 장치의 집적도를 높일 수 있다.

Description

비휘발성 메모리 장치의 제조 방법{METHOD FOR FABRICATING NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
특히, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 구체적으로 보면, 이러한 3차원 구조의 비휘발성 메모리 장치는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다.
도 1은 종래 기술에 따른 3차원 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 1을 참조하면, U자형 채널층을 갖는 3차원 구조의 비휘발성 메모리 장치는 기판(10)으로부터 수직으로 돌출된 한 쌍의 메인 채널 및 상기 한 쌍의 메인 채널을 서로 연결시키는 서브 채널로 이루어진 채널층(60), 채널층(60)을 둘러싸는 메모리막(50), 상기 메인 채널을 따라 교대로 적층된 복수의 층간 절연막(30) 및 복수의 게이트 전극(40), 및 상기 서브 채널을 둘러싸는 패스 게이트 전극(20)을 포함할 수 있다.
여기서, 채널층(60)이 매립되는 U자형의 채널홀은 층간 절연막(30) 및 게이트 전극(40)을 관통하는 한 쌍의 메인 채널홀을 형성한 후, 패스 게이트 전극(20) 내에 기형성된 희생막 패턴(미도시됨)을 제거하여 상기 한 쌍의 메인 채널홀을 서로 연결시키는 서브 채널홀을 형성하는 방식으로 형성된다. 그런데 이러한 종래 기술의 경우 메인 채널홀과 서브 채널홀을 별도로 형성해야 할 뿐만 아니라 서브 채널홀이 웨이퍼(Wafer) 표면에 드러나지 않아 제조 공정이 복잡하고 어렵다는 문제를 안고 있다.
한편, 비휘발성 메모리 장치의 집적도를 높이기 위해 기판(10)으로부터 수직 방향으로 게이트 전극(40)을 반복 적층하는 데에는 한계가 있으며, 수평 방향으로 소자의 크기를 줄이는 경우 U자형의 채널홀에 메모리막(50) 및 채널층(60)을 균일하게 형성하기 어렵게 되는 등 공정 난이도가 전반적으로 높아지는 문제가 있다.
본 발명의 일 실시예는, 제조 공정이 단순하고 용이하면서도 단위 셀이 차지하는 면적을 줄여 집적도를 높일 수 있는 비휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 패스 게이트 전극층을 형성하는 단계; 상기 패스 게이트 전극층 상에 복수의 제1 물질층 및 복수의 제2 물질층이 교대로 적층된 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 및 상기 패스 게이트 전극층 일부를 관통하는 홀을 형성하는 단계; 상기 홀의 중심부를 가로지르면서 상기 게이트 구조물을 분리하는 트렌치를 형성하여 상기 홀을 상기 트렌치 양측의 홈으로 분리하는 단계; 및 상기 홈 내에 메모리막 및 채널층을 순차로 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 제조 공정을 단순하고 용이하게 하면서도 단위 셀이 차지하는 면적을 줄여 비휘발성 메모리 장치의 집적도를 높일 수 있다.
도 1은 종래 기술에 따른 3차원 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 특히, 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이고, 도 2a 내지 도 2e는 도 2f의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 사시도이다.
도 2a를 참조하면, 기판(100) 상에 패스 게이트 전극층(110)을 형성한다.
여기서, 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 패스 게이트 전극층(110)은 패스 트랜지스터의 게이트 전극으로서 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다.
이어서, 패스 게이트 전극층(110) 상에 복수의 층간 절연막(120) 및 복수의 게이트 전극용 도전층(130)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 층간 절연막(120) 및 복수의 게이트 전극용 도전층(130)이 교대로 적층된 구조물을 제1 게이트 구조물이라 하기로 한다.
여기서, 제1 게이트 구조물의 최하부 및 최상부에는 층간 절연막(120)이 배치되도록 할 수 있으며, 층간 절연막(120)은 산화막 계열의 물질로 형성할 수 있다. 또한, 게이트 전극용 도전층(130)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극을 형성하기 위한 것으로서 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다. 한편, 본 단면도에는 8개의 게이트 전극용 도전층(130)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 2b를 참조하면, 게이트 전극용 도전층(130), 층간 절연막(120) 및 패스 게이트 전극층(110) 일부를 선택적으로 식각하여 제1 게이트 구조물을 관통하는 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 일 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 복수개가 평행하게 배열될 수 있다.
본 공정 결과, 제1 게이트 구조물이 분리되어 평면상에서 볼 때 라인(Line) 형태를 가질 수 있으며, 잔류하는 층간 절연막(120) 및 게이트 전극용 도전층(130)을 각각 1차 층간 절연막 패턴(120A) 및 게이트 전극용 도전층 패턴(130A)이라 한다.
도 2c를 참조하면, 게이트 전극용 도전층 패턴(130A), 1차 층간 절연막 패턴(120A) 및 패스 게이트 전극층(110) 일부를 선택적으로 식각하여 분리된 제1 게이트 구조물을 관통하는 홀(H1)을 형성한다.
여기서, 홀(H1)은 평면상에서 볼 때 제1 트렌치(T1)와 같은 방향의 단축과 이와 교차하는 방향의 장축을 갖는 섬(Island) 모양을 가질 수 있으며, 분리된 제1 게이트 구조물의 장축을 따라 복수개가 일렬로 배열될 수 있다. 한편, 패스 게이트 전극층(110)은 후술하는 메모리막 및 채널층의 두께를 합한 만큼의 깊이로 식각할 수 있다.
도 2d를 참조하면, 게이트 전극용 도전층 패턴(130A), 1차 층간 절연막 패턴(120A)을 선택적으로 식각하여 분리된 제1 게이트 구조물을 관통하는 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 홀(H1)의 중심부를 가로지르면서 제1 트렌치(T1)와 같은 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 복수개가 평행하게 배열될 수 있다.
본 공정 결과, 제1 트렌치(T1)에 의해 분리된 제1 게이트 구조물이 재차 분리되며, 잔류하는 1차 층간 절연막 패턴(120A) 및 게이트 전극용 도전층 패턴(130A)을 각각 2차 층간 절연막 패턴(120B) 및 게이트 전극(130B)이라 한다. 특히, 홀(H1)은 제2 트렌치(T2)를 중심으로 분리되어 제2 트렌치(T2)와 교차하는 방향으로 제2 트렌치(T2) 내벽을 따라 U자 형태로 움푹 패인 홈(H2)을 형성하게 되며, 이에 의하여 분리된 제1 게이트 구조물의 내측면은 요철 형태를 가질 수 있다.
도 2e를 참조하면, 홈(H2)을 포함한 제2 트렌치(T2) 내벽을 따라 메모리막(140)을 형성한 후, 홈(H2)을 매립하도록 메모리막(140) 상에 채널용 반도체막(150)을 형성한다.
여기서, 메모리막(140)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다. 이때, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(140)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 한편, 채널용 반도체막(150)은 후술하는 채널층을 형성하기 위한 것으로서 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다.
도 2f를 참조하면, 채널용 반도체막(150)을 분리하여 홈(H2) 내에 채널층(150A)을 형성한다. 이때, 채널용 반도체막(150)을 분리하기 위해 메모리막(140)의 내측면이 드러날 때까지 에치백(Etch-back) 등의 공정을 수행할 수 있다.
여기서, 채널층(150A)은 메모리 셀 또는 선택 트랜지스터의 채널로 이용되는 부분과 패스 트랜지스터의 채널로 이용되는 부분을 포함할 수 있으며, 그 단면은 U자 형태를 가질 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 2f에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 2f를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 복수의 2차 층간 절연막 패턴(120B) 및 복수의 게이트 전극(130B)이 교대로 적층된 게이트 구조물, 상기 게이트 구조물을 관통하여 일 방향으로 연장되는 제2 트렌치(T2), 제2 트렌치(T2)와 교차하는 방향으로 제2 트렌치(T2) 내벽을 따라 움푹 패인 홈(H2), 홈(H2) 내벽을 따라 형성된 메모리막(140), 메모리막(140) 상의 채널층(150A), 및 상기 게이트 구조물 하부에 위치하면서 채널층(150A) 하부를 둘러싸는 패스 게이트 전극층(110)을 포함할 수 있다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 기판(100) 상에 패스 게이트 전극층(110)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있고, 패스 게이트 전극층(110)은 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다.
이어서, 패스 게이트 전극층(110) 상에 복수의 층간 절연막(120) 및 복수의 희생층(125)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 층간 절연막(120) 및 복수의 희생층(125)이 교대로 적층된 구조물을 제2 게이트 구조물이라 하기로 한다.
여기서, 제2 게이트 구조물의 최하부 및 최상부에는 층간 절연막(120)이 배치되도록 할 수 있으며, 층간 절연막(120)은 산화막 계열의 물질로 형성할 수 있다. 또한, 희생층(125)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 몰드(Mold) 역할을 하는 층으로서 층간 절연막(120)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
도 3b를 참조하면, 희생층(125), 층간 절연막(120) 및 패스 게이트 전극층(110) 일부를 선택적으로 식각하여 제2 게이트 구조물을 관통하는 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 일 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 복수개가 평행하게 배열될 수 있다.
본 공정 결과, 제2 게이트 구조물이 분리되어 평면상에서 볼 때 라인(Line) 형태를 가질 수 있으며, 잔류하는 층간 절연막(120) 및 희생층(125)을 각각 1차 층간 절연막 패턴(120A) 및 1차 희생층 패턴(125A)이라 한다.
도 3c를 참조하면, 1차 희생층 패턴(125A), 1차 층간 절연막 패턴(120A) 및 패스 게이트 전극층(110) 일부를 선택적으로 식각하여 분리된 제2 게이트 구조물을 관통하는 홀(H1)을 형성한다.
여기서, 홀(H1)은 평면상에서 볼 때 제1 트렌치(T1)와 같은 방향의 단축과 이와 교차하는 방향의 장축을 갖는 섬(Island) 모양을 가질 수 있으며, 분리된 제2 게이트 구조물의 장축을 따라 복수개가 일렬로 배열될 수 있다.
도 3d를 참조하면, 1차 희생층 패턴(125A), 1차 층간 절연막 패턴(120A)을 선택적으로 식각하여 분리된 제2 게이트 구조물을 관통하는 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 홀(H1)의 중심부를 가로지르면서 제1 트렌치(T1)와 같은 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있다.
본 공정 결과, 제1 트렌치(T1)에 의해 분리된 제2 게이트 구조물이 재차 분리되며, 잔류하는 1차 층간 절연막 패턴(120A) 및 1차 희생층 패턴(125A)을 각각 2차 층간 절연막 패턴(120B) 및 2차 희생층 패턴(125B)이라 한다. 특히, 홀(H1)은 제2 트렌치(T2)를 중심으로 분리되어 제2 트렌치(T2)와 교차하는 방향으로 제2 트렌치(T2) 내벽을 따라 U자 형태로 움푹 패인 홈(H2)을 형성하게 된다.
도 3e를 참조하면, 홈(H2)을 포함한 제2 트렌치(T2) 내벽을 따라 메모리막(140)을 형성한 후, 홈(H2)을 매립하도록 메모리막(140) 상에 채널용 반도체막(150)을 형성한다.
여기서, 메모리막(140)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 한편, 채널용 반도체막(150)은 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다.
도 3f를 참조하면, 채널용 반도체막(150)을 분리하여 홈(H2) 내에 채널층(150A)을 형성한다. 이때, 채널용 반도체막(150)을 분리하기 위해 메모리막(140)의 내측면이 드러날 때까지 에치백(Etch-back) 등의 공정을 수행할 수 있다.
여기서, 채널층(150A)은 메모리 셀 또는 선택 트랜지스터의 채널로 이용되는 부분과 패스 트랜지스터의 채널로 이용되는 부분을 포함할 수 있으며, 그 단면은 U자 형태를 가질 수 있다.
도 3g를 참조하면, 제1 트렌치(T1)에 의해 노출된 2차 희생층 패턴(125B)을 제거한다. 이때, 2차 희생층 패턴(125B)을 제거하기 위해 2차 층간 절연막 패턴(120B)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
이어서, 2차 희생층 패턴(125B)이 제거된 공간에 게이트 전극(160)을 형성한다. 게이트 전극(160)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다. 우선, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 등의 방식으로 도전물질, 예컨대 금속 또는 금속 질화물을 콘포멀(Conformal)하게 증착하여 2차 희생층 패턴(125B)이 제거된 공간을 포함한 제1 트렌치(T1)를 매립하는 게이트 전극용 도전막(미도시됨)을 형성한다. 이어서, 제1 트렌치(T1) 내에 형성된 상기 게이트 전극용 도전막을 2차 층간 절연막 패턴(120B)의 측면이 드러날 때까지 식각하여 제1 트렌치(T1)를 중심으로 상기 게이트 전극용 도전막을 분리시킨다. 본 공정 결과, 2차 층간 절연막 패턴(120B) 사이에 게이트 전극(160)이 형성된다.
이상의 제2 실시예에서는 복수의 2차 층간 절연막 패턴(120B) 및 복수의 2차 희생층 패턴(125B)이 교대로 적층된 구조물을 형성한 후, 2차 희생층 패턴(125B)을 식각하여 2차 희생층 패턴(125B)이 제거된 공간에 게이트 전극(160)을 형성한다는 점에서 제1 실시예와 차이가 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 집적도를 높이기 위해 단위 셀이 차지하는 면적을 줄이면서도 홀보다 넓은 개구부를 갖는 트렌치를 통해 메모리막 및 채널층을 형성함으로써 매립 특성을 향상시켜 메모리막 및 채널층을 더욱 균일하게 형성할 수 있다. 또한, 희생막 패턴을 이용하는 별도의 공정 없이 U자형의 채널층을 한번에 형성할 수 있으므로 제조 공정을 단순하고 용이하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 패스 게이트 전극층
120B : 2차 층간 절연막 패턴 125B : 2차 희생층 패턴
130B, 160 : 게이트 전극 140 : 메모리막
150A : 채널층 H2 : 홈
T1 : 제1 트렌치 T2 : 제2 트렌치

Claims (5)

  1. 기판 상에 패스 게이트 전극층을 형성하는 단계;
    상기 패스 게이트 전극층 상에 복수의 제1 물질층 및 복수의 제2 물질층이 교대로 적층된 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 및 상기 패스 게이트 전극층 일부를 관통하는 홀을 형성하는 단계;
    상기 홀의 중심부를 가로지르면서 상기 게이트 구조물을 분리하는 트렌치를 형성하여 상기 홀을 상기 트렌치 양측의 홈으로 분리하는 단계; 및
    상기 홈 내에 메모리막 및 채널층을 순차로 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 물질층은, 층간 절연막이고,
    상기 제2 물질층은, 도전층인
    비휘발성 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 물질층은, 층간 절연막이고,
    상기 제2 물질층은, 희생층인
    비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 홀은, 상기 트렌치와 같은 방향의 단축과 상기 트렌치와 교차하는 방향의 장축을 갖도록 형성하는
    비휘발성 메모리 장치의 제조 방법.
  5. 제3 항에 있어서,
    상기 메모리막 및 채널층 형성 단계 후에,
    상기 희생층을 식각하여 상기 희생층이 제거된 공간에 게이트 전극을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
KR1020110145054A 2011-12-28 2011-12-28 비휘발성 메모리 장치의 제조 방법 KR20130076458A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110145054A KR20130076458A (ko) 2011-12-28 2011-12-28 비휘발성 메모리 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110145054A KR20130076458A (ko) 2011-12-28 2011-12-28 비휘발성 메모리 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20130076458A true KR20130076458A (ko) 2013-07-08

Family

ID=48990043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110145054A KR20130076458A (ko) 2011-12-28 2011-12-28 비휘발성 메모리 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR20130076458A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666323A (zh) * 2017-03-27 2018-10-16 东芝存储器株式会社 半导体存储装置
US10103165B2 (en) 2016-07-14 2018-10-16 Samsung Electronics Co., Ltd. Memory device
US11164888B2 (en) 2017-03-27 2021-11-02 Kioxia Corporation Semiconductor memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103165B2 (en) 2016-07-14 2018-10-16 Samsung Electronics Co., Ltd. Memory device
CN108666323A (zh) * 2017-03-27 2018-10-16 东芝存储器株式会社 半导体存储装置
US11164888B2 (en) 2017-03-27 2021-11-02 Kioxia Corporation Semiconductor memory device
CN108666323B (zh) * 2017-03-27 2022-01-11 东芝存储器株式会社 半导体存储装置

Similar Documents

Publication Publication Date Title
KR101907069B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9023702B2 (en) Nonvolatile memory device and method for fabricating the same
US9159570B2 (en) Non-volatile memory device and method for fabricating the same
US9698231B2 (en) Semiconductor devices
KR102237700B1 (ko) 수직형 메모리 장치 및 그 제조 방법
CN108735748B (zh) 三维半导体器件
US8921922B2 (en) Nonvolatile memory device and method for fabricating the same
KR20130076461A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20120101818A (ko) 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
KR20140022204A (ko) 비휘발성 메모리 장치의 제조 방법
KR20130127793A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN106571368B (zh) 半导体装置
KR101206506B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140025632A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR101942421B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20130077450A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140018544A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20150116175A (ko) 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR20210060723A (ko) 반도체 장치
KR20130044706A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130077441A (ko) 비휘발성 메모리 장치의 제조 방법
KR20130076458A (ko) 비휘발성 메모리 장치의 제조 방법
KR20180101834A (ko) 반도체장치 및 그 제조 방법
KR20210002137A (ko) 수직형 메모리 장치
KR102509920B1 (ko) 수직형 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid