KR102574323B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 핀, 활성 핀과 교차하여 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 양측벽에 배치되는 게이트 스페이서층들, 및 게이트 전극의 적어도 일측에서 활성 핀이 리세스된 리세스 영역에 배치되는 소스/드레인 영역을 포함하고, 소스/드레인 영역은, 활성 핀과 접하도록 배치되며, 리세스 영역의 내측벽 상에서 제1 방향을 따라 서로 마주하는 내측 단부 및 외측 단부를 갖는 베이스층, 및 베이스층 상에 배치되며, 베이스층보다 높은 농도의 게르마늄(Ge)을 포함하는 제1 층을 포함하고, 베이스층의 외측 단부는 제1 층과 접하며, 평면 상에서 게이트 전극의 외측을 향하여 볼록한 형상을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 핀, 상기 활성 핀과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양측벽에 배치되는 게이트 스페이서층들, 및 상기 게이트 전극의 적어도 일측에서 상기 활성 핀이 리세스된 리세스 영역에 배치되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 활성 핀과 접하도록 배치되며, 상기 리세스 영역의 내측벽 상에서 상기 제1 방향을 따라 서로 마주하는 내측 단부 및 외측 단부를 갖는 베이스층, 및 상기 베이스층 상에 배치되며, 상기 베이스층보다 높은 농도의 게르마늄(Ge)을 포함하는 제1 층을 포함하고, 상기 베이스층의 외측 단부는 상기 제1 층과 접하며, 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 형상을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 일 방향으로 연장되는 활성 핀, 상기 활성 핀과 교차하여 연장되는 게이트 전극, 및 상기 게이트 전극의 적어도 일측에서 상기 활성 핀이 리세스된 리세스 영역에 배치되며, 서로 다른 게르마늄(Ge) 농도를 갖는 제1 및 제2 층들을 포함하는 소스/드레인 영역을 포함하고, 상기 리세스 영역의 내측벽 상에서 상기 제1 층이 상기 제2 층과 접하는 단부는, 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 일 방향으로 연장되는 활성 핀, 상기 활성 핀과 교차하여 연장되는 게이트 전극, 및 상기 게이트 전극의 적어도 일측에서 상기 활성 핀이 리세스된 리세스 영역에 배치되는 에피택셜층을 포함하고, 상기 게이트 전극의 적어도 일측에서 상기 리세스 영역에 의해 정의되는 상기 활성 핀의 단부 및 상기 에피택셜층의 단부 중 적어도 하나는, 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 가질 수 있다.
소스/드레인 영역의 구조 및 형상을 제어함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 단면도들이다.
도 5a 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도들 및 단면도들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
도 11a 내지 도 20b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 21a 내지 도 23b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a 내지 도 2d는 도 1의 반도체 장치를 각각 절단선 Ⅱa-Ⅱa', Ⅱb-Ⅱb', Ⅱc-Ⅱc', 및 Ⅱd-Ⅱd'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 1 내지 도 2d에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2d를 참조하면, 반도체 장치(100)는, 기판(101), 활성 핀들(105), 소자 분리층들(110), 소스/드레인 영역들(150), 게이트 구조물(160), 및 층간 절연층(190)을 포함할 수 있다. 게이트 구조물(160)은 게이트 유전층(162), 게이트 전극(165), 및 게이트 스페이서층들(166)을 포함할 수 있다. 반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 핀들(105)과 게이트 구조물들(160)을 중심으로 배치되는 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 트랜지스터들은 PMOS 트랜지스터들일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층들(110)은 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층들(110)은 활성 핀들(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자 분리층들(110)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자 분리층들(110)의 상면의 형상은 이에 한정되지는 않는다. 소자 분리층들(110)은 절연 물질로 이루어질 수 있다. 소자 분리층들(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 활성 핀의 구조를 가질 수 있다. 활성 핀들(105)은 상단은 소자 분리층들(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 핀들(105)이 일부 리세스되며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 따라서, 도 2c 및 도 2d를 비교하여 알 수 있는 것과 같이, 게이트 구조물(160)의 하부에서 활성 핀들(105)은 상대적으로 높은 높이를 가질 수 있다. 실시예들에 따라, 활성 핀들(105)은 불순물들을 포함할 수 있다.
소스/드레인 영역들(150)은 게이트 구조물들(160)의 양측에서, 각각 활성 핀들(105)이 리세스된 리세스 영역들(RC) 상에 배치될 수 있다. 리세스 영역(RC)은 게이트 구조물들(160)의 사이에서 x 방향을 따라 연장되며, x 방향을 따른 양단에 위치하는 내측벽들 및 내측벽들 사이의 바닥면을 가질 수 있다. 소스/드레인 영역들(150)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)의 상면은, 도 2a에 도시된 것과 같이, 게이트 구조물들(160)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(150)과 게이트 구조물들(160)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 소스/드레인 영역들(150)은 상면이 게이트 구조물들(160), 특히 게이트 전극들(165)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수 있다.
소스/드레인 영역들(150)은 도 2d에 도시된 것과 같이 y 방향을 따른 단면이 오각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 또한, 소스/드레인 영역들(150)은 도 2a에 도시된 것과 같이 x 방향을 따른 단면이 평탄한 상면을 가지며, 상기 상면의 하부로 원형, 타원형, 또는 이와 유사한 형상을 가질 수 있다. 다만, 이와 같은 형상은 인접하는 게이트 구조물들(160) 사이의 거리, 활성 핀들(105)의 높이 등에 따라 실시예들에서 다양하게 변경될 수 있다.
소스/드레인 영역들(150)은 리세스 영역(RC) 내에 순서대로 적층되는 베이스층(151) 및 제1 층 내지 제5 층들(152, 153, 154, 155, 156)을 포함할 수 있다. 베이스층(151) 및 제1 층 내지 제5 층들(152, 153, 154, 155, 156)은 모두 실리콘(Si)을 포함할 수 있으며, 서로 다른 게르마늄(Ge) 농도를 가질 수 있다. 다만, 실시예들에서 소스/드레인 영역(150)을 이루는 층들이 개수는 다양하게 변경될 수 있다.
예를 들어, 베이스층(151)은 실리콘(Si)만으로 이루어지거나, 게르마늄(Ge)을 더 포함할 수 있다. 베이스층(151)이 게르마늄(Ge)을 포함하는 경우, 게르마늄(Ge)의 농도는 제1 층 내지 제5 층들(152, 153, 154, 155, 156) 각각에서보다 낮을 수 있으며, 활성 핀(105)에서보다 높을 수 있다. 예를 들어, 베이스층(151)의 게르마늄(Ge)의 농도는 20 at. % 이하일 수 있다. 본 명세서에서 게르마늄(Ge)의 농도는 원자농도(atomic percentage)를 의미한다. 베이스층(151)은 붕소(B) 또는 갈륨(Ga)과 같은 도핑 원소들을 더 포함할 수 있다. 이 경우, 베이스층(151)에서의 도핑 원소들의 농도는 제1 층 내지 제5 층들(152, 153, 154, 155, 156) 각각에서보다 낮을 수 있으며, 활성 핀(105)에서보다 높을 수 있다.
제1 층 내지 제4 층들(152, 153, 154, 155)은 상부로 갈수록 게르마늄(Ge)의 농도가 증가할 수 있다. 제1 층(152)의 제1 농도의 게르마늄(Ge)을 포함하고, 제2 층(153)은 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하고, 제3 층(154)은 상기 제2 농도보다 높은 제3 농도의 게르마늄(Ge)을 포함하고, 제4 층(155)은 상기 제3 농도보다 높은 제4 농도의 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 상기 제1 농도는 20 at. % 내지 40 at. %의 범위를 갖고, 상기 제2 농도는 35 at. % 내지 55 at. %의 범위를 갖고, 상기 제3 농도는 45 at. % 내지 65 at. %의 범위를 갖고, 상기 제4 농도는 50 at. % 내지 70 at. %의 범위를 가질 수 있다. 또한, 제1 층 내지 제4 층들(152, 153, 154, 155)은 상부로 갈수록 붕소(B) 또는 갈륨(Ga)과 같은 도핑 원소의 농도도 증가할 수 있다. 제5 층(156)은 제4 층(155)보다 작은 농도의 게르마늄(Ge)을 포함하거나 게르마늄(Ge)을 포함하지 않을 수 있다. 예를 들어, 제5 층(156)은 실리콘(Si)으로 이루어질 수 있으며, 실시예들에 따라 실리콘(Si) 외에 불순물들을 더 포함할 수 있다.
베이스층(151) 및 제1 층 내지 제5 층들(152, 153, 154, 155, 156)은 서로 동일하거나 다른 두께를 가질 수 있다. 예를 들어, 베이스층(151) 및 제5 층(156)은 상대적으로 얇은 두께를 가질 수 있으며, 제3 층(154)은 상대적으로 두껍게 형성될 수 있다. 베이스층(151)은 예를 들어, 3 nm 내지 5 nm의 범위의 두께를 가질 수 있다.
베이스층(151)은 적어도 일 영역이 게이트 전극(165)의 하부에 위치할 수 있으며, 제1 층(152)은 적어도 일 영역이 게이트 스페이서층(166)의 하부에 위치할 수 있다. 평면 상에서, 베이스층(151)은 게이트 전극(165)의 외측을 향하여 볼록한 영역을 가질 수 있다. 이에 대해서는, 하기에 도 3 내지 도 4b를 참조하여 더욱 상세히 설명한다.
게이트 구조물(160)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 핀들(105)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 유전층(162), 게이트 전극(165), 및 게이트 스페이서층들(166)을 포함할 수 있다.
게이트 유전층(162)은 활성 핀들(105)과 게이트 전극들(165)의 사이에 배치될 수 있으며, 게이트 전극들(165)의 하면 및 양 측면들을 덮도록 배치될 수 있다. 예시적인 실시예들에서, 게이트 유전층(162)은 게이트 전극(165)의 하면 상에만 형성될 수도 있다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극들(165)은 2개 이상의 다중층으로 구성될 수도 있다. 실시예들에 따라, 게이트 전극(165)의 상부에는 캡핑층이 더 배치될 수도 있으며, 상기 캡핑층은 게이트 전극(165)과 게이트 스페이서층들(166)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
게이트 스페이서층들(166)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(166)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(166)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
층간 절연층(190)은 소자 분리층들(110), 소스/드레인 영역들(150), 및 게이트 구조물들(160)의 상면을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 평면도이다. 도 3에서는, 도 1의 'C' 영역을 확대하여 도시한다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 단면도들이다. 도 4a 및 도 4b는 도 3의 반도체 장치를 각각 절단선 A-A' 및 B-B'를 따라서 절단한 단면을 도시한다.
먼저 도 3을 참조하면, 활성 핀(105), 활성 핀(105)의 리세스 영역(RC)에 배치되는 소스/드레인 영역(150), 및 게이트 구조물(160)이 도시된다. 특히, 도 3에서는 소스/드레인 영역(150)을 구성하는 베이스층(151) 및 제1 층 내지 제5 층들(152, 153, 154, 155, 156)의 평면 상에서의 배치 형태가 구체적으로 도시된다.
활성 핀(105)의 리세스 영역(RC)은 게이트 구조물(160)의 사이에서 게이트 구조물들(160)의 하부로 연장되도록 형성되며, x 방향에서의 단부가 게이트 구조물(160)의 하부에 위치할 수 있다. 리세스 영역(RC)의 상기 단부는 게이트 구조물(160)의 외측을 향하여 오목한 형상을 가질 수 있다. 즉, 리세스 영역(RC)의 상기 단부는 게이트 구조물(160)의 하부로부터 게이트 구조물(160)의 측면 또는 측벽에 가까워질수록 폭이 증가하는 형상을 가질 수 있다.
베이스층(151)은 리세스 영역(RC)에서 최하부에 배치되며, 리세스 영역(RC)의 내측벽들 및 바닥면에 접하도록 배치될 수 있다. 따라서, 베이스층(151)의 내측 단부(151E1)는 리세스 영역(RC)의 상기 단부와 같이 외측을 향하여 오목한 형상을 가질 수 있다. 본 명세서에서, 소스/드레인 영역들(150)에 대한 설명에서, '단부'는 리세스 영역(RC)의 내측벽 상에서 상하의 다른 층과 접하는 지점을 지칭하는 표현으로 사용된다. 또한, 단부에 대한 설명에서, x 방향을 따라 게이트 구조물(160) 또는 게이트 전극(165)의 중심을 기준으로 상기 중심에 가까운 쪽은 '내측'으로 지칭되고, 상기 중심에서 먼 쪽은 '외측'으로 지칭된다. 베이스층(151)의 외측 단부(151E2)는 게이트 구조물(160) 또는 게이트 전극(165)의 외측을 향하여 볼록한 형상을 가질 수 있다. 실시예들에 따라, 베이스층(151)의 외측 단부(151E2)는 일부 영역이 활성 핀(105)의 결정면과 일치할 수도 있다. 다만, 이 경우에도, 베이스층(151)에서 x 방향을 따라 성장한 면들은 결정면을 따라 형성된 패시트(facet)들로만 구성되지 않을 수 있으며, 적어도 패시트들이 완화된 형태를 가질 수 있다. 예를 들어, 기판(101) 또는 활성 핀(105)의 상면이 <100> 방향인 경우, 베이스층(151)은 x 방향에 해당하는 <110> 방향에서 {111} 패시트와 같은 패시트들로만 구성되지 않을 수 있다.
제1 층(152)은 베이스층(151) 상에 배치될 수 있으며, 제1 층(152)의 내측 단부(152E1)는 베이스층(151)의 외측 단부(151E2)와 실질적으로 동일할 수 있다. 따라서, 제1 층(152)의 내측 단부(152E1)는 게이트 구조물(160) 또는 게이트 전극(165)의 외측을 향하여 볼록한 형상을 가질 수 있다. 제1 층(152)의 외측 단부(152E2)도 게이트 구조물(160) 또는 게이트 전극(165)의 외측을 향하여 볼록한 형상을 가질 수 있으며, x 방향을 따른 면이 패시트들로 이루어지지 않을 수 있다. 제1 층(152)은 패시트들을 갖지 않는 베이스층(151) 상에 형성되므로, 유사하게 패시트들을 갖지 않을 수 있으며, 이에 따라 리세스 영역(RC) 내에서 두께의 균일성이 향상될 수 있다. 베이스층(151)의 적어도 일부 및 제1 층(152)은 평면 상에서 게이트 스페이서층(166)의 아래에 배치될 수 있다.
제2 층(153)은 제1 층(152) 상에 배치되며, 게이트 전극들(165)의 외측 영역에 볼록한 형태의 외측 단부를 가질 수 있으나, 상기 외측 단부의 위치는 이에 한정되지는 않는다. 제2 층(153)은 y 방향을 따른 폭이 제1 층(152)과 유사하거나 클 수 있다. 제3 내지 제5 층들(154, 155, 156)도 순차적으로 제2 층(153) 상에 배치될 수 있으며, 제2 내지 제5 층들(153, 154, 155, 156)의 상대적인 배치관계는 실시예들에서 다양하게 변경될 수 있다.
도 4a 및 도 4b를 참조하면, 베이스층(151)의 내측 단부(151E1)는 가장 게이트 전극(165)의 x 방향을 따른 중심에 가까운 도 4a의 최단부(EC)가 게이트 전극(165)의 하부에 위치할 수 있다. 또한, 제1 층(152)은 적어도 일부가 게이트 스페이서층(166)의 하부에 위치할 수 있다. 리세스 영역(RC)의 내측벽 상에서 베이스층(151)의 내측 단부(151E1) 및 제1층(152)의 내측 단부(152E1)는 기판(101)의 상면에 수직하게 연장되는 영역을 가질 수 있다. 또는 리세스 영역(RC)의 내측벽 상에서 베이스층(151)의 내측면 및 제1층(152)의 내측면은 기판(101)의 상면에 수직하게 연장되는 영역을 가질 수 있다.
도 4a에 도시된, y 방향을 따른 활성 핀(105)의 중심에서의 활성 핀(105)의 길이(L1)는, 도 4b에 도시된, 가장자리에서의 활성 핀의 길이(L2)보다 짧을 수 있다. y 방향을 따른 활성 핀(105)의 중심에서의 게이트 전극(165)의 측면과 베이스층(151)의 최단부(EC) 사이의 이격 거리(D1)는, 가장자리에서의 이격 거리(D2)보다 길 수 있다. 또한, 도 4a에 도시된, y 방향을 따른 활성 핀(105)의 중심에서, 게이트 전극(165) 양측의 베이스층들(151)의 외측 단부들(151E2) 사이의 길이(L3)는, 도 4b에 도시된, 가장자리에서의 외측 단부들(151E2) 사이의 길이(L4)보다 길 수 있다.
제2 내지 제5 층들(153, 154, 155, 156)은 적어도 일부가 게이트 스페이서층(166)의 하부에 위치할 수 있으나, 이에 한정되지는 않는다. 베이스층(151) 및 제1 및 제2 층들(152, 153) 각각은 리세스 영역(RC) 내에서 균일한 두께를 갖거나, 영역에 따라 상이한 두께를 가질 수도 있다. 제3 층(154)은 상대적으로 다른 층들에 비하여 가장 두꺼운 두께를 가질 수 있다. 제4 및 제5 층(155, 156)은 소스/드레인 영역(150)의 상면에 인접한 영역들에 배치되며, 상대적으로 다른 층들에 비하여 얇은 두께를 가질 수 있다.
제1 층(152)은 패시트를 갖지 않으므로, 제1 층(152) 상에 형성되는 제2 층(153)을 포함하는 상부층들도, 패시트들 상에 형성되는 경우에 비하여, 두께의 균일성이 향상될 수 있다. 제1 층(152)이 패시트들을 갖는 경우, 제2 층(153)은 상대적으로 리세스 영역(RC)의 바닥면에서 두껍게 형성될 수 있다. 하지만, 실시예들에 따르면, 제2 층(153)에서, 활성 핀(105)의 측벽 상에서의 두께는 리세스 영역(RC)의 바닥면에서의 두께와의 차이가 크지 않을 수 있으며, 실질적으로 균일할 수 있다.
제1 내지 제3 층들(152, 153, 154)은 트랜지스터의 채널 영역에 응력을 인가하는 역할을 수행할 수 있다. 따라서, 실시예들에 따르면, 제1 및 제2 층(152, 153)을 포함하는 층들이 균일한 두께로 형성되고, 베이스층(151)의 내측면 및 제1층(152)의 내측면 기판(101)의 상면에 수직한 영역을 가지므로, 채널 영역에 응력이 균일하게 전달되어 채널 영역의 저항 및 DIBL(drain induced barrier lowering)과 같은 반도체 장치의 전기적 특성이 향상될 수 있다. 또한, 패시트들 상에 형성되는 경우에 비하여, 예를 들어, 제3 층(154)의 부피가 상대적으로 증가될 수 있다. 제3 층(154)이 채널 영역에 응력을 전달하는 주된 층으로 기능하는 경우, 제3 층(154)의 부피가 증가하면 채널 영역에 응력이 충분히 전달될 수 있다.
도 5a 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도들 및 단면도들이다. 도 5a 내지 도 6b에서는, 도 3 및 도 4a에 대응되는 영역들이 도시된다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100a)의 소스/드레인 영역(105a)에서, 베이스층(151)의 최단부(EC)는 게이트 전극(165)과 게이트 유전층(162)의 경계면의 하부 또는 그보다 외측에 위치할 수 있다. 예를 들어, 베이스층(151)의 최단부(EC)는 게이트 유전층(162)의 하부에 위치할 수 있다. 제1 층(152)은 적어도 일부가 게이트 스페이서층(166)의 하부에 위치할 수 있다. 제2 내지 제5 층들(153, 154, 155, 156)은 적어도 일부가 게이트 스페이서층(166)의 하부에 위치할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 제3 내지 제5 층들(154, 155, 156)은 게이트 스페이서층(166)의 하부에 위치하지 않을 수도 있다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100b)의 소스/드레인 영역(105b)에서, 제1 층(152)은 활성 핀(105)의 측벽 상에서 게이트 스페이서층(166)의 하부보다 외측으로 위치하는 영역을 포함할 수 있다. 즉, 제1 층(152)의 외측 단부(152E2)는 평면 상에서 게이트 스페이서층(166)보다 외측에 위치할 수 있다. 이에 따라, 제2 내지 제5 층들(153, 154, 155, 156)은 활성 핀(105)의 측벽 상에서 게이트 스페이서층(166)의 하부에 위치하지 않을 할 수 있다.
도 5a 내지 도 6b를 참조하여 상술한 것과 유사하게, 실시예들에서, 베이스층(151)의 내측 단부(151E1)의 위치, 제1 층(152)의 내측 단부(152E1) 및 외측 단부(152E2)의 위치 등은 다양하게 변경될 수 있을 것이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다. 도 7a 및 도 7b에서는, 도 3 및 도 4a에 대응되는 영역들이 도시된다.
도 7a 및 도 7b를 참조하면, 반도체 장치(100c)의 소스/드레인 영역(150c)은, 도 1 내지 도 4b의 실시예에서와 달리, 베이스층(151)을 포함하지 않을 수 있다. 소스/드레인 영역(150c)은 제1 내지 제5 층들(152, 153, 154 155, 156)로 구성될 수 있다. 또한, 활성 핀(105)의 리세스 영역(RCa)의 단부는 평면 상에서 게이트 구조물(160)의 외측을 향하여 볼록한 형상을 가질 수 있다. 즉, 리세스 영역(RCa)의 상기 단부는 게이트 구조물(160)의 측벽을 향할수록 폭이 감소하는 형상을 가질 수 있다. 이와 같이, 리세스 영역(RCa)의 단부가 게이트 구조물(160)의 외측을 향하여 볼록한 형상을 갖는 경우, 소스/드레인 영역(150c)이 베이스층(151)을 포함하지 않더라도, 반도체 장치(100c)의 전기적 특성이 확보될 수 있다.
제1 층(152)은 활성 핀(105)과 접촉되도록 리세스 영역(RCa) 내에 배치될 수 있다. 제1 층(152)은 적어도 일부가 게이트 스페이서층(166)의 하부에 위치할 수 있다. 다만, 제1 층(152)의 위치는 이에 한정되지는 않는다. 예를 들어, 예시적인 실시예들에서, 제1 층(152)은 게이트 전극(165)의 하부에 위치하는 것도 가능할 것이다. 제1 층(152)의 내측 단부(152E1) 및 외측 단부(152E2)는 게이트 구조물(160) 또는 게이트 전극(165)의 외측을 향하여 볼록한 형상을 가질 수 있다. 제2 층(153)의 단부들도 외측을 향하여 볼록한 형상을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다. 도 8에서는, 도 3에 대응되는 영역이 도시된다.
도 8을 참조하면, 반도체 장치(100d)의 소스/드레인 영역(150d)은, 도 1 내지 도 4b의 실시예에서와 달리, 베이스층(151)을 포함하지 않을 수 있다. 소스/드레인 영역(150d)은 제1 내지 제5 층들(152, 153, 154 155, 156)로 구성될 수 있다. 또한, 활성 핀(105)의 리세스 영역(RCb)의 단부는 평면 상에서 게이트 구조물(160)의 측벽과 실질적으로 평평한 형상을 가질 수 있다. 이와 같이, 리세스 영역(RCb)의 단부가 게이트 구조물(160)의 y 방향으로 평탄하게 연장되는 형태를 갖는 경우, 소스/드레인 영역(150d)이 베이스층(151)을 포함하지 않더라도, 반도체 장치(100d)의 전기적 특성이 확보될 수 있다.
제1 층(152)은 활성 핀(105)과 접촉되도록 리세스 영역(RCb) 내에 배치될 수 있다. 제1 층(152)은 적어도 일부가 게이트 스페이서층(166)의 하부에 위치할 수 있다. 다만, 제1 층(152)의 위치는 이에 한정되지는 않는다. 예를 들어, 예시적인 실시예들에서, 제1 층(152)은 게이트 전극(165)의 하부에 위치하는 것도 가능할 것이다. 제1 층(152)의 내측 단부(152E1)는 게이트 구조물(160)의 측벽과 실질적으로 평행한 직선 형상을 가질 수 있다. 제1 층(152)의 외측 단부(152E2)는 게이트 구조물(160) 또는 게이트 전극(165)의 외측을 향하여 볼록한 형상을 가질 수 있다. 다만, 실시예들에 따라, 제1 층(152)의 외측 단부(152E2)는 게이트 구조물(160)의 측벽과 실질적으로 평행한 직선 형상을 가질 수도 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다. 도 9b는 도 9a의 반도체 장치를 절단선 Ⅱd1-Ⅱd1' 및 Ⅱd2-Ⅱd2'를 따라서 절단한 단면을 도시한다.
도 9a 및 도 9b를 참조하면, 반도체 장치(100e)는, 제1 및 제2 영역들(I, II)을 갖는 기판(101), 제1 및 제2 활성 핀들(105A, 105B), 소자 분리층들(110), 제1 및 제2 소스/드레인 영역들(150A, 150B), 게이트 구조물(160), 및 층간 절연층(190)을 포함할 수 있다. 반도체 장치(100e)에서, 제1 영역(I)에는 PMOS 트랜지스터들이 배치될 수 있고, 제2 영역(II)에는 NMOS 트랜지스터들이 배치될 수 있다.
활성 핀들(105A)과 제2 활성 핀들(105B)은 각각 제1 및 제2 영역들(I, II)에 배치되며, 서로 다른 도전형의 불순물들을 포함할 수 있다. 실시예들에 따라, 게이트 구조물들(160)은 제1 및 제2 영역들(I, II)에서 서로 다른 구조를 가질 수 있으며, 예를 들어 게이트 전극들(165)의 재료 및 일함수가 상이할 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 각각 제1 및 제2 영역들(I, II)에 배치될 수 있다. 제1 소스/드레인 영역들(150A)과 제2 소스/드레인 영역들(150B)은 서로 다른 도전형의 반도체 물질로 이루어질 수 있다. 예를 들어, 제1 소스/드레인 영역들(150A)은 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있고, 제2 소스/드레인 영역들(150B)은 n형으로 도핑된 실리콘(Si)을 포함할 수 있다. 제2 소스/드레인 영역들(150B)은 게르마늄(Ge)을 포함하지 않을 수 있다. 제1 소스/드레인 영역들(150A)에 대해서는, 도 2 내지 4d를 참조하여 상술한 소스/드레인 영역(150)에 대한 설명이 동일하게 적용될 수 있다. 제2 소스/드레인 영역들(150B)은 단일층으로 구성되거나, 서로 다른 농도의 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
도 9b에 도시된 것과 같이, 제1 소스/드레인 영역들(150A)과 제2 소스/드레인 영역들(150B)은 서로 다른 단면의 형상을 가질 수 있다. 예를 들어, 제1 소스/드레인 영역들(150A)은 오각형 또는 이와 유사한 형상을 갖고, 제2 소스/드레인 영역들(150B)은 육각형 또는 이와 유사한 형상을 가질 수 있다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다. 도 10b는 도 10a의 반도체 장치를 절단선 Ⅱd-Ⅱd'를 따라서 절단한 단면을 도시한다.
도 10a 및 도 10b를 참조하면, 반도체 장치(100f)에서, 소스/드레인 영역들(150)은 두 개의 활성 핀들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged) 하나의 소스/드레인 영역(150)을 이룰 수 있다. 다만, 이와 같이 연결된 하나의 소스/드레인 영역(150)의 하부에 배치되는 활성 핀들(105)의 개수는 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
예를 들어, 소스/드레인 영역(150)에서, 베이스층(151) 및 제1 및 제2 층들(152, 153)은 각각의 활성 핀(105) 상에 배치되고, 제3 내지 제5 층들(154, 155, 156)은 두 개의 활성 핀들(105) 상에서 서로 연결된 형태를 가질 수 있다. 따라서, 평면 상에서 베이스층(151) 및 제1 및 제2 층들(152, 153)의 배치 형태는 도 1 내지 도 4d의 실시예에서와 동일할 수 있다.
도 11a 내지 도 20b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 11a 내지 도 20b에서는 도 1 내지 도 2d를 참조하여 상술한 반도체 장치의 제조 방법을 설명한다.
도 11a 및 도 11b를 참조하면, 기판(101)을 패터닝하여 활성 핀들(105) 및 소자 분리층들(110)을 형성할 수 있다.
먼저, 기판(101) 상에 기판(101)을 패터닝하기 위한 마스크층을 형성하고 이를 이용하여 기판(101)을 이방성 식각하여 트렌치들(TI)을 형성할 수 있다. 트렌치들(TI)은 활성 핀들(105)을 제외한 영역에 형성될 수 있다. 트렌치들(TI)은 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있으며, 이에 따라 활성 핀들(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다.
다음으로, 트렌치들(TI)을 절연성 물질로 매립한 후 평탄화하는 공정이 수행될 수 있다. 다음으로, 트렌치들(TI)을 매립한 상기 절연성 물질을 상부로부터 일부 제거함으로써 활성 핀들(105)이 소자 분리층(110) 상으로 돌출되게 할 수 있다. 이러한 공정은, 예를 들어, 습식 식각 공정으로 수행될 수 있다. 이에 의해, 활성 핀들(105)이 소자 분리층(110)의 상부로 소정 높이만큼 돌출될 수 있으며, 돌출되는 높이는 실시예들에서 다양하게 변경될 수 있다.
도 12a 및 도 12b를 참조하면, 활성 핀들(105) 및 소자 분리층(110) 상에 희생 게이트 구조물들(170)을 형성할 수 있다.
희생 게이트 구조물들(170)은 후속 공정을 통해 도 1과 같이 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생층일 수 있다. 희생 게이트 구조물들(170)은 활성 핀들(105)과 교차하여 y 방향으로 연장되는 라인 형태를 갖도록 패터닝되어 형성될 수 있다.
희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생층들(172, 174) 및 마스크 패턴층(176)을 포함할 수 있다. 마스크 패턴층(176)은 제1 및 제2 희생층들(172, 174)을 패터닝하고 잔존하는 하드 마스크층일 수 있다. 제1 희생층(1720 및 마스크 패턴층(176)은 절연층이고, 제2 희생층(174)은 도전층일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 희생층(172)은 실리콘 산화물을 포함하고, 제2 희생층(174)은 폴리 실리콘을 포함하며, 마스크 패턴층(176)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물(170)을 이루는 층들의 개수 및 재료는 실시예들에 따라 다양하게 변경될 수 있다.
도 13a 및 도 13b를 참조하면, 희생 게이트 구조물들(170)의 측면들 상에 게이트 스페이서층들(166)을 형성할 수 있다.
게이트 스페이서층들(166)은 활성 핀들(105), 소자 분리층들(110), 및 희생 게이트 구조물들(170)의 상면 및/또는 측면을 따라 균일한 두께로 스페이서 형성 물질을 증착한 후 이를 이방성 식각하여 형성할 수 있다.
게이트 스페이서층들(166)은 절연성 물질로 이루어질 수 있다. 예를 들어, 게이트 스페이서층들(166)은 저유전율 물질로 이루어질 수 있으며, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 게이트 스페이서층들(166)은 복수의 막을 적층한 구조를 가질 수도 있다. 게이트 스페이서층들(166)의 형성 시, 활성 핀들(105)의 측면에도 스페이서가 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 희생 게이트 구조물들(170)의 사이에서 활성 핀들(105)을 리세스하여 리세스 영역들(RC)을 형성할 수 있다.
희생 게이트 구조물들(170)의 사이에서 노출된 활성 핀들(105)을 상면으로부터 소정 깊이로 리세스하여 리세스 영역들(RC)을 형성할 수 있다. 상기 리세스 공정은 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 이에 의해 활성 핀들(105)은 희생 게이트 구조물들(170)의 하부에서보다 희생 게이트 구조물들(170)의 사이에서 낮은 높이를 가질 수 있다.
리세스 영역들(RC)은 게이트 스페이서층들(166) 및 희생 게이트 구조물들(170)의 하부로 연장되도록 형성될 수 있다. 따라서, 리세스 영역들(RC)은 활성 핀들(105) 내에서 게이트 스페이서층들(166) 사이의 공간보다 확장된 영역에 걸쳐 형성될 수 있다. 리세스 영역들(RC)에서, 평면 상에서 x 방향으로의 단부들은 게이트 스페이서층들(166) 및 희생 게이트 구조물들(170)의 하부에 위치할 수 있으며, 희생 게이트 구조물들(170)의 외측을 향하여 오목한 형상을 가질 수 있다. 실시예들에 따라, 리세스 영역들(RC)은 상면에서의 양단이 게이트 스페이서층들(166) 또는 희생 게이트 구조물들(170)의 하부에 위치하여, 언더컷 영역을 포함하도록 형성될 수도 있다.
선택적으로, 리세스 영역들(RC)을 형성한 후, 별도의 공정을 통해 리세스된 활성 핀들(105)의 표면을 큐어링(curing)하는 공정이 수행될 수도 있다. 또한, 상기 리세스 공정 전 또는 후에, 활성 핀들(105)에 불순물을 주입하는 공정이 수행될 수 있다. 불순물 주입 공정은 희생 게이트 구조물들(170) 및 게이트 스페이서층들(166)을 마스크로 이용하여 수행될 수 있다.
도 15a 및 도 15b를 참조하면, 리세스 영역들(RC) 상에 소스/드레인 영역들(150)의 베이스층들(151)을 형성할 수 있다.
베이스층들(151)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 활성 핀들(105)로부터 성장시켜 형성할 수 있다. 베이스층들(151)은 예를 들어, 실리콘(Si)층일 수 있다. 또는, 베이스층들(151)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수도 있으며, 이 경우 상부에 형성될 제1 층(152)보다 낮은 농도의 게르마늄(Ge)을 포함할 수 있다. 베이스층들(151)은 붕소(B)와 같은 도핑 원소들을 더 포함할 수 있으며, 도핑 원소들의 농도는 활성 핀들(105)에서보다 높을 수 있다. 상기 도핑 원소들은 베이스층들(151)의 성장 중에 인-시추(in-situ)로 도핑되거나, 성장 후에 별도로 주입될 수 있다.
베이스층들(151)은 리세스 영역들(RC)의 전체 표면 상에 형성될 수 있으며, 평면 상에서의 최단부(EC)는 희생 게이트 구조물들(170)의 하부에 위치할 수 있다. 식각 조건, 희생 게이트 구조물들(170) 사이의 거리, 활성 핀들(105)의 폭 등에 따라, 베이스층들(151)이 리세스 영역들(RC)의 내측벽 상에서 활성 핀들(105)과 접하는 내측 단부(151E1)의 평면 상에서의 형상은 다양하게 변형될 수 있다. 다만, 이 경우에도 내측 단부(151E1)는 희생 게이트 구조물들(170)의 외측을 향하여 전체적으로 오목한 형상을 가질 수 있다. 베이스층들(151)은 리세스 영역들(RC)의 내측벽 상에서 도 15a에 점선으로 도시한 외측 단부(151E2)를 가질 수 있으며, 외측 단부(151E2)는 패시트들을 갖지 않고 볼록한 곡면의 형상을 가질 수 있다.
도 16a 및 도 16b를 참조하면, 소스/드레인 영역들(150)의 베이스층들(151) 상에 제1 층들(152)을 형성할 수 있다.
제1 층들(152)은 예를 들어 SEG 공정을 이용하여 형성할 수 있다. 제1 층들(152)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수 있다. 예를 들어, 베이스층들(151)도 실리콘 게르마늄(SiGe)층인 경우, 제1 층들(152)은 베이스층들(151)보다 높은 농도의 게르마늄(Ge)을 포함할 수 있다. 제1 층들(152)은 붕소(B)와 같은 도핑 원소들을 더 포함할 수 있다.
제1 층들(152)은 리세스 영역들(RC) 내에서 베이스층들(151)의 표면 상에 형성될 수 있으며, 평면 상에서 베이스층들(151)과 접하는 최단부는 게이트 스페이서층들(166)의 하부에 위치할 수 있다. 제1 층들(152)의 내측 단부(152E1)는 희생 게이트 구조물들(170)의 외측을 향하여 전체적으로 볼록한 형상을 가질 수 있다. 제1 층들(152)은 패시트들을 갖지 않는 베이스층들(151) 상에 형성되므로, 베이스층들(151)과 접하지 않는 외측 단부(152E2)도 패시트들을 갖지 않고 볼록한 형상을 가질 수 있다.
도 17a 및 도 17b를 참조하면, 제1 층들(152) 상에 제2 내지 제5 층들(153, 154, 155, 156)을 형성함으로써, 소스/드레인 영역들(150)을 형성할 수 있다.
제2 내지 제5 층들(153, 154, 155, 156)은 예를 들어 SEG 공정을 이용하여 형성할 수 있다. 제2 내지 제4 층들(153, 154, 155)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수 있으며, 제5 층들(156)은 실리콘(Si)층일 수 있다. 제2 내지 제4 층들(153, 154, 155)에서, 게르마늄(Ge)의 농도는 순차적으로 증가할 수 있다. 제2 내지 제5 층들(153, 154, 155, 156)은 붕소(B)와 같은 도핑 원소들을 더 포함할 수 있다. 제2 내지 제4 층들(153, 154, 155)에서, 도핑 원소들의 농도는 순차적으로 증가할 수 있다.
제2 층들(153)은 제1 층들(152)의 표면 상에 형성될 수 있으며, 제3 층들(154)은 리세스 영역들(RC)을 대부분 매립하도록 상대적으로 두껍게 형성될 수 있다. 제4 및 제5 층들(155, 156)은 리세스 영역들(RC)의 표면 상에 상대적으로 얇게 형성될 수 있다.
소스/드레인 영역들(150)은 희생 게이트 구조물들(170)의 하부에서보다 희생 게이트 구조물들(170)의 사이에서 큰 폭을 가질 수 있으며, 폭이 증가하는 영역을 가질 수 있으나, 이에 한정되지는 않는다.
도 18a 및 도 18b를 참조하면, 희생 게이트 구조물들(170), 게이트 스페이서층들(166), 소자 분리층들(110), 및 소스/드레인 영역들(150) 상에 층간 절연층(190)을 형성하고, 제1 및 제2 희생층들(172, 174)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170), 게이트 스페이서층들(166), 소자 분리층들(110), 및 소스/드레인 영역들(150)을 덮도록 절연 물질을 증착한 후, 평탄화 공정을 통해 제2 희생층들(174)의 상면이 노출되도록 함으로써 형성될 수 있다. 따라서, 희생 게이트 구조물들(170)의 마스크 패턴층(176)은 이때 제거될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
다음으로, 희생 게이트 구조물들(170)의 제1 및 제2 희생층들(172, 174)을 하부의 소자 분리층(110) 및 활성 핀들(105)에 대하여 선택적으로 제거하여, 소자 분리층(110) 및 활성 핀들(105)을 노출시키는 개구부(GR)를 형성할 수 있다. 제1 및 제2 희생층들(172, 174)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 19a 및 도 19b를 참조하면, 개구부(GR) 내에 게이트 유전층들(162) 및 게이트 전극들(165)을 형성하여 최종적으로 게이트 구조물들(160)을 형성할 수 있다.
게이트 유전층들(162)은 개구부(GR)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 유전층들(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 게이트 전극들(165)은 게이트 유전층들(162) 안쪽의 공간을 채우도록 형성될 수 있다. 게이트 전극들(165)은 금속 또는 반도체 물질을 포함할 수 있다.
게이트 유전층들(162) 및 게이트 전극들(165)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용하여 층간 절연층(190) 상에 잔존하는 물질을 제거할 수 있다.
도 20a 및 도 20b를 참조하면, 층간 절연층(190)을 패터닝하여 콘택 홀들을 형성하고, 상기 콘택 홀들 내에 도전성 물질을 매립하여 콘택 플러그들(180)을 형성할 수 있다.
먼저, 층간 절연층(190) 및 게이트 구조물들(160) 상에 상부 절연층(195)을 더 형성할 수 있다. 다음으로, 포토레지스트 패턴과 같은 별도의 마스크층을 이용하여, 게이트 구조물(160)의 양 측에서 층간 절연층(190) 및 상부 절연층(195)을 제거함으로써, 상기 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들의 하면은 소스/드레인 영역들(150)을 적어도 일부 리세스할 수 있다.
다음으로, 상기 콘택 홀들 내에 도전성 물질을 증착하여, 소스/드레인 영역들(150)과 전기적으로 연결되는 콘택 플러그들(180)을 형성할 수 있다. 상기 도전성 물질의 증착 전에, 접촉 저항 감소를 위하여 상기 콘택 홀들의 하부에 불순물들을 주입할 수 있다. 따라서, 콘택 플러그들(180)의 하단에 인접한 영역에서의 불순물들의 농도는 소스/드레인 영역들(150)의 형성 시의 불순물들의 농도보다 증가될 수 있다. 실시예들에서, 콘택 플러그들(180)의 형상 및 배치는 다양하게 변경될 수 있다.
도 21a 내지 도 23b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 21a 내지 도 23b에서는 도 7a 및 도 7b를 참조하여 상술한 반도체 장치의 제조 방법을 설명한다.
도 21a 및 도 21b를 참조하면, 희생 게이트 구조물들(170)의 사이에서 활성 핀들(105)을 리세스하여 리세스 영역들(RCa)을 형성할 수 있다.
먼저, 도 11a 내지 도 13b를 참조하여 상술한 공정들이 동일하게 수행되어, 활성 핀들(105), 희생 게이트 구조물들(170), 및 게이트 스페이서층들(166)이 형성될 수 있다.
다음으로, 희생 게이트 구조물들(170)의 사이에서 노출된 활성 핀들(105)을 상면으로부터 소정 깊이로 리세스하여 리세스 영역들(RCa)을 형성할 수 있다. 상기 리세스 공정은 예를 들어, 건식 식각 공정 및/또는 습식 식각 공정을 이용하여 형성할 수 있다. 리세스 영역들(RCa)은 활성 핀들(105) 내에서 게이트 스페이서층들(166) 및 희생 게이트 구조물들(170)의 하부로 연장되도록 형성될 수 있다. 리세스 영역들(RCa)에서, 평면 상에서 x 방향으로의 단부들은 게이트 스페이서층들(166)의 하부에 위치할 수 있으며, 희생 게이트 구조물들(170)의 외측을 향하여 볼록한 형상을 가질 수 있다. 다만, 리세스 영역들(RCa)에서, 평면 상에서 x 방향으로의 단부들의 위치는 실시예들에 따라 변경될 수 있으며, 희생 게이트 구조물들(170)의 하부에 위치하는 것도 가능할 것이다.
도 22a 및 도 22b를 참조하면, 리세스 영역들(RCa) 상에 소스/드레인 영역들(150)의 제1 층들(152)을 형성할 수 있다.
제1 층들(152)은, 예를 들어 SEG 공정을 이용하여 활성 핀들(105)로부터 성장시켜 형성할 수 있다. 제1 층들(152)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수 있다. 제1 층들(152)은 붕소(B)와 같은 도핑 원소들을 더 포함할 수 있다.
제1 층들(152)은 리세스 영역들(RCa)의 전체 표면 상에 형성될 수 있으며, 평면 상에서의 최단부(EC)는 게이트 스페이서층들(166)의 하부에 위치할 수 있다. 제1 층들(152)이 활성 핀들(105)과 접하는 내측 단부(152E1)는, 리세스 영역들(RCa)의 형상을 따라, 희생 게이트 구조물들(170)의 외측을 향하여 전체적으로 볼록한 형상을 가질 수 있다. 제1 층들(152)은 리세스 영역들(RC)의 내측벽 상에서 도 22a에 일점쇄선으로 도시한 외측 단부(152E2)를 가질 수 있으며, 외측 단부(152E2)는 패시트들을 갖지 않고 볼록한 곡면의 형상을 가질 수 있다.
도 23a 및 도 23b를 참조하면, 제1 층들(152) 상에 제2 내지 제5 층들(153, 154, 155, 156)을 형성함으로써, 소스/드레인 영역들(150c)을 형성할 수 있다.
제2 내지 제5 층들(153, 154, 155, 156)은 도 17a 및 도 17b를 참조하여 상술한 것과 유사한 공정에 의하여 형성할 수 있다. 이에 의해, 제1 내지 제5 층들(152, 153, 154, 155, 156)을 포함하는 소스/드레인 영역들(150c)이 형성될 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 24를 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. 제1 및 제2 부하 트랜지스터(TP1, TP2) 중 적어도 일부는 도 1 내지 도 10b을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 25를 참조하면, 본 실시예에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어한다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050) 및 메모리(1040) 중 적어도 하나는 도 1 내지 도 10b을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 26을 참조하면, 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 시스템(2000)을 제어하는 역할을 할 수 있다. 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(2100)에서 처리된 데이터를 저장할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
제어기(2100) 또는 메모리(2300) 중 적어도 하나는 도 1 내지 도 10b을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
105: 활성 핀 110: 소자 분리층
150: 소스/드레인 영역 151: 베이스층
152: 제1 층 153: 제2 층
154: 제3 층 155: 제4 층
156: 제5 층 160: 게이트 구조물
162: 게이트 유전층 165: 게이트 전극
166: 게이트 스페이서층 170: 희생 게이트 구조물
172: 제1 희생층 174: 제2 희생층
176: 마스크 패턴층 180: 콘택 플러그
190: 층간 절연층 195: 상부 절연층

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 활성 핀;
    상기 활성 핀과 교차하여 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양측벽에 배치되는 게이트 스페이서층들; 및
    상기 게이트 전극의 적어도 일측에서 상기 활성 핀이 리세스된 리세스 영역에 배치되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 활성 핀과 접하도록 배치되며, 상기 리세스 영역의 내측벽 상에서 상기 제1 방향을 따라 서로 마주하는 내측 단부 및 외측 단부를 갖는 베이스층; 및
    상기 베이스층 상에 배치되며, 상기 베이스층보다 높은 농도의 게르마늄(Ge)을 포함하는 제1 층을 포함하고,
    상기 베이스층의 외측 단부는 상기 제1 층과 접하며, 상기 기판의 상면에 평행한 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 형상을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 베이스층의 내측 단부는 적어도 일부가 상기 게이트 전극의 하부에 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 층은 상기 리세스 영역의 내측벽 상에서 상기 제1 방향을 따라 서로 마주하는 내측 단부 및 외측 단부를 갖고,
    상기 제1 층의 외측 단부는, 상기 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 층의 내측 단부는 적어도 일부가 상기 게이트 스페이서층의 하부에 위치하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 베이스층의 적어도 일부 및 상기 제1 층은, 상기 리세스 영역의 내측벽 상에서 상기 게이트 스페이서층의 하부에 위치하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 베이스층은 실리콘(Si)으로 이루어진 반도체 장치.
  7. 제1 항에 있어서,
    상기 베이스층의 외측 단부는 상기 활성 핀의 결정면에 의해 정의되지 않는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 층은 20 at. % 내지 40 at. % 범위의 게르마늄(Ge)을 포함하는 실리콘 게르마늄(SiGe)인 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 층 상에 배치되고 상기 리세스 영역을 채우며, 상기 제1 층보다 높은 농도의 게르마늄(Ge)을 포함하는 제2 층을 더 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 베이스층의 내측 단부는 상기 기판의 상면에 수직하게 연장되는 영역을 갖는 반도체 장치.
  11. 제1 항에 있어서,
    상기 베이스층은 상기 활성 핀보다 높은 농도의 게르마늄(Ge)을 포함하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 소스/드레인 영역은 상기 게이트 전극의 양측에 각각 배치되며,
    상기 제2 방향을 따른 상기 활성 핀의 중심을 따라, 일측의 상기 베이스층의 외측 단부로부터 타측의 상기 베이스층의 외측 단부까지의 길이는, 상기 제2 방향을 따른 상기 활성 핀의 가장자리를 따라, 일측의 상기 베이스층의 외측 단부로부터 타측의 상기 베이스층의 외측 단부까지의 길이보다 긴 반도체 장치.
  13. 제1 항에 있어서,
    상기 소스/드레인 영역 상에 배치되며, 상기 소스/드레인 영역과 연결되는 콘택 플러그를 더 포함하는 반도체 장치.
  14. 기판 상에서 일 방향으로 연장되는 활성 핀;
    상기 활성 핀과 교차하여 연장되는 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에서 상기 활성 핀이 리세스된 리세스 영역에 배치되며, 서로 다른 게르마늄(Ge) 농도를 갖는 제1 및 제2 층들을 포함하는 소스/드레인 영역을 포함하고,
    상기 리세스 영역의 내측벽 상에서 상기 제1 층이 상기 제2 층과 접하는 단부는, 상기 기판의 상면에 평행한 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 갖는 반도체 장치.
  15. 제14 항에 있어서,
    상기 리세스 영역에 의해 정의되는 상기 활성 핀의 단부는, 상기 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 갖는 반도체 장치.
  16. 제14 항에 있어서,
    상기 활성 핀과 접하도록 상기 제1 층의 하부에 배치되며, 상기 제1 층보다 낮은 농도의 게르마늄(Ge)을 포함하는 베이스층을 더 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 리세스 영역의 내측벽 상에서 상기 베이스층이 상기 활성 핀과 접하는 단부는, 상기 평면 상에서 상기 게이트 전극의 외측을 향하여 오목한 영역을 갖는 반도체 장치.
  18. 기판 상에서 일 방향으로 연장되는 활성 핀;
    상기 활성 핀과 교차하여 연장되는 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에서 상기 활성 핀이 리세스된 리세스 영역에 배치되는 에피택셜층을 포함하고,
    상기 게이트 전극의 적어도 일측에서 상기 리세스 영역에 의해 정의되는 상기 활성 핀의 단부 및 상기 에피택셜층의 단부 중 적어도 하나는, 상기 기판의 상면에 평행한 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 갖는 반도체 장치.
  19. 제18 항에 있어서,
    상기 활성 핀의 단부는, 상기 평면 상에서 상기 게이트 전극의 외측을 향하여 오목한 영역을 갖고,
    상기 에피택셜층의 단부는, 상기 평면 상에서 상기 게이트 전극의 외측을 향하여 볼록한 영역을 갖는 반도체 장치.
  20. 제18 항에 있어서,
    상기 에피택셜층은 실리콘(Si)으로 이루어진 반도체 장치.
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