KR20130142944A - 승압 스위치에 대한 시스템 및 방법 - Google Patents

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Abstract

하나의 실시예에 따르면, 방법은 부트스트랩 회로의 제 1 입력에 결합되는 제 1 스위치 노드, 제 2 스위치 노드, 및 부트스트랩 회로의 캐패시터의 제 1 단부에 결합되는 제어 노드를 가지는 제 1 반도체 스위치를 활성화하는 단계를 포함한다. 캐패시터의 제 1 단부는 부트스트랩 회로의 제 1 입력에 결합되고 캐패시터의 제 2 단부는 제 1 전압으로 세팅된다. 다음에, 캐패시터의 제 1 단부는 부트스트랩 회로의 제 1 입력과 결합 해제되고 캐패시터의 제 2 단부는 제 2 전압으로 세팅된다. 제어 노드는 제 1 반도체 스위치를 턴온하는 제 1 활성 전압으로 승압된다.

Description

승압 스위치에 대한 시스템 및 방법{SYSTEM AND METHOD FOR BOOSTED SWITCHES}
본 발명은 일반적으로 반도체 회로들 및 방법들에 관한 것으로, 특히 승압 스위치(boosted switch)들에 대한 시스템 및 방법에 관한 것이다.
스위치형 캐패시터 회로들은 오디오 A/D 변환기들로부터 아날로그 필터 회로들에 이르는 범위의 다양한 애플리케이션들에서 이용된다. 최대 기본 레벨에서, 스위치형 캐패시터 회로들은 캐패시터들 상에서의 전하를 샘플링함으로써 전하 도메인에서 아날로그 신호 프로세싱을 수행한다. 피드백 증폭기들, 스위칭 디바이스들 및 비례 캐패시터들의 결합체를 이용함으로써, 심지어 많은 양의 성분 값 변화가 있을 때조차도 다양하게 샘플링된 아날로그 전달 함수들이 정확하게 표현될 수 있다.
반도체 프로세스들의 기하학적 구조가 축소됨에 따라, 그리고 저전력 디바이스들에 대한 수효가 증가함에 따라, 더 작은 기하학적 구조의 디바이스들에서의 디바이스 파손 및 손상을 방지하기 위해 그리고 전력 소비를 줄이기 위해 대응하여 공급 전압들이 감소해 왔다. 스위치형 캐패시터 회로들 내에 헤드룸(headroom)을 유지하기 위해, 스위칭 트랜지스터들을 동작시키는데 다양한 공급 및 클럭 부스팅(clock boosting) 기술들이 이용되어 왔다. 예를 들어1.2V 공급 전압 및 0.7V 트랜지스터 임계값이 제공되면, NMOS 스위칭 트랜지스터는 1.2V의 전체 공급 전압이 트랜지스터를 턴온하는데 이용되면 단지 약 0.5V의 컴플라이언스(compliance) 범위만을 가질 것이다. 반면에, 예를 들어 2V 게이트 드라이브(gate drive)를 발생시키기 위해 승압 공급 또는 승압 게이트 신호가 이용되면, 스위칭 트랜지스터는 컴플라이언스 범위를 넘어서 동작할 수 있어서 총 1.2V의 전력 공급 범위를 포함할 수 있다.
그러나, 심지어 더 낮은 전력 공급 전압들에도 불구하고, 예를 들어 산업 및 자동차 애플리케이션들에서 제공되는 공급 전압을 초과할 수도 있는 전압들을 가지는 입력 신호들이 존재할 때에 동작 가능한 스위치형 캐패시터 회로들이 여전히 필요하다.
하나의 실시예에 따르면, 방법은 부트스트랩 회로의 제 1 입력에 결합되는 제 1 스위치 노드, 제 2 스위치 노드, 및 부트스트랩 회로의 캐패시터의 제 1 단부에 결합되는 제어 노드를 가지는 제 1 반도체 스위치를 활성화하는 단계를 포함한다. 캐패시터의 제 1 단부는 부트스트랩 회로의 제 1 입력에 결합되고 캐패시터의 제 2 단부는 제 1 전압으로 세팅된다. 다음에, 캐패시터의 제 1 단부는 부트스트랩 회로의 제 1 입력과 결합 해제되고 캐패시터의 제 2 단부는 제 2 전압으로 세팅된다. 제어 노드는 제 1 반도체 스위치를 턴온하는 제 1 활성 전압으로 승압된다.
본 발명의 하나 이상의 실시예들의 세부사항들은 첨부 도면들 및 아래의 설명에서 진술된다. 본 발명의 다른 특징들, 목적들, 및 장점들은 설명 및 도면들에서, 그리고 청구항들에서 명백할 것이다.
본 발명을 더욱 완전하게 이해하기 위해, 이제 첨부 도면들과 관련하여 취해지는 다음의 기술들이 참조된다.
도 1은 본 발명의 실시예에 따른 스위치형 캐패시터 회로를 도시하는 도면이다.
도 2a 내지 도 2c는 실시예 승압 클럭 위상 생성기 및 연관되는 파형들을 도시하는 도면이다.
도 3a 내지 도 3b는 보호 디바이스들을 구비하는 실시예 클럭 부스터 회로를 도시하는 도면이다.
도 4a 내지 도 4d는 실시예 클럭 생성 회로들에 결합되는 실시예 스위치형 캐패시터 회로들 및 연관되는 타이밍 다이아그램을 도시하는 도면이다.
상이한 도면들에서 대응하는 수들 및 기호들은 달리 표시되지 않으면 일반적으로 대응하는 파트들을 칭한다. 도면들은 바람직한 실시예들의 적절한 양상들을 명확하게 도시하기 위해 그려진 것으로 반드시 축적대로 그려진 것은 아니다. 특정한 실시예들을 더 명확하게 도시하기 위해, 동일한 구조, 재료, 또는 프로세스 단계의 변화들을 나타내는 문자는 도면 번호를 따를 수 있다.
현재 바람직한 실시예들의 제조 및 이용이 상세하게 후술된다. 그러나, 본 발명은 광범위한 특정 상황들에서 구현될 있는 많은 응용 가능한 발명 개념들을 제공할 수 있음이 인정되어야 한다. 논의되는 특정 실시예들은 단지 본 발명을 제조하고 이용하는 특정 방식들을 설명하는 것이며, 본 발명의 범위를 제한하지 않는다.
본 발명은 특정한 상황에서의 실시예들에 관하여, 즉 시끄러운 산업 또는 자동차 환경들에서 발견되는 공통 모드 입력 전압들과 같이, 광범위한 공통 모드 입력 전압들에 걸쳐 동작하도록 구성되는 차동 스위치형 캐패시터 증폭기에 관하여 기술될 것이다. 그러나 본 발명은 승압 스위치들을 이용하는 다른 유형들의 스위치형 캐패시터 회로들 및 시스템들에 또한 적용될 수 있다.
하나의 실시예에서, 증폭기 또는 적분기와 같은 스위치형 캐패시터 회로는 2개의 전압 도메인들에서 동작한다: 스위치형 캐패시터 회로의 입력에서의 고 전압 도메인, 및 스위치형 캐패시터 회로의 증폭기들의 내부에서의 저 전압 도메인. 회로의 입력에 있는 고전압 도메인에서, 부트스트랩트 클럭 위상 생성기는 입력 스위치들이 큰 공통-모드 전압 범위에 걸쳐 컴플라이언트 상태를 유지하는 것을 보장하기 위해 이용된다. 차동 입력을 이용하는 실시예들에서, 예를 들어 분압기를 통해 도출되는 공통 모드 입력 전압에 결합되는 부트스트랩 바이어스 노드를 가지는 단일 부트스트랩 클럭 위상 생성기는 피크 차동 전압이 낮은, 예를 들어 최대 20mV인 경우에 각각의 차동 입력에 대해 이용될 수 있다. 대안으로, 부트스트랩 클럭 위상 생성기는 각각의 차동 입력이 할당될 수 있는데, 여기서 각각의 부트스트랩 클럭 위상 생성기는 스위치형 캐패시터 회로의 자체의 각각의 차동 입력 단자에 결합되는 부트스트랩 바이어스 노드를 가진다.
도 1은 본 발명의 실시예에 따른 스위치형 캐패시터 회로(100)를 도시하는 도면이다. 하나의 실시예에서, 스위치형 캐패시터 회로(100)는 적분기를 구현한다. 그러나, 대안의 실시예들에서, 다른 스위치형 캐패시터 회로들은 증폭기들 및 필터들과 같이 구현될 수 있으나, 이로 제한되지 않는다. 회로(100)는 피드백 캐패시터들(Cfb)이 자체의 입력 및 출력 포트들 사이에서 결합되어 있는 차동 증폭기(102)를 포함한다. 직렬 입력 캐패시터들(Cin)은 스위칭 트랜지스터들(M1, M2, M5, 및 M6)을 통해 신호원(104)에, 그리고 스위칭 트랜지스터들(M3 및 M4)을 통해 증폭기(102)의 입력에 결합된다. 트랜지스터들(M7 및 M8)은 공통 모드 바이어스 전압(Vcin)을 Cin에 결합하도록 구성된다. 전류원(I1) 및 입력 임피던스(Rin)를 포함하여 Norton 등가원으로 모델링되는 신호원(104)은 반드시 스위치형 캐패시터 회로(100)의 일부인 것이 아님을 표시하기 위해 점선들로 도시된다. 신호원(104)은 구동 증폭기의 최종 스테이지, 송신 라인의 출력 등과 같은 임의의 유형의 소스에 대한 일반적 모델이다. 하나의 실시예에서, 스위치형 캐패시터 증폭기(100)의 차동 입력 전압은 Vd = VA - VB로 표현될 수 있고, 공통 모드 입력 전압은 (VA+VB)/2로 표현될 수 있다. 하나의 실시예에서, 공통 모드 전압은 저항들(R1 및 R2)에 결합된 전압(Vx)에 의해 근사화될 수 있다. 하나의 실시예에서, 저항들(R1 및 R2)은 약 10KΩ의 저항을 가지며, Rin은 임피던스를 밀리옴 영역으로 가진다. 대안의 실시예들에서, R1, R2, 및 Rin은 상이한 저항 값들을 포함할 수 있다.
하나의 실시예에서, 스위칭 트랜지스터들(M1 및 M2)은 승압 클럭 신호(φ1phv)에 의해 활성화되고, 스위칭 트랜지스터들(M5 및 M6)은 승압 클럭 신호(φ2phv)에 의해 활성화된다. 한편 트랜지스터들(M3 및 M4)은 클럭 신호들(φ1adv)에 의해 활성화될 수 있고 트랜지스터들(M7 및 M8)은 클럭 신호(φ2adv)에 의해 활성화된다. 클럭 신호들(φ1adv 및 φ2adv)은 비 승압 클럭 신호들일 수 있다. 그러므로, 트랜지스터들(M1, M2, M5, 및 M6)은 고전압 클럭 도메인에서 동작할 수 있고 트랜지스터들(M3, M4, M7, 및 M8)은 저전압 클럭 도메인에서 동작할 수 있다. 따라서, 트랜지스터들(M1, M2, M5, 및 M6)은 고전압 디바이스를 이용하여 구현될 수 있고 트랜지스터들(m3, M4, M7, 및 M8)은 저전압 디바이스를 이용하여 구현될 수 있다. 대안으로, 클럭 신호들(φ1adv 및 φ2adv)은 스위치가 전압들의 범위에 걸쳐 동작할 것으로 예상되는 실시예들에서 승압 클럭 신호들일 수 있다. 트랜지스터들(M1, M2, M3, M4, M5, M6, M7, 및 M8)이 NMOS 디바이스들인 것으로 도시될지라도, PMOS 디바이스들과 같은 다른 디바이스들이 대안의 실시예들에서 이용될 수 있다.
일부 실시예들에서, φ1phv 및 φ2phv는 비중첩 클럭 신호들일 수 있고 φ1adv 및 φ2adv는 φ1phv 및 φ2phv 이전에 전이되는 비중첩 클럭 신호들일 수 있다. φ1phv 및 φ2phv 이전에 φ1adv 및 φ2adv 전이를 행하는 것은 스위칭 트랜지스터들(M1 및 M2)이 턴오프될 때 전하 주입 에러를 방지하는데 도움이 된다.
스위치형 캐패시터 회로(100)는 많은 가능한 스위치형 캐패시터 회로 토폴로지들 중 단지 하나의 예일 뿐임이 이해되어야 한다. 예를 들어, 본 발명의 실시예들은 다양한 유형들의 능동 스위치형 캐패시터 필터들, 시그마 델타 아날로그 대 디지털 변환기들, 아날로그 프론트 엔드(front end)들, 및 다른 회로들과 같이 다른 스위치형 캐패시터 토폴로지들에 적용될 수 있다.
하나의 실시예에서, 직렬 입력 캐패시터들(Cin)의 좌측에 도시된 프론트-엔드 부분(106)의 공통 모드 전압 범위는 직렬 입력 캐패시터들(Cin)의 좌측에 도시된 백-엔드(back-end) 부분(108)보다 더 넓은 전압 변화를 겪을 수 있다. 그와 같은 경우는 예를 들어 소음이 심한 산업 환경들에서 또는 자동차 환경에서 발생할 수 있다. 본 발명의 하나의 실시예에서, 전압들(VA 및 VB)은 대략 10mV 내지 20mV의 작은 피크 차동 입력 전압들을 겪을 수 있다. 그러나, 공통 모드 전압은 10V 이상의 피크 전압을 겪을 수 있다. 이 공통 모드 피크들은 또한 전압 스파이크(spike)들 및 과도(transient)들로 명시될 수 있다. 대안의 실시예들에서, 회로(100)의 프론트 엔드는 상술한 것들과 상이한 차동 및 공통 모드 전압 범위들을 수용하도록 적응될 수 있다.
도 2a는 도 1에 도시된 스위치형 캐패시터 회로(100)에 대하여 클럭 신호들을 생성하는데 이용될 수 있는 실시예 클럭 위상 생성기(200)를 도시한다. 클럭 위상 생성기(200)는 비중첩 클럭 생성기(220), 클럭 부스터 회로(222), 및 클럭 부스터 회로(224)를 포함한다. 비중첩 클럭 생성기(220)는 NAND 게이트들(206 및 214) 및 인버터들(208, 210, 212, 216, 및 218)을 포함하고, 이것들은 입력 클럭 신호(Clk)에 따라 비중첩 신호들(φ1 및 φ2)를 발생시키는 래치 구조(latch structure)를 형성한다.
도 2b는 신호들(φ1padv, φ1, φ2p 및 φ2padv) 사이의 관계를 나타내는 파형도(230)를 도시한다. 파형도에서 도시된 바와 같이, 신호(φ1)가 어서팅(asserting) 해제되고 신호(φ2)가 어서팅되는 시간 사이에 비중첩 데드존(dead zone) 영역(234)이 존재한다. 게다가, 신호(φ1p)는 φ1adv보다 기간(236) 만큼 지상이고 신호(φ2p)는 φ2adv보다 기간(232) 만큼 지상이다. 하나의 실시예에서, 도 2a에 도시되는 바와 같이 기간(234)은 인버터들(208 및 210)과 연관되는 지연에 대응하고 기간(232)은 인버터들(216 및 218)과 연관되는 지연에 대응한다.
하나의 실시예에서, 클럭 부스터 회로(222)는 인버터(202) 뿐만 아니라 부스팅 캐패시터들(C1 및 C2), 교차-결합 NMOS 트랜지스터들(M10 및 M11)을 포함한다. 유사하게, 클럭 부스터 회로(224)는 부스팅 캐패시터들(C3 및 C4), 교차 결합 NMOS 트랜지스터들(M12 및 M12), 및 인버터(204)를 포함한다. 클럭 부스터 회로들(222 및 224)이 교차-결합 NMOS 디바이스들로 도시될지라도, 본 발명의 대안의 실시예에서 PMOS 디바이스들 같은 다른 디바이스 유형들이 교차-결합 디바이스들에 이용될 수 있음이 이해되어야 한다. 비중첩 클럭 생성기(220)는 당업계에 공지되어 있는 다른 비중첩 클럭 생성 구조들을 이용하여 또한 구현될 수 있다.
다시 도 2a로 돌아와서, 하나의 실시예에서, 클럭 부스터(222)는 능동 동작 동안 다음과 같이 동작한다. 제 1 동작 국면에서, 신호(φ1p)는 로우(low)이고 신호(φ1n)는 하이(high)이다. 따라서, 신호(φ1phv)는 신호(φ1nhv)보다 더 낮은 전압을 취함으로써, 트랜지스터(M10)는 ON 상태로 구동되어 부트스트랩 바이어스 노드(Vα)가 신호(φ1phv)와 결합되고, 트랜지스터(M11)는 OFF 상태를 취한다. 이 제 1 동작 국면에서, 캐패시터(C1)는 Vα의 전압으로 충전된다. 제 2 동작 국면에서, 신호(φ1p)는 로우에서 하이로 전이되고 신호(φ1n)는 하이에서 로우로 전이된다. 따라서, 노드(φ1phv)는 캐패시터(C1)를 통해 VDD + Vα로 승압되고, 이 전압은 트랜지스터(M11)가 ON 상태로 구동되도록 하며, 노드(φ1nhv)는 M11을 통해 Vα로 구동되며, 이 전압는 트랜지스터(M10)가 셧오프(shut off)되도록 한다. 이 경우에, VDD는 인버터(210)의 로직 스윙(logic swing)에 대응한다.
제 3 동작 국면에서, 신호(φ1p)는 하이에서 로우로 전이되고 신호(φ1n)는 로우에서 하이로 전이된다. 이 국면에서, 신호(φ1nhv)는 VDD + Vα로 승압되고, 신호(φ1phv)는 Vα의 전압을 취한다. 클럭 부스터(222)의 동작은 정상 동작 동안 위상들(2 및 3) 사이에서 교호한다. 클럭 부스터(224)는 클럭 부스터(222)와 유사한 방식으로 동작하고, 여기서 위상들(φ1phv 및 φ1nhv)은 Vβ 및 VDD + Vβ 사이에서 교호한다. 도 2c는 신호(φ1p) 및 신호(φ1phv) 사이의 관계를 도시하는 파형도를 도시한다.
본 발명의 하나의 실시예에서, 노드(Vα)는 노드(VA)에 결합되고, 노드(Vβ)는 스위치형 캐패시터 회로(100)의 노드(VB)에 결합된다. 그와 같은 접속은 예를 들어 스위치 캐패시터 증폭기(100)의 피크 차동 입력 전압이 수십 mV를 초과하는 경우에 구현될 수 있다. 스위치 캐패시터 회로(100)에 대한 피크 차동 입력 전압이 예를 들어 20mV 미만인 실시예들에서, 노드들(Vα 및 Vβ)은 둘 다 공통 모드 전압(Vx)에 결합될 수 있다. 이 경우에 피크 차동 입력 전압이 작기 때문에, Vx의 공통 모드 전압은 변할 수 있는데 반해 스위칭 트랜지스터들(M1 및 M2)의 게이트 소스 전압은 상대적으로 일정하게 유지된다.
도 3a는 스위칭 트랜지스터(M1)에 결합되는 실시예 클럭 부스터 회로(300)를 도시한다. 클럭 부스팅 회로(300)의 구조는 도 2a에 도시된 클럭 부스팅 회로들(222 및 224)에 보호 디바이스들(304 및 306)를 추가된 구조와 유사하다. 이 보호 디바이스들뿐만 아니라 다른 보호 구조들은 트랜지스터(M1)가 참혹한 게이트 과전압을 겪지 않게 보호한다. 하나의 실시예에서, 이 보호 디바이스들은 도 3b에 도시된 바와 같이, 제너 다이오드들을 이용하여 구현될 수 있다. 대안으로, 본 발명의 대안의 실시예들에서 다른 다이오드 유형들 또는 다른 유형들의 클램핑 회로들이 이용될 수 있다.
하나의 실시예에서, 전압(Vin)이 고속 양의 과도를 겪는 경우, 트랜지스터들(M10 및 M11)의 기생 벌크 다이오드들(302) 뿐만 아니라 보호 디바이스들(304 및 306)은 M1의 소스-게이트 전압을 하나의 다이오드 드롭으로 클램핑(clamping)한다. 클램프들을 위해 제너 다이오드들을 이용하는 실시예에서 음 진행 과도의 경우, 다이오드가 제너 다이오드를 이용하여 구현되는 경우 디바이스(304 및 306)는 M1의 게이트-소스 전압을 보호 회로(306) 내의 상기 다이오드의 제너 전압으로 클램핑한다. 하나의 실시예에서, 이 제너 다이오드들은 약 2V의 제너 전압을 가질 수 있다. 대안으로, 다른 제너 전압들이 이용될 수 있다. 추가적인 대안의 실시예들에서, 직렬 접속 MOSFET들과 같이 제너 다이오드들 이외의 다른 클램핑 구조들이 이용될 수 있다.
도 4a는 스위치 캐패시터 증폭기(426) 및 비중첩 클럭 생성기(430)에 결합되는 클럭 부스터 회로들(422 및 424)을 포함하는 실시예 스위치 캐패시터 회로(400)를 도시한다. 여기서, 공통 모드 전압(Vx)은 클럭 부스터 회로(422) 내의 교차-결합 트랜지스터들(M10 및 M11) 뿐만 아니라 클럭 부스터 회로(424) 내의 교차-결합 트랜지스터들(M12 및 M13)에 결합된다. 상술한 바와 같이, 공통 모드 전압(Vx)을 이용함으로써, 트랜지스터들(M1 및 M2)은 피크 차동 전압(Vd)이 약 20mV 미만인 경우 동작 시에 충분한 게이트 소스 전압을 유지할 수 있다. 일부 실시예들에서, 도 4a에 도시된 전도율은 피크 차동 전압이 20mV를 초과하는 일부 회로들에 적합할 수 있다. 피크 차동 전압이 약 20mV를 넘어서 증가될 수 있는 범위는 특정한 구현예 및 이의 사향들에 좌우된다. 공통 모드 전압(Vx)을 이용함으로써, 승압 클럭 신호들을 생성하는데 수반되는 회로들의 수가 감소함으로써 디바이스 면적을 어느 정도 절감하는 것이 달성될 수 있다.
도 4a에 도시된 바와 같이, 클럭 부스터 회로들(422 및 424)은 M1 및 M2의 게이트 소스 전압이 디바이스 한계들을 초과하지 않는 일을 하는 보호 디바이스들(402, 404, 406, 및 408)을 더 포함한다. 도 3a 및 도 3b에 관하여 상술한 바와 같이, 이 보호 디바이스들은 제너 다이오드들을 이용하여 구현될 수 있다.
도 4b는 스위치형 캐퍼시터 증폭기(428)에 결합되는 클럭 부스터 회로들(422 및 424)을 가지는 추가 실시예에 따른 실시예 스위치형 캐패시터 증폭기(410)를 도시한다. 여기서, 전압(VA)은 클럭 부스터 회로(422) 내의 교차-결합 트랜지스터들(M10 및 M11)에 결합되고, 전압(VB)은 클럭 부스터 회로(424) 내의 교차-결합 트랜지스터들(M12 및 M13)에 결합된다. 상술한 바와 같이, 그러한 접속성은 더 높은 피크 차동 입력 전압들을 가지는 실시예들에 적합할 수 있다. 스위치형 캐패시터 증폭기(410)에서, 도 4a의 실시예에서 도시된 스위치형 캐패시터 증폭기(400)와 유사하게 트랜지스터(M1)는 φ1phv에 결합되고 트랜지스터(M6)는 φ2phv에 결합된다. 그러나 스위치형 캐패시터 증폭기(410)에서, 트랜지스터(M5)는 VA에 결합되기 때문에 그리고 φ1nhv를 생성하는 스위치 구동기(422)가 VA에 의해 바이어스되기 때문에 트랜지스터(M5)는 φ2phv 대신 φ1nhv에 결합됨으로써, 큰 차동 전압이 있을 때에 M5가 턴온하는 것이 보장된다. 유사하게, 트랜지스터(M2)가 VB에 결합되고 그리고 φ2nhv를 생성하는 스위치 구동기(424)가 VB에 의해 바이어스되기 때문에 트랜지스터(M2)는 φ1phy 대신 φ2nhv에 결합된다. 이들 신호들 중 일부가 중첩될 수 있을지라도, Rin이 예를 들어 mΩ 영역에서 저 임피던스를 가지는 경우 스위치형 캐패시터 적분기의 정확도가 유지됨으로써 M1, M2, M5, 및 M6의 온-저항이 비-우세(non dominant)하게 된다. 도 4c는 클럭 위상들(φ1phv, φ1nhv, φ2phv, 및 φ2nhv)의 타이밍 다이아그램을 도시한다.
도 4d는 스위치형 캐퍼시터 증폭기(428)에 결합되는 클럭 부스터 회로들(422, 424, 442, 및 444)을 가지는 추가 실시예에 따른 실시예 스위치형 캐패시터 증폭기(450)를 도시한다. 여기서, 전압(VA)은 클럭 부스터 회로들(422 및 424)을 바이어스하는데 이용되고 전압(VB)은 클럭 부스터 회로들(442 및 444)을 바이어스하는데 이용된다. 하나의 실시예에서, 트랜지스터(M1)는 클럭 부스터 회로(422)에 의해 생성되는 φ1phva에 의해 구동되고, 트랜지스터(M2)는 클럭 부스터 회로(442)에 의해 생성되는 φ1phvb에 의해 구동되고, 트랜지스터(M5)는 클럭 부스터 회로(424)에 의해 생성되는 φ2phva에 의해 구동되고, 트랜지스터(M6)는 클럭 부스터 회로(444)에 의해 생성되는 φ2phvb에 의해 구동된다. 여기서, 클럭 위상들(φ1phva 및 φ1phvb)은 클럭 위상들(φ2phva 및 φ2phvb)에 관하여 비중첩이다. 이와 같으므로, 스위치형 캐패시터 증폭기(450)는 더 높은 피크 차동 전압 입력들 하에서의 동작 뿐만 아니라 더 높은 입력 임피던스(Rin)를 가지는 회로들에서의 동작에 적합하다.
하나의 실시예에 따르면, 방법은 부트스트랩 회로의 제 1 입력에 결합되는 제 1 스위치 노드, 제 2 스위치 노드, 및 부트스트랩 회로의 캐패시터의 제 1 단부에 결합되는 제어 노드를 가지는 제 1 반도체 스위치를 활성화하는 단계를 포함한다. 활성화하는 단계는 캐패시터의 제 1 단부를 부트스트랩 회로의 제 1 입력에 결합하는 것과 캐패시터의 제 2 단부를 제 1 전압으로 세팅하는 것을 포함한다. 캐패시터의 제 1 단부를 결합하고 캐패시터의 제 2 단부를 제 1 전압으로 세팅한 후에, 캐패시터의 제 1 단부는 부트스트랩 회로의 제 1 입력과 결합 해제되고, 캐패시터의 제 1 단부를 결합 해제한 후에, 캐패시터의 제 2 단부는 제 2 전압으로 세팅되고, 여기서 제어 노드는 제 1 반도체 스위치를 턴온하는 제 1 활성화 전압으로 승압된다. 상기 방법은 캐패시터의 제 1 단부를 부트스트랩 회로의 제 1 입력에 결합하고 캐패시터의 제 2 단부를 제 1 전압으로 세팅함으로써 제 1 반도체를 활성화 해제하는 단계를 더 포함할 수 있다.
하나의 실시예에서, 상기 방법은 제 2 스위치 노드에 결합되는 제 1 단부를 가지는 직렬 캐패시터를 충전하는 단계를 더 포함한다. 직렬 캐패시터를 충전하는 단계는 제 1 반도체 스위치를 활성화시키고, 직렬 캐패시터의 제 2 단부에 결합되는 제 3 스위치 노드를 가지는 제 2 반도체 스위치를 활성화시키는 것들을 포함할 수 있다. 일부 실시예들에서, 제 1 반도체 스위치는 제 2 반도체 스위치가 활성화된 후에 제 1 시간 지연하여 활성화된다.
하나의 실시예에서, 직렬 캐패시터를 충전하는 것은 제 2 반도체 스위치의 제 4 스위치 노드에 가상 접지를 결합하는 것을 더 포함한다. 가상 접지를 결합하는 것은 피드백 증폭기를 반도체 스위치의 제 4 스위치 노드에 결합하는 것을 포함할 수 있다. 하나의 실시예에서, 제 2 반도체 스위치를 활성화하는 것은 반도체 스위치의 제어 노드를 제 2 활성화 전압에 결합하는 것을 포함함으로써, 제 2 활성화 전압이 제 1 활성화 전압보다 더 작아지게 된다.
하나의 실시예에서, 상기 방법은 제 1 반도체 스위치의 제 1 스위치 노드 및 상기 반도체 스위치의 제어 노드 사이에서 결합되는 제너 다이오드를 이용하여 제 1 반도체 스위치의 제 1 스위치 노드 및 상기 반도체 스위치의 제어 노드 사이의 전압 차를 제한함으로써 제 1 반도체 스위치를 보호하는 단계를 더 포함한다.
추가적인 실시예에 따르면, 회로는 제 1 노드 및 제 2 노드 사이에서 결합되는 제 1 반도체 스위치 및 부트스트랩 회로를 포함하고, 상기 부트스트랩 회로는 부트스트랩 회로의 클럭 입력이 제 1 상태로부터 제 2 상태로 전이할 때 부트스트랩 회로의 제 1 출력에서의 승압 활성화 신호를 반도체 스위치의 제어 노드로 제공하도록 구성된다. 부트스트랩 회로는 반도체 스위치의 제 1 노드에 결합되는 제 1 입력, 제 1 반도체 스위치의 제어 노드에 결합되는 제 1 출력, 제 1 출력에 결합되는 제 1 단부 및 클럭 입력에 결합되는 제 2 단부를 포함하는 제 1 캐패시터, 및 제 1 입력 및 제 1 출력 사이에서 결합되는 제 2 반도체 스위치를 포함한다. 하나의 실시예에서, 부트스트랩 회로는 클럭 입력이 제 1 상태에서 제 2 상태로 전이될 때 부트스트랩 회로의 제 1 출력에서 승압 활성화 신호를 제공하도록 구성된다. 부트스트랩 회로는 제2 캐패시터 및 제 3 반도체 스위치를 더 포함할 수 있다. 제 2 캐패시터는 결합되는 제 1 단부 및 제 2 반도체 스위치의 제어 노드에 그리고 반전 클럭 입력에 결합될 수 있는 제 2 단부를 가진다. 반전 클럭 입력은 클럭 입력과는 반대의 논리 의미(logic sense)를 가진다. 제 3 반도체 스위치는 제 2 캐패시터이 제 1 단부 및 제 1 입력 사이에서 결합되고, 제 1 캐패시터의 제 1 단부에 결합되는 제어 입력을 포함한다.
하나의 실시예에서, 제 1 및 제 2 반도체 스위치들은 MOS 트랜지스터들을 이용하여 구현된다. 이 MOS 트랜지스터들은 NMOS 또는 PMOS 트랜지스터들일 수 있다.
하나의 실시예에서, 상기 회로는 또한 제 1 반도체 스위치의 제 2 노드 및 증폭기의 제 1 입력 사이에서 결합되는 제 1 직렬 캐패시터를 포함한다. 일부 실시예들에서, 증폭기는 차동 증폭기로서 구현되고; 제 1 반도체 스위치의 제 1 노드는 증폭기의 제 1 입력 및 제 2 입력 사이에서 결합되는 복수의 저항들을 통해 제 1 네트워크의 제 1 입력에 결합된다. 증폭기의 제 1 입력은 가상 접지로서 구성될 수 있다.
추가 실시예에 따르면, 스위치형 캐패시터 회로는 제 1 입력 단자 및 제 2 입력 단자를 포함하는 차동 증폭기, 제 1 입력 단자에 결합되는 제 2 단부를 가지는 제 1 시스템 캐패시터, 제 2 입력 단자에 결합되는 제 2 단부를 가지는 제 2 시스템 캐패시터, 제 1 시스템 입력에 결합되는 제 1 노드 및 제 1 캐패시터의 제 1 단부에 결합되는 제 2 노드를 포함하는 제 1 스위칭 트랜지스터, 제 2 시스템 입력에 결합되는 제 1 노드 및 제 2 시스템 캐패시터의 제 1 단부에 결합되는 제 2 노드를 포함하는 제 2 스위칭 트랜지스터, 및 제 1 부트스트랩 회로를 포함한다. 제 1 부트스트랩 회로는 제 1 스위칭 트랜지스터의 제어 단자에 결합되는 제 1 출력, 제 1 시스템 입력에 결합되는 제 1 입력, 제 1 출력에 결합되는 제 1 단부 및 제 1 클럭 신호에 결합되는 제 2 단부를 포함하는 제 1 부트스트랩 캐패시터, 및 제 1 입력 및 제 1 출력 사이에서 결합되는 제 1 부트스트랩 트랜지스터를 포함한다. 제 1 부트스트랩 회로는 제 1 클럭 신호가 제 1 상태에서 제 2 상태로 전이될 때 제 1 부트스트랩 회로의 제 1 출력에서 승압 활성화 신호를 제공하도록 구성된다. 하나의 실시예에서, 제 1 부트스트랩 회로의 입력은 제 1 시스템 입력에 직접적으로 접속된다.
하나의 실시예에서, 제 1 부트스트랩 회로는 제 2 부트스트랩 캐패시터의 제 1 노드 및 제 1 입력 사이에서 결합되는 제 2 부트스트랩 트랜지스터를 더 포함한다. 제 2 부트스트랩 캐패시터의 제 1 노드는 제 1 부트스트랩 트랜지스터의 제어 노드에 결합되고, 제 1 부트스트랩 트랜지스터의 제 1 노드는 제 2 부트스트랩 트랜지스터의 제어 노드에 결합되고, 제 2 부트스트랩 캐패시터의 제 2 노드는 제 1 클럭 신호의 반대 위상에 결합된다.
하나의 실시예에서, 제 1 부트스트랩 회로는 또한 제 1 부트스트랩 회로의 제 1 입력 및 제 1 부트스태랩 회로의 제 1 캐패시터의 제 1 단부 사이에서 결합되는 제 1 보호 디바이스, 및 제 1 부트스트랩 회로의 제 1 입력 및 제 1 부트스트랩 회로의 제 2 캐패시터의 제 1 단부 사이에서 결합되는 제 2 보호 디바이스를 더 포함한다. 일부 실시예들에서, 제 1 및 제 2 보호 디바이스들은 제너 다이오드들이다.
하나의 실시예에서, 스위치형 캐패시터 회로는 또한 제 2 부트스트랩 회로를 포함한다. 이 제 2 부트스트랩 회로는 제 2 스위칭 트랜지스터의 제어 단자에 결합되는 제 1 출력, 제 2 시스템 입력에 결합되는 제 1 입력, 및 제 1 출력에 결합되는 제 1 단부 및 제 2 클럭 신호에 결합되는 제 2 단부를 포함하는 제 1 부트스트랩 캐패시터를 포함할 수 있다. 스위치형 캐패시터 회로는 또한 제 1 클럭 신호 및 제 2 클럭 신호를 발생시키도록 구성되는 비-중첩 클럭 생성기를 포함할 수 있어서, 제 1 클럭 신호는 제 2 클럭 신호와 중첩되지 않는다.
하나의 실시예에서, 스위치형 캐패시터 회로는 제 1 시스템 입력 및 제 2 시스템 입력 사이에서 결합되는 분압기를 포함한다. 분압기의 출력은 제 2 부트스트랩 회로의 제 2 입력 및 제 1 부트스트랩 회로의 제 1 입력에 접속된다. 일부 실시예들에서, 분압기 출력은 스위치형 캐패시터 회로의 공통 모드 입력 전압을 발생시키도록 구성된다.
하나의 실시예에서, 스위치형 캐패시터 회로는 차동 증폭기의 제 1 시스템 캐패시터 및 제 1 입력 단자 사이에서 결합되는 제 3 스위칭 트랜지스터, 및 차동 증폭기의 제 2 시스템 캐패시터 및 제 2 입력 단자 사이에서 결합되는 제 4 스위칭 트랜지스터를 더 포함한다. 제 1 및 제 2 스위칭 트랜지스터들은 제 3 및 제 4 스위칭 트랜지스터들보다 더 높은 전압에서 동작하도록 구성된다. 스위치형 캐패시터 회로는 적분기로서 구성될 수 있다.
실시예 시스템들 및 방법들의 장점은 고 공통-모드 입력 범위를 가지는 스위치형 캐패시터 증폭기를 동작시키는 능력을 포함한다. 추가 장점은 큰 공통-모드 과도들이 있을 때에 스위치형 캐패시터 회로를 동작시키는 능력을 포함한다. 실시예 시스템들의 추가 장점은 작은 면적에서 고 공통 모드 입력 범위를 수용할 수 있는 스위치형 캐패시터 회로를 구현하는 능력을 포함한다.
본 발명이 예시적인 실시예들을 참조하여 기술되었을지라도, 본 설명은 제한적인 의미로 해석되도록 의도되지 않는다. 본 예시적인 실시예들뿐만 아니라 본 발명의 다른 실시예들에 대한 다양한 수정들 및 결합들은 상기 설명을 참조할 시에 당업자에게는 명백할 것이다. 그러므로 첨부된 청구항들은 임의의 그와 같은 수정들 및 실시예들을 포함하도록 의도된다.

Claims (26)

  1. 부트스트랩(bootstrap) 회로의 제 1 입력에 결합되는 제 1 스위치 노드, 제 2 스위치 노드, 및 상기 부트스트랩 회로의 캐패시터의 제 1 단부에 결합되는 제어 노드를 가지는 제 1 반도체 스위치를 활성화하는 단계를 포함하고,
    상기 활성화하는 단계는,
    상기 부트스트랩 회로의 제 1 입력에 상기 캐패시터의 제 1 단부를 결합하고,
    상기 캐패시터의 제 2 단부를 제 1 전압으로 세팅하고,
    상기 캐패시터의 상기 제 1 단부를 결합하고 상기 캐패시터의 제 2 단부를 상기 제 1 전압으로 세팅한 후에, 상기 캐패시터의 제 1 단부를 상기 부트스트랩 회로의 제 1 입력으로부터 결합 해제하고,
    상기 캐패시터의 제 1 단부를 결합 해제한 후에, 상기 캐패시터의 제 2 단부를 제 2 전압으로 세팅하는 것을 포함하고,
    상기 제어 노드는 상기 제 1 반도체 스위치를 턴온하는 제 1 활성화 전압으로 승압되는
    방법.
  2. 제 2 항에 있어서,
    상기 제 1 반도체 스위치를 활성화 해제하는 단계를 더 포함하고,
    상기 활성화 해제하는 단계는,
    상기 캐패시터의 제 1 단부를 상기 부트스트랩 회로의 제 1 입력에 결합하는 것과 상기 캐패시터의 제 2 단부를 상기 제 1 전압으로 세팅하는 것을 포함하는
    방법.
  3. 제 1 항에 있어서,
    상기 제 2 스위치 노드에 결합되는 제 1 단부를 가지는 직렬 캐패시터를 충전하는 단계를 더 포함하고,
    상기 직렬 캐패시터를 충전하는 단계는,
    상기 제 1 반도체 스위치를 활성화하고,
    상기 직렬 캐패시터의 제 2 단부에 결합되는 제 3 스위치 노드를 가지는 제 2 반도체 스위치를 활성화하는 것을 포함하는
    방법.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 스위치는 상기 제 2 반도체 스위치가 활성화된 이후에 제 1 시간 지연되어 활성화되는
    방법.
  5. 제 3 항에 있어서,
    상기 직렬 캐패시터를 충전하는 단계는 상기 제 2 반도체 스위치의 제 4 스위치 노드에 가상 접지를 결합하는 것을 더 포함하는
    방법.
  6. 제 5 항에 있어서,
    상기 가상 접지를 결합하는 것은 상기 반도체 스위치의 제 4 스위치 노드에 피드백 증폭기를 결합하는 것을 포함하는
    방법.
  7. 제 3 항에 있어서,
    상기 제 2 반도체 스위치를 활성화하는 것은 상기 반도체 스위치의 제어 노드를 제 2 활성화 전압에 결합하는 것을 포함하고, 상기 제 2 활성화 전압은 상기 제 1 활성화 전압보다 더 작은
    방법.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 스위치를 보호하는 단계를 더 포함하고,
    상기 보호하는 단계는,
    상기 제 1 반도체 스위치의 제 1 스위치 노드 및 상기 반도체 스위치의 제어 노드 사이에서 결합되는 제너 다이오드를 이용하여 상기 제 1 반도체 스위치의 제 1 스위치 노드 및 상기 반도체 스위치의 제어 노드 사이의 전압 차를 제한하는 것을 포함하는
    방법.
  9. 제 1 노드 및 제 2 노드 사이에서 결합되는 제 1 반도체 스위치와,
    부트스트랩 회로를 포함하고,
    상기 부트스트랩 회로는 상기 부트스트랩 회로의 클럭 입력이 제 1 상태에서 제 2 상태로 전이될 때 상기 부트스트랩 회로의 제 1 출력에서의 승압된 활성화 신호를 상기 반도체 스위치의 제어 노드에 제공하도록 구성되고,
    상기 부트스트랩 회로는,
    상기 반도체 스위치의 제 1 노드에 결합되는 제 1 입력과,
    상기 제 1 반도체 스위치의 제어 노드에 결합되는 제 1 출력과,
    상기 제 1 출력에 결합되는 제 1 단부 및 클럭 입력에 결합되는 제 2 단부를 포함하는 제 1 캐패시터와,
    상기 제 1 입력 및 상기 제 1 출력 사이에서 결합되는 제 2 반도체 스위치를 포함하고,
    상기 부트스트랩 회로는 상기 클럭 입력이 제 1 상태에서 제 2 상태로 전이될 때 상기 부트스트랩 회로의 제 1 출력에서 승압된 활성화 신호를 제공하도록 구성되는
    회로.
  10. 제 9 항에 있어서,
    상기 부트스트랩 회로는
    제 1 단부 및 제 2 단부를 포함하는 제 2 캐패시터 - 상기 제 2 단부는 반전 클럭 입력과 상기 제 2 반도체 스위치의 제어 노드에 결합되고, 상기 반전 클럭 입력은 상기 클력 입력과 반대의 논리 의미를 가짐 - 와,
    상기 제 1 입력과 상기 제 2 캐패시터의 제 1 단부 사이에서 결합되는 제 3 반도체 스위치 - 상기 제 3 반도체 스위치는 상기 제 1 캐패시터의 제 1 단부에 결합되는 제어 입력을 더 포함함 - 를 더 포함하는
    회로.

  11. 제 9 항에 있어서,
    상기 제 1 반도체 스위치 및 상기 제 2 반도체 스위치는 MOS 트랜지스터들인
    회로.
  12. 제 11 항에 있어서,
    상기 MOS 트랜지스터들은 NMOS 트랜지스터들을 포함하는
    회로.
  13. 제 9 항에 있어서,
    상기 제 1 반도체 스위치의 제 2 노드 및 증폭기의 제 1 입력 사이에서 결합되는 제 1 직렬 캐패시터를 더 포함하는
    회로.
  14. 제 13 항에 있어서,
    상기 증폭기의 제 1 입력은 가상 접지로서 구성되는
    회로.
  15. 제 13 항에 있어서,
    상기 증폭기는 차동 증폭기를 포함하고,
    상기 제 1 반도체 스위치의 제 1 노드는 상기 증폭기의 제 1 입력 및 제 2 입력 사이에서 결합되는 복수의 저항들을 통해 상기 제 1 네트워크의 제 1 입력에 결합되는
    회로.
  16. 제 1 입력 단자 및 제 2 입력 단자를 포함하는 차동 증폭기와,
    상기 제 1 입력 단자에 결합되는 제 2 단부를 가지는 제 1 시스템 캐패시터와,
    상기 제 2 입력 단자에 결합되는 제 2 단부를 가지는 제 2 시스템 캐패시터와,
    제 1 시스템 입력에 결합되는 제 1 노드 및 상기 제 1 캐패시터의 제 1 단부에 결합되는 제 2 노드를 포함하는 제 1 스위칭 트랜지스터와,
    제 2 시스템 입력에 결합되는 제 1 노드 및 상기 제 2 시스템 캐패시터의 제 1 단부에 결합되는 제 2 노드를 포함하는 제 2 스위칭 트랜지스터와,
    제 1 부트스트랩 회로를 포함하되,
    상기 제 1 부트스트랩 회로는
    상기 제 1 스위칭 트랜지스터의 제어 단자에 결합되는 제 1 출력과,
    상기 제 1 시스템 입력에 결합되는 제 1 입력과,
    상기 제 1 출력에 결합되는 제 1 단부 및 제 1 클럭 신호에 결합되는 제 2 단부를 포함하는 제 1 부트스트랩 캐패시터와,
    상기 제 1 입력 및 상기 제 1 출력 사이에서 결합되는 제 1 부트스트랩 트랜지스터를 포함하고, 상기 제 1 부트스트랩 회로는 상기 제 1 클럭 신호가 제 1 상태에서 제 2 상태로 전이될 때 상기 제 1 부트스트랩 회로의 제 1 출력에서 승압된 활성화 신호를 제공하도록 구성되는
    스위치형 캐패시터 회로.
  17. 제 16 항에 있어서,
    상기 제 1 부트스트랩 회로는
    상기 제 1 입력과 제 2 부트스트랩 캐패시터의 제 1 노드 사이에서 결합되는 제 2 부트스트랩 트랜지스터를 더 포함하고,
    상기 제 2 부트스트랩 캐패시터의 제 1 노드는 상기 제 1 부트스트랩 트랜지스터의 제어 노드에 결합되고,
    상기 제 1 부트스트랩 트랜지스터의 제 1 노드는 상기 제 2 부트스트랩 트랜지스터의 제어 노드에 결합되고,
    상기 제 2 부트스트랩 캐패시터의 제 2 노드는 상기 제 1 클럭 신호의 반대 위상과 결합되는
    스위치형 캐패시터 회로.
  18. 제 17 항에 있어서,
    상기 제 1 부트스트랩 회로는
    상기 제 1 부트스트랩 회로의 제 1 입력 및 상기 제 1 부트스트랩 회로의 제 1 캐패시터의 제 1 단부 사이에서 결합되는 제 1 보호 디바이스와,
    상기 제 1 부트스트랩 회로의 제 1 입력 및 상기 제 1 부트스트랩 회로의 제 2 캐패시터의 제 1 단부 사이에서 결합되는 제 2 보호 디바이스를 더 포함하는
    스위치형 캐패시터 회로.
  19. 제 18 항에 있어서,
    상기 제 1 보호 디바이스 및 상기 제 2 보호 디바이스는 제너 다이오드들을 포함하는
    스위치형 캐패시터 회로.
  20. 제 16 항에 있어서,
    제 2 부트스트랩 회로를 더 포함하고,
    상기 제 2 부트스트랩 회로는,
    상기 제 2 스위칭 트랜지스터의 제어 단자에 결합되는 제 1 출력과,
    상기 제 2 시스템 입력에 결합되는 제 1 입력과,
    상기 제 1 출력에 결합되는 제 1 단부 및 제 2 클럭 신호에 결합되는 제 2 단부를 포함하는 제 1 부트스트랩 캐패시터를 포함하는
    스위치형 캐패시터 회로.
  21. 제 20 항에 있어서,
    상기 제 1 클럭 신호 및 상기 제 2 클럭 신호를 발생시키도록 구성되는 비-중첩 클럭 생성기를 더 포함하고,
    상기 제 1 클럭 신호는 상기 제 2 클럭 신호와 중첩되지 않는
    스위치형 캐패시터 회로.
  22. 제 20 항에 있어서,
    상기 제 1 시스템 입력 및 상기 제 2 시스템 입력 사이에서 결합되는 분압기를 더 포함하고,
    상기 분압기의 출력은 상기 제 1 부트스트랩 회로의 제 1 입력 및 상기 제 2 부트스트랩 회로의 제 2 입력에 접속되는
    스위치형 캐패시터 회로.
  23. 제 22 항에 있어서,
    상기 분압기 출력은 상기 스위치형 캐패시터 회로의 공통 모드 입력 전압을 발생시키도록 구성되는
    스위치형 캐패시터 회로.
  24. 제 16 항에 있어서,
    상기 제 1 부트스트랩 회로의 입력은 상기 제 1 시스템 입력에 직접적으로 접속되는
    스위치형 캐패시터 회로.
  25. 제 16 항에 있어서,
    상기 차동 증폭기의 제 1 입력 단자 및 상기 제 1 시스템 캐패시터 사이에서 결합되는 제 3 스위칭 트랜지스터와,
    상기 차동 증폭기의 제 2 입력 단자 및 상기 제 2 시스템 캐패시터 사이에서 결합되는 제 4 스위칭 트랜지스터를 더 포함하고,
    상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터는 상기 제 3 스위칭 트랜지스터 및 상기 제 4 스위칭 트랜지스터보다 더 높은 전압에서 동작하도록 구성되는
    스위치형 캐패시터 회로.
  26. 제 16 항에 있어서,
    상기 스위치형 캐패시터 회로는 적분기로서 구성되는
    스위치형 캐패시터 회로.
KR1020130070031A 2012-06-19 2013-06-19 승압 스위치에 대한 시스템 및 방법 KR101569963B1 (ko)

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