JP2009027389A - 信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法 - Google Patents
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Abstract
【課題】信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法を提供すること。
【解決手段】静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部とを備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第1の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第2の制御信号が入力される制御端子と、を備える信号処理装置。
【選択図】図10
【解決手段】静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部とを備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第1の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第2の制御信号が入力される制御端子と、を備える信号処理装置。
【選択図】図10
Description
本発明は、信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法に関する。
近年、CMOSプロセスの微細化に伴い、トランジスタの動作速度は高速化し、トランジスタを動作させるために供給可能な電源電圧が低下している。かかる電源電圧の低下は回路設計に制約を課す場合があるが、チャージドメインフィルタ回路は電源電圧の低下に起因する回路設計上の制約を受けにくいため、今後チャージドメインフィルタ回路の重要性は一層増すことが予想される。
例えば、従来の連続時間系のCMOS回路を用いたアナログ回路を利用し、無線通信装置に設けるフィルタ回路や利得可変増幅器などを構成すると、一般に、ダイナミックレンジ特性が良好でなかったり、特性にばらつきが生じるなどの場合があった。これに対し、非特許文献1に記載のチャージドメインフィルタ回路は、無線通信装置に設けるフィルタ回路や利得可変増幅器などに容易に適用することができ、かつ良好な特性を有するフィルタ回路や利得可変増幅器などを実現することができる。
具体的には、非特許文献1に記載されているチャージドメインフィルタ回路は、複数のキャパシタと、各キャパシタと入力端子を制御信号に基づいて導通させて異なるキャパシタに順次入力信号をサンプリングさせる複数のスイッチを備える。なお、キャパシタとしては、例えばCMOSキャパシタを用いることができる。
2006IEEE International Solid-State Circuits Conference 26.6 「An 800MHz to 5GHzSoftware-Defined Radio Receiver in 90nm CMOS」
しかし、CMOSプロセスの微細化に伴いトランジスタのゲート酸化膜が極めて薄くなると、ゲート酸化膜におけるトンネル電流が増加する場合がある。したがって、これらのプロセスを用いた従来のチャージドメインフィルタ回路では、動作中にトランジスタのゲートから電流がリークし、信号成分が減衰することによりフィルタ性能が劣化する。
また、上記複数のキャパシタを含むフィルタ回路段を複数備えるチャージドメインフィルタ回路において、前段のフィルタ回路段に含まれる複数のキャパシタによりサンプルされた入力信号が、後段のフィルタ回路段にデシメーションされて伝達される場合、入力信号がフィルタ回路段の後段に進むに従い、キャパシタのサンプリングタイミングと出力タイミングの時間差が大きくなる。その結果、キャパシタによりサンプリングされた入力信号のリークの総和が増大し、入力信号が著しく劣化してしまう場合が想定される。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、キャパシタにおけるリーク電流を減少させることが可能な、新規かつ改良された信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法を提供することにある。
静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部と、を備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第1の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第2の制御信号が入力される制御端子と、を備える信号処理装置が提供される。
かかる構成においては、可変キャパシタは、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間に絶縁層を介して設けられた可変キャパシタの制御端子に所定の基準電圧を有する第2の制御信号が入力される。したがって、保持モード時には、可変キャパシタの入力端子と制御端子の間には、例えば、サンプリングにより得られた電荷量に対応する電圧と、制御端子の電圧との電位差が生じる。また、かかる電位差の大きさによっては、可変キャパシタの入力端子と制御端子の間にリーク電流が生じかねない。そこで、保持モード時に所定の基準電圧を有する第2の制御信号を可変キャパシタの制御端子に入力することにより、可変キャパシタの入力端子と制御端子の間のリーク電流を所定の基準電圧に応じた量にすることができる。
前記スイッチング部は、前記サンプリングモード、前記保持モード、および前記出力モードに加え、前記可変キャパシタの前記入力端子にコモンモード電圧を印加するリセットモードと、を含む回路モードを切り替え、前記基準電圧は、前記コモンモード電圧、または前記コモンモード電圧に近似する電圧であってもよい。かかる構成においては、可変キャパシタの入力端子の電圧値は、例えばコモンモード電圧を概略中心として変動する。そこで、保持モード時に可変キャパシタの制御端子にコモンモード電圧を印加することにより、可変キャパシタの入力端子と制御端子の間のリーク電流を抑制することができる。
前記可変キャパシタはCMOSキャパシタであってもよい。また、前記可変キャパシタは、少なくとも2のN型MOSキャパシタ、または少なくとも2のP型MOSキャパシタを含み、一のN型MOSキャパシタまたは一のP型MOSキャパシタの第1の端子が前記入力端子として用いられ、第2の端子が前記制御端子として用いられ、他のN型MOSキャパシタまたは他のP型MOSキャパシタの第2の端子が前記入力端子として用いられ、第1の端子が前記制御端子として用いられてもよい。かかる構成においては、可変キャパシタは、出力モード時に、サンプリングモード時のサンプリングにより得られた電荷に対応する電圧のうちの、信号成分を増幅して出力することができる。
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる可変キャパシタがサンプリングし、前記サンプリングにより複数の可変キャパシタに保持された電荷の少なくとも一部を前記複数の可変キャパシタと導通可能な後段キャパシタに出力するフィルタ装置が提供される。当該フィルタ装置は、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部を備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第1の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第2の制御信号が入力される制御端子を備える。
かかる構成においては、可変キャパシタは、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間に絶縁層を介して設けられた可変キャパシタの制御端子に所定の基準電圧を有する第2の制御信号が入力される。したがって、保持モード時には、可変キャパシタの入力端子と制御端子の間には、例えば、サンプリングにより得られた電荷量に対応する電圧と、制御端子の電圧との電位差が生じる。また、かかる電位差の大きさによっては、可変キャパシタの入力端子と制御端子の間にリーク電流が生じかねない。そこで、保持モード時に所定の基準電圧を有する第2の制御信号を可変キャパシタの制御端子に入力することにより、可変キャパシタの入力端子と制御端子の間のリーク電流を所定の基準電圧に応じた量にすることができる。その結果、所定の基準電圧を適切な値にすれば、フィルタ装置における入力信号の信号成分の減衰、または劣化を抑制することができる。
また、上記課題を解決するために、本発明の別の観点によれば、静電容量が可変である可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持ステップと、前記可変キャパシタに保持されている電荷を出力させる出力ステップとを含み、前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第1の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、前記保持ステップ時に、所定の基準電圧を有する第2の制御信号を前記可変キャパシタの制御端子に入力する信号処理方法が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと、前記入力信号をサンプリングして得られた電荷を前記各可変キャパシタに保持させる保持ステップと、2以上の前記可変キャパシタに保持されている電荷を、後段に配されている後段キャパシタに出力させる出力ステップとを含み、前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第1の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、前記保持ステップ時に、所定の基準電圧を有する第2の制御信号を前記可変キャパシタの制御端子に入力するフィルタ方法が提供される。
以上説明したように本発明にかかる信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法によれば、キャパシタにおけるリーク電流を減少させることが可能である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
また、以下に示す項目の順序にしたがって当該「発明を実施するための最良の形態」を説明する。
〔1〕本実施形態にかかるフィルタ装置の概要
〔2〕本実施形態にかかるフィルタ装置の目的
〔3〕フィルタ装置を構成する増幅部
〔3−1〕増幅部の第1の構成例
〔3−2〕増幅部の第2の構成例
〔3−3〕増幅部の第3の構成例
〔4〕フィルタ装置において実行されるフィルタ方法
〔5〕まとめ
〔1〕本実施形態にかかるフィルタ装置の概要
〔2〕本実施形態にかかるフィルタ装置の目的
〔3〕フィルタ装置を構成する増幅部
〔3−1〕増幅部の第1の構成例
〔3−2〕増幅部の第2の構成例
〔3−3〕増幅部の第3の構成例
〔4〕フィルタ装置において実行されるフィルタ方法
〔5〕まとめ
〔1〕本実施形態にかかるフィルタ装置の概要
まず、図1〜図4を参照しつつ、本実施形態にかかるフィルタ装置100の概要を説明する。
まず、図1〜図4を参照しつつ、本実施形態にかかるフィルタ装置100の概要を説明する。
図1は、本実施形態にかかるフィルタ装置100の構成を示した説明図である。図2は、フィルタ装置100の動作により得られる出力信号の周波数特性を示した説明図である。図3は、制御信号生成部108により生成される制御信号を示した説明図である。
図1に示したように、フィルタ装置100は、周波数特性設定部104と、制御信号生成部108と、チャージドメインフィルタ回路110とを備える。周波数特性設定部104は、チャージドメインフィルタ回路110を介して得られる出力信号の周波数特性(図2参照。)を設定する。周波数特性設定部104は、ユーザが所望の周波数特性を得るために、ユーザにより操作されるユーザインターフェースを備えてもよい。
制御信号生成部108は、周波数特性設定部104により設定されたチャージドメインフィルタ回路110の周波数特性を実現するような制御信号(パルス信号)を生成し、チャージドメインフィルタ回路110に出力する。同一の信号組(φ1r〜φ4、制御信号ψ1r〜制御信号ψ4)に含まれる制御信号は、例えば図3に示したように、互いに所定の位相差を有し、周波数が同一であり、信号レベルがHである期間が各々重複しない。また、当該制御信号は、チャージドメインフィルタ回路110の回路モード(回路構成)を切替えるためのモード切替信号としての機能を有する。
チャージドメインフィルタ回路110は、制御信号生成部108が生成した図3に示す制御信号に基づいて動作し、入力信号をフィルタリングする。チャージドメインフィルタ回路110を構成する後述の第一のフィルタ回路段120を介して出力される信号は、例えば図2に示したような周波数特性を有する。
図2に示したように、後述の第一のフィルタ回路段120を介して出力される信号の周波数特性は、制御信号生成部108が生成する制御信号の周期に応じて特定される周波数fsと、その整数倍の周波数とがゼロ点あるいはヌル点となるものである。かかる周波数特性はSINC関数と形状が類似するため、このような周波数特性を与えられる回路をSINCフィルタ回路と称することもできる。また、かかる周波数特性は、制御信号生成部108が生成する制御信号を可変とするのみで変更することができるため、異なる周波数特性を得るために複数のフィルタ回路を設ける必要が無い点で有利である。
次に、チャージドメインフィルタ回路110の詳細な回路構成を図4を参照しつつ説明する。
図4は、本実施形態にかかるチャージドメインフィルタ回路110の回路構成を示した説明図である。チャージドメインフィルタ回路110は、トランスコンダクタ(gm)114と、IIRキャパシタ118と、第一のフィルタ回路段120と、第二のフィルタ回路段160と、内部または外部に出力キャパシタ170とを備える。また、チャージドメインフィルタ回路110は、図3に示した制御信号が入力されるものとする。また、以下では、第二のフィルタ回路段160で第一のフィルタ回路段120の標本化速度を1/2に落とす(デシメーション)場合を例に説明する。
トランスコンダクタ114は、入力された信号の電圧を、該電圧に比例する電流に変換して出力する信号電流出力部として機能する。IIRキャパシタ118は、トランスコンダクタ12と接続され、チャージドメインフィルタ回路110にIIR特性を付与するよう機能する。なお、チャージドメインフィルタ回路110にIIR特性を付与することは、本実施形態の本質でないため、チャージドメインフィルタ回路110に必ずしもIIRキャパシタ118を設けなくてもよい。
第一のフィルタ回路段120は、キャパシタC1、C2、C3およびC4と、スイッチング部としてのスイッチS1、S2、S3、S5、S6、S7、S9、S10、S11、S13、S14およびS15と、を含む。
キャパシタC1、C2、C3およびC4は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタC1、C2、C3およびC4は、容量が可変であるMOSを用いたバリキャップ(バラクタ)や、可変容量ダイオードなどであってもよい。上記MOSは、インバージョン・モードで動作するものであっても、アキュムレーション・モードで動作するものであってもよい。
また、各キャパシタCは、容量値が減少される制御信号が入力される制御端子を備える。本実施形態においては、かかる制御端子に第2の制御信号として、所定の基準電圧の一例であるコモンモード電圧が印加され得る。キャパシタCがMOSキャパシタである場合には、制御端子は、例えばソースおよびドレインに該当する。
スイッチS1は、キャパシタC1とトランスコンダクタ114とを導通、または非導通させるためスイッチである。スイッチS1の脇に記載したφ1は、チャージドメインフィルタ回路110に入力される制御信号φ1がHレベルである間、スイッチS1が閉じ、キャパシタC1とトランスコンダクタ114とを導通させることを示している。すなわち、φ1は、チャージドメインフィルタ回路110の少なくとも一部の回路モードを切替えるモード切替信号として機能する。制御信号φ2〜φ4、制御信号φ1r〜φ4r、制御信号ψ1〜ψ4および制御信号ψ1r〜ψ4rも同様にモード切替信号として機能する。
スイッチS2は、キャパシタC1と、キャパシタC2と、第二のフィルタ回路段160のキャパシタC5またはC7とを導通、または非導通させるためスイッチである。スイッチS2の脇に記載したφ4は、チャージドメインフィルタ回路110に入力される制御信号φ4がHレベルである間、スイッチS2が閉じることを示している。その結果、キャパシタC1と、キャパシタC2と、第二のフィルタ回路段160のキャパシタC5またはC7とが導通される。
スイッチS3は、キャパシタC1をVcomと導通、または非導通させるためスイッチである。スイッチS3の脇に記載したφ1rは、チャージドメインフィルタ回路110に入力される制御信号φ1rがHレベルである間、スイッチS3が閉じ、キャパシタC1とVcomとを導通させることを示している。
スイッチS1と同様に、スイッチS5は制御信号φ2に基づいてキャパシタC2とトランスコンダクタ114とを導通、または非導通させるためスイッチである。また、スイッチS9は制御信号φ3に基づいてキャパシタC3とトランスコンダクタ114とを導通、または非導通させるためスイッチである。また、スイッチS13は制御信号φ4に基づいてキャパシタC4とトランスコンダクタ114とを導通、または非導通させるためスイッチである。
スイッチS2と同様に、スイッチS6は制御信号φ4に基づいてキャパシタC1と、キャパシタC2と、第二のフィルタ回路段160のキャパシタC5またはC7とを導通、または非導通させるためスイッチである。また、スイッチS10は制御信号φ2に基づいてキャパシタC3と、キャパシタC4と、第二のフィルタ回路段160のキャパシタC6またはC8とを導通、または非導通させるためスイッチである。また、スイッチS10は制御信号φ4に基づいてキャパシタC3と、キャパシタC4と、第二のフィルタ回路段160のキャパシタC6またはC8とを導通、または非導通させるためスイッチである。
スイッチS3と同様に、スイッチS7は制御信号φ2rに基づいてキャパシタC2をVcomと導通、または非導通させるためスイッチである。また、スイッチS11は制御信号φ3rに基づいてキャパシタC3をVcomと導通、または非導通させるためスイッチである。また、スイッチS15は制御信号φ4rに基づいてキャパシタC4をVcomと導通、または非導通させるためスイッチである。
第二のフィルタ回路段160は、キャパシタC5、C6、C7およびC8と、スイッチS17、S18、S19、S21、S22、S23、S25、S26、S27、S29、S30およびS31と、を含む。
キャパシタC5、C6、C7およびC8は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタC5、C6、C7およびC8は、C1、C2、C3およびC4容量を可変とすることが可能な、MOSを用いたバリキャップ(バラクタ)や、可変容量ダイオードなどであってもよい。また、キャパシタC5およびC6は、チャージドメインフィルタ回路110に入力される制御信号ψ4がHレベルである期間に容量値が減少される。また、キャパシタC7およびC8は、チャージドメインフィルタ回路110に入力される制御信号ψ2がHレベルである期間に容量値が減少される。
スイッチS17は、第一のフィルタ回路段120のキャパシタC1およびC2と、キャパシタC5とを導通、または非導通させるためのスイッチである。スイッチS17の脇に記載したψ1は、チャージドメインフィルタ回路110に入力される制御信号ψ1がHレベルである間、スイッチS17が閉じ、キャパシタC1およびC2と、キャパシタC5とを導通させようとすることを示している。なお、スイッチS17が、第一のフィルタ回路段120のキャパシタC1およびC2と、キャパシタC5とを導通させている回路モードは、サンプリングモードに該当する。
スイッチS18は、キャパシタC5と、キャパシタC6および出力キャパシタ170とを導通、または非導通させるためのスイッチである。スイッチS18の脇に記載したψ4は、チャージドメインフィルタ回路110に入力される制御信号ψ4がHレベルである間、スイッチS18が閉じ、キャパシタC5およびC6と、出力キャパシタ170とを導通させようとすることを示している。なお、スイッチS18がキャパシタC5と、キャパシタC6および出力キャパシタ170とを導通させているときの回路モードは、出力モードに該当する。
スイッチS19は、キャパシタC5をVcomと導通、または非導通させるためスイッチである。スイッチS19の脇に記載したψ1rは、チャージドメインフィルタ回路110に入力される制御信号ψ1rがHレベルである間、スイッチS19が閉じ、キャパシタC5とVcomとを導通させることを示している。キャパシタC5とVcomが導通されると、キャパシタC5の電圧はVcomにリセットされる。なお、スイッチS19がキャパシタC5をVcomと導通させているときの回路モードは、リセットモードに該当する。
また、S17〜S19の全てが開いている間、キャパシタC5は、直前の回路モードにおける電圧値を保持しようとする。このように、スイッチS17〜S19の全てが開いているときの回路モードは、保持モードに該当する。
また、スイッチS17〜S19およびキャパシタC5は、詳細については後述するが、増幅部162(信号処理装置)としての機能を有する。他のキャパシタC、およびかかるキャパシタCに関する回路モードを切り替えるスイッチ群も同様に増幅部としての機能を有する。
スイッチS17と同様に、スイッチS21は制御信号ψ2に基づいて第一のフィルタ回路段120のキャパシタC3およびC4と、キャパシタC6とを導通、または非導通させるためのスイッチである。また、スイッチS25は制御信号ψ3に基づいて第一のフィルタ回路段120のキャパシタC1およびC2と、キャパシタC7とを導通、または非導通させるためのスイッチである。また、スイッチS29は制御信号ψ4に基づいて第一のフィルタ回路段120のキャパシタC3およびC4と、キャパシタC8とを導通、または非導通させるためのスイッチである。
スイッチS18と同様に、スイッチS22は制御信号ψ4に基づいてキャパシタC5と、キャパシタC6および出力キャパシタ170とを導通、または非導通させるためのスイッチである。また、スイッチS26は制御信号ψ2に基づいてキャパシタC7と、キャパシタC8および出力キャパシタ170とを導通、または非導通させるためのスイッチである。また、スイッチS30は制御信号ψ2に基づいてキャパシタC7と、キャパシタC8および出力キャパシタ170とを導通、または非導通させようとする。
スイッチS19と同様に、スイッチS23は制御信号ψ2rに基づいてキャパシタC6をVcomと導通、または非導通させるためのスイッチである。また、スイッチS27は制御信号ψ3rに基づいてキャパシタC7をVcomと導通、または非導通させるためのスイッチである。また、スイッチS31は制御信号ψ4rに基づいてキャパシタC8をVcomと導通、または非導通させるためのスイッチである。
出力キャパシタ170は、例えば、チャージドメインフィルタ回路110から出力を取り出すための容量を有する。また、出力キャパシタ170はA/D変換器であってもよい。なお、あるキャパシタCを第1のキャパシタと捉えた場合、該キャパシタCが含まれるフィルタ回路段の後段のフィルタ回路段に含まれるキャパシタCを第2のキャパシタと捉えることができる。
また、キャパシタC5の制御端子(図示せず。)は、スイッチS18がオンされ、出力キャパシタ170と導通する間、静電容量が減少される制御信号(第1の制御信号)が入力される。ここで、Q=CV(Qは電荷、Cは静電容量、Vは電圧)という数式から、静電容量を減少させれば、キャパシタC5の電荷量を減少させられることが分かる。したがって、キャパシタC5、C6および出力キャパシタ170においてチャージシェアリングが行なわれる際、キャパシタC5の制御端子に静電容量を減少させる制御信号を入力し、チャージシェアリング後にキャパシタC5に残留する電荷量を抑制できる。
例えば、スイッチS18およびS22がオンされる間、キャパシタC5の静電容量を4倍〜5倍に増加させる制御信号をキャパシタC5の制御端子に入力すれば、キャパシタC5に残留する電荷量を1/5〜1/4に抑制可能である。その結果、チャージドメインフィルタ回路110における電圧利得の向上、および信号成分の減衰を抑制することが可能である。なお、他のキャパシタC1〜C4、およびC6〜C8にも、キャパシタC5と同様の機能を実現させることができる。
〔2〕本実施形態にかかるフィルタ装置の目的
以上、図1から図4を参照して説明したように、チャージドメインフィルタ回路110においては、各キャパシタCが、入力信号をサンプリングし、後段のキャパシタCとのチャージシェアリングにより入力信号の信号成分を出力する。また、各キャパシタCは、入力信号をサンプリングしてから出力する間に電荷、あるいは電圧を保持する必要がある。
以上、図1から図4を参照して説明したように、チャージドメインフィルタ回路110においては、各キャパシタCが、入力信号をサンプリングし、後段のキャパシタCとのチャージシェアリングにより入力信号の信号成分を出力する。また、各キャパシタCは、入力信号をサンプリングしてから出力する間に電荷、あるいは電圧を保持する必要がある。
ここで、本実施形態にかかるフィルタ装置100の目的を説明するために、比較対象として、本実施形態に関連する増幅部162’の構成および課題を図5を参照しつつ説明する。
図5は、本実施形態に関連する増幅部162’の構成を示した説明図である。増幅部162’は、トランジスタP41およびN41を含むスイッチS17’と、トランジスタP42およびN42を含むC5’と、トランジスタP43およびN43を含むスイッチS18’と、トランジスタP44およびN44を含むスイッチS19’と、含む。ここで、トランジスタの符号に含まれるアルファベットはトランジスタの極性を示す。具体的には、PはPMOS型トランジスタを示し、NはNMOS型トランジスタを示す。また、スイッチS17’は図4におけるスイッチS17に対応し、スイッチS18’は図4におけるスイッチS18に対応し、スイッチS19’は図4におけるスイッチS19に対応し、C5’は図4におけるC5に対応する。
トランジスタP41のゲートには制御信号ψ1の反転信号が入力され、トランジスタN41のゲートには制御信号ψ1が入力される。したがって、スイッチS17’は、制御信号ψ1がHレベルである間にオンされる。
また、トランジスタP43のゲートには制御信号ψ4の反転信号が入力され、トランジスタN43のゲートには制御信号ψ4が入力される。したがって、スイッチS18’は、制御信号ψ4がHレベルである間にオンされる。同様に、トランジスタP44のゲートには制御信号ψ1rの反転信号が入力され、トランジスタN44のゲートには制御信号ψ1rが入力される。したがって、スイッチS19’は、制御信号ψ1rがHレベルである間にオンされる。
トランジスタP42のソースおよびドレインには制御信号ψ4の反転信号が入力され、トランジスタN42のソースおよびドレインには制御信号ψ4が入力される。したがって、キャパシタC5’は、制御信号ψ4がHレベルである間、後段のキャパシタCとチャージシェアリングするとともに、ゲート酸化膜下の反転層の消失により静電容量が減少される。
ここで、ディジタル回路においては一般に、制御信号のHレベルおよびLレベルの論理値に対して、電源電圧(VDD)およびグラウンド電圧(GND)が割当てられることが多い。これは、典型的なCMOS回路で実現されたロジック回路が、VDDまたはGNDに基づいてトランジスタによるスイッチをオン/オフさせ、VDDまたはGNDを出力させると、ノイズに対する耐性が強い、効率が良いなどのメリットを有するためである。
しかし、このようなVDDまたはGNDの2値をとる制御信号をキャパシタC5’に印加すると、トランジスタP42およびN42のゲート酸化膜を通過するトンネル電流(リーク電流)が生じる場合があった。以下、図6および図7を参照して詳細に説明する。
図6は、NMOS型トランジスタの反転モードにおいて生じるリーク電流の様子を示した説明図である。反転モードは、NMOS型トランジスタのゲートに、ソースおよびドレイン電圧(Vs、Vd)より高い電圧(Vg)が印加されている状態である。かかる反転モードにおいては、ゲート酸化膜(Tox)の直下にはN型のチャネルが形成されている。
このとき、チャネルを形成する高濃度の電子が、ゲート酸化膜を通過してゲート側に達する場合がある。かかる電子のゲート酸化膜(絶縁層)の通過は、ゲートからN型チャネルに向かって電流が流れる現象と等価である。したがって、保持モードにおいてキャパシタC5’を構成するトランジスタN42のソースおよびドレイン(制御端子)にGNDを入力すると、ゲート(入力端子)に蓄えられている電荷がソースおよびドレイン側に流出してしまう。
図7は、NMOS型トランジスタの蓄積モードにおいて生じるリーク電流の様子を示した説明図である。蓄積モードは、NMOS型トランジスタのゲートに、ソースおよびドレイン電圧(Vs、Vd)より低い電圧(Vg)が印加されている状態である。
このとき、例えばポリシリコンで形成されているゲートに蓄えられている電子が、ゲート酸化膜を通過し、ソースおよびドレイン領域としてのn+領域に達する場合がある。かかる電子のゲート酸化膜の通過は、n+領域からゲートに向かって電流が流れる現象と等価である。したがって、仮に保持モードにおいてキャパシタC5’を構成するトランジスタN42のソースおよびドレイン(制御端子)にVDDを入力してもリーク電流が生じてしまう。
かかるリーク電流は、チャージドメインフィルタにおいては信号成分の減衰につながりフィルタ性能が劣化するため、重要な問題である。さらに、リーク電流は、図8に示すようにCMOSプロセスの微細化に伴い増大する。なお、図8中、Toxはゲート酸化膜の厚みを表し、プロセスの微細化に伴い、一般にToxは減少する。
図8は、ゲートリーク電流と、ゲート酸化層の厚みの関係を示した説明図である。なお、縦軸は対数プロットである。図8に示したように、ゲートにおけるリーク電流は、ゲート電圧Vg(ゲートとソース・ドレインの電位差)に大きく依存する。具体的には、リーク電流は、ゲート電圧Vgの増加に対して略指数関数的に増加する。
また、図8を参照すると、同じゲート電圧Vgであれば、ゲート酸化膜の厚みが減少するほどゲートにおけるリーク電流が大きくなることが分かる。したがって、CMOSプロセスの微細化に伴いゲート酸化膜の厚みが減少し、リーク電流が増大することが想定されるため、かかるリーク電流の重要度は一層増大する。
そこで、上記事情を一着眼点にして本実施形態にかかるフィルタ装置100を創作するに至った。本実施形態にかかるフィルタ装置100は、キャパシタCを構成するトランジスタにおけるリーク電流を減少させることができる。以下、当該フィルタ装置100について、当該フィルタ装置100の増幅部162に着眼して詳細に説明する。
〔3〕フィルタ装置を構成する増幅部
〔3−1〕増幅部の第1の構成例
図9は、本実施形態にかかるチャージドメインフィルタ回路110に含まれる増幅部162の詳細な構成を示した説明図である。増幅部162は、トランジスタP1およびN1を含むスイッチS17と、トランジスタP2およびN2を含むC5と、トランジスタP3およびN3を含むスイッチS18と、トランジスタP4およびN4を含むスイッチS19と、含む。ここで、トランジスタの符号に含まれるアルファベットはトランジスタの極性を示す。具体的には、PはPMOS型トランジスタを示し、NはNMOS型トランジスタを示す。
〔3−1〕増幅部の第1の構成例
図9は、本実施形態にかかるチャージドメインフィルタ回路110に含まれる増幅部162の詳細な構成を示した説明図である。増幅部162は、トランジスタP1およびN1を含むスイッチS17と、トランジスタP2およびN2を含むC5と、トランジスタP3およびN3を含むスイッチS18と、トランジスタP4およびN4を含むスイッチS19と、含む。ここで、トランジスタの符号に含まれるアルファベットはトランジスタの極性を示す。具体的には、PはPMOS型トランジスタを示し、NはNMOS型トランジスタを示す。
トランジスタP1のゲートには制御信号ψ1の反転信号が入力され、トランジスタN1のゲートには制御信号ψ1が入力される。したがって、スイッチS17は、制御信号ψ1がHレベルである間にオンされる。スイッチS17がオンされると、キャパシタC5に入力信号が入力され、入力信号がキャパシタC5によりサンプリングされる(回路モード=サンプリングモード)。具体的には、入力信号が、トランジスタN2の入力端子としてのゲート、およびトランジスタP2の入力端子としてのゲートに入力される。
また、トランジスタP3のゲートには制御信号ψ4の反転信号が入力され、トランジスタN3のゲートには制御信号ψ4が入力される。したがって、スイッチS18は、制御信号ψ4がHレベルである間にオンされる。スイッチS18がオンされると、キャパシタC5と後段のキャパシタが導通し、キャパシタC5に蓄えられた電荷が後段のキャパシタに出力される(回路モード=出力モード)。
同様に、トランジスタP4のゲートには制御信号ψ1rの反転信号が入力され、トランジスタN4のゲートには制御信号ψ1rが入力される。したがって、スイッチS19は、制御信号ψ1rがHレベルである間にオンされる。スイッチS19がオンされると、キャパシタC5と、基準電圧としてのコモンモード電圧Vcomが導通し、キャパシタC5に蓄えられた電荷または電圧がリセットされる(回路モード=リセットモード)。ここで、コモンモード電圧Vcomは、フィルタ装置100のダイナミックレンジが最大になるよう、電源電圧VDDの1/2の電圧値であってもよい。
トランジスタN2の制御端子(ソースおよびドレイン)は、スイッチS71〜S73の動作に応じ電源電圧VDD(第1の制御信号)、グラウンド電圧GND、またはコモンモード電圧(第2の制御信号)を有する3値電圧V1が入力される。スイッチS71は、回路モードを出力モードに切り替える制御信号ψ4がHレベルである期間にオンされ、電源電圧VDDが3値電圧V1としてトランジスタN2の制御端子に入力されるようにする。
また、スイッチS72は、回路モードをサンプリングモードに切り替える制御信号ψ1およびリセットモードに切り替える制御信号ψ1rがHレベルである期間にオンされる。その結果、制御信号ψ1および制御信号ψ1rがHレベルである期間にグラウンド電圧GNDが3値電圧V1としてトランジスタN2の制御端子に入力される。
また、スイッチS73は、例えばサンプリングモードが終了してから出力モードに回路モードが切り替えられるまでの回路モードが保持モードである期間にオンされ、コモンモード電圧Vcomが3値電圧V1としてトランジスタN2の制御端子に入力されるようにする。具体的には、スイッチS73は、制御信号ψ1、ψ1r、およびψ4がLレベルである期間にオンされてもよい。なお、上記動作は、トランジスタN2の制御端子はφ1rのタイミングではGNDとしたが、VDDであってもよく、この限りでない。
上記3値電圧V1と各制御信号ψの関係を、図10を参照しつつ視覚的に理解できるよう説明する。
図10は、3値電圧V1と各制御信号ψの関係を示した説明図である。図10に示したように、3値電圧V1は、制御信号ψ1がHレベルであるサンプリングモードの期間(Charge)、ψ1rがHレベルであるリセットモードである期間(Reset)にグラウンド電圧GNDとなる。また、3値電圧V1は、制御信号ψ4がHレベルである出力モードの期間(Dump)に電源電圧VDDとなる。
一方、3値電圧V1は、制御信号ψ1、ψ1r、およびψ4がLレベルである保持モードである期間を含む期間(Hold)にコモンモード電圧Vcomとなる。ここで、トランジスタN2のゲートの電圧は、コモンモード電圧Vcomを中心に変動すると考えられる。したがって、保持モードにおいて、トランジスタN2のゲート、およびソース・ゲート間の電位差が軽減される。その結果、回路モードが保持モードである期間にトランジスタN2のゲートにおいて発生するリーク電流を抑制することができる。
なお、PMOS型トランジスタにおいても、NMOS型トランジスタと同様にゲートにおけるリーク電流が発生するが、リーク電流量はNMOS型トランジスタと比較して一桁低い値であると考えられている。したがって、NMOS型トランジスタにおけるリーク電流が重要な問題となるが、PMOS型トランジスタにおけるリーク電流も抑制するために、例えばトランジスタP2にも、3値電圧V1の反転信号である3値電圧V2を入力してもよい。
具体的には、トランジスタP2の制御端子(ソースおよびドレイン)は、スイッチS61〜S63の動作に応じ電源電圧VDD、グラウンド電圧GND(第1の制御信号)、またはコモンモード電圧(第2の制御信号)を有する3値電圧V2が入力される。スイッチS61は、回路モードをサンプリングモードに切り替える制御信号ψ1およびリセットモードに切り替える制御信号ψ1rがHレベルである期間にオンされ、電源電圧VDDが3値電圧V2としてトランジスタP2の制御端子に入力されるようにする。
また、スイッチS62は、回路モードを出力モードに切り替える制御信号ψ4がHレベルである期間にオンされ、グラウンド電圧GNDが3値電圧V2としてトランジスタP2の制御端子に入力されるようにする。
また、スイッチS63は、例えばサンプリングモードが終了してから出力モードに回路モードが切り替えられるまでの回路モードが保持モードである期間にオンされる。その結果、回路モードが保持モードである期間、コモンモード電圧Vcomが3値電圧V2としてトランジスタP2の制御端子に入力される。具体的には、スイッチS63は、制御信号ψ1、ψ1r、およびψ4がLレベルである期間にオンされてもよい。なお、上記動作は、トランジスタP2の制御端子は、φ1rのタイミングではVDDとしたが、GNDであってもよく、この限りでない。
かかる3値電圧V2は、図10に示したように、3値電圧V1の反転信号となる。すなわち、3値電圧V2は、制御信号ψ1がHレベルであるサンプリングモードの期間(Charge)、ψ1rがHレベルであるリセットモードである期間(Reset)に電源電圧VDDとなる。また、3値電圧V1は、制御信号ψ4がHレベルである出力モードの期間(Dump)にグラウンド電圧GNDとなる。
一方、3値電圧V1は、制御信号ψ1、ψ1r、およびψ4がLレベルである保持モードである期間を含む期間(Hold)にコモンモード電圧Vcomとなる。ここで、トランジスタP2のゲートの電圧は、コモンモード電圧Vcomを中心に変動すると考えられる。したがって、保持モードにおいて、トランジスタP2のゲート、およびソース・ゲート間の電位差が軽減される。その結果、トランジスタN2と同様に、回路モードが保持モードである期間にトランジスタP2のゲートにおいて発生するリーク電流を抑制することができる。
なお、図9に示したように、トランジスタN2およびトランジスタP2のゲートを接続したCMOSキャパシタによりキャパシタC5を構成することにより、出力モード時に、入力信号のうちで、直流成分を除いた信号成分を選択的に増幅することができる。以下述べる第2の構成および第3の構成も同様である。
また、増幅部162に含まれる、キャパシタC5以外のスイッチS17〜S19においてもリーク電流が生じるようにも思われる。ここで、リーク電流は、各トランジスタのゲートの面積に比例する。そこで、S17〜S19を構成する各トランジスタのゲートの面積をキャパシタC5を構成するトランジスタより小さくすることにより、全体のリーク電流量に占めるスイッチS17〜S19におけるリーク電流量の割合を低減することが可能である。
なお、本実施形態の場合、スイッチS17〜S19はOFFのとき、スイッチS17〜S19を構成するトランジスタのソースおよびドレインには、ゲートに比べて負の電圧が印加されている。したがって、スイッチS17〜S19のソースからドレインへ抜けるOFF電流(サブシュレショールド電流)によるC5に蓄えられた電荷のリークは極めて小さいと考えられ、上記ゲートを介するリーク電流よりも影響が少ないものと想定できる。
〔3−2〕増幅部の第2の構成例
続いて、図11を参照しつつ、本実施形態にかかるチャージドメインフィルタ回路110に含まれる増幅部162の第2の構成例を説明する。
続いて、図11を参照しつつ、本実施形態にかかるチャージドメインフィルタ回路110に含まれる増幅部162の第2の構成例を説明する。
図11は、第2の構成例にかかる増幅部162に含まれるキャパシタC5の構成を示した説明図である。S17〜S19は、第1の構成例にかかる増幅部162と実質的に同一に構成できるため、説明を省略する。
図11に示したように、第2の構成例にかかる増幅部162に含まれるキャパシタC5は、トランジスタP5、トランジスタN5、トランジスタP6、およびトランジスタN6を備える。トランジスタP5のゲート、トランジスタN5のゲート、トランジスタP6のソース・ドレイン、およびトランジスタN6のソース・ドレインが互いに接続されている。
また、トランジスタN5のソース・ドレイン、およびトランジスタP6のゲートには、第1の構成例で説明した3値電圧V1が入力される。一方、トランジスタP5のソース・ドレイン、およびトランジスタN6のゲートには、第1の構成例で説明した3値電圧V2が入力される。
上記各トランジスタは、第1の構成例と同様に、保持モード時にゲート、およびソース・ドレイン間に生じる電位差を抑制されるため、ゲートにおけるリーク電流を抑制することができる。
〔3−3〕増幅部の第3の構成例
続いて、図12を参照しつつ、本実施形態にかかるチャージドメインフィルタ回路110に含まれる増幅部162の第3の構成例を説明する。
続いて、図12を参照しつつ、本実施形態にかかるチャージドメインフィルタ回路110に含まれる増幅部162の第3の構成例を説明する。
図12は、第3の構成例にかかる増幅部162に含まれるキャパシタC5の構成を示した説明図である。S17〜S19は、第1の構成例にかかる増幅部162と実質的に同一に構成できるため、説明を省略する。
図12に示したように、第3の構成例にかかる増幅部162に含まれるキャパシタC5は、トランジスタN7、およびトランジスタN8を備える。トランジスタP7の入力端子としてのゲート、およびトランジスタN8の入力端子としてのソース・ドレインが互いに接続されている。
また、トランジスタN7の制御端子としてのソース・ドレインには、第1の構成例で説明した3値電圧V1が入力される。一方、トランジスタN8の制御端子としてのゲートには、第1の構成例で説明した3値電圧V2が入力される。
上記各トランジスタは、第1の構成例と同様に、保持モード時にゲート、およびソース・ドレイン間に生じる電位差を抑制されるため、ゲートにおけるリーク電流を抑制することができる。
なお、図12には、2のNMOS型トランジスタ(N型MOSキャパシタ)を用いて可変キャパシタであるキャパシタC5を構成する場合を説明したが、2のPMOS型トランジスタ(P型MOSキャパシタ)を用いてキャパシタC5を構成してもよい。具体的には、一のPMOS型トランジスタのゲートに3値電圧V1を入力し、ソース・ドレインに他のPMOS型トランジスタのゲートを接続し、他のPMOS型トランジスタのソース・ドレインに3値電圧V2を入力してもよい。
なお、NMOS型トランジスタ、およびPMOS型トランジスタのゲート、またはソース・ドレインを、第1の端子、または第2の端子と称することも可能である。
〔4〕フィルタ装置において実行されるフィルタ方法
以上、本実施形態にかかるフィルタ装置100の構成を説明した。続いて、当該フィルタ装置100において実行されるフィルタ方法の流れを、図13を参照しつつ説明する。
以上、本実施形態にかかるフィルタ装置100の構成を説明した。続いて、当該フィルタ装置100において実行されるフィルタ方法の流れを、図13を参照しつつ説明する。
図13は、本実施形態にかかるフィルタ装置100において実行されるフィルタ方法の流れを示したフローチャートである。まず、フィルタ装置100に含まれるあるキャパシタCは、回路モードがサンプリングモードに切り替えられ、入力信号をサンプリングする(S210)。このとき、キャパシタCが図9に示したキャパシタC5のようなCMOSキャパシタで構成される場合、NMOS型トランジスタのソース・ドレインにはグラウンド電圧GNDが3値電圧V1として入力される。
続いて、キャパシタCは、回路モードが保持モードに切り替えられ、サンプリングにより得られた電荷を保持する(S220)。このとき、キャパシタCが図9に示したキャパシタC5のようなCMOSキャパシタで構成される場合、NMOS型トランジスタのソース・ドレインにはコモンモード電圧Vcomが3値電圧V1として入力され、ゲートにおけるリーク電流が抑制される。
その後、キャパシタCは、回路モードが出力モードに切り替えられ、保持していた電荷を後段のキャパシタCに出力する(S230)。このとき、キャパシタCが図9に示したキャパシタC5のようなCMOSキャパシタで構成される場合、NMOS型トランジスタのソース・ドレインには電源電圧VDDが3値電圧V1として入力され、静電容量が減少される。
続いて、キャパシタCは、回路モードがリセットモードに切り替えられ、キャパシタCに残留していた電荷、または電圧がコモンモード電圧にリセットされる(S240)。このとき、キャパシタCが図9に示したキャパシタC5のようなCMOSキャパシタで構成される場合、NMOS型トランジスタのソース・ドレインには電源電圧VDDが3値電圧V1として入力されてもよい。そして、S240の処理に戻り、S210〜S240の処理が繰り返される。
〔5〕まとめ
以上説明したように、本実施形態にかかるフィルタ装置100においては、キャパシタCが、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間にゲート酸化膜を介して設けられたキャパシタCの制御端子にコモンモード電圧Vcomが入力される。
以上説明したように、本実施形態にかかるフィルタ装置100においては、キャパシタCが、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間にゲート酸化膜を介して設けられたキャパシタCの制御端子にコモンモード電圧Vcomが入力される。
したがって、保持モード時には、キャパシタCの入力端子と制御端子の間には、例えば、サンプリングにより得られた電荷量に対応する電圧と、制御端子のコモンモード電圧Vcomとの電位差が生じる。ここで、キャパシタCの入力端子における電圧値はコモンモード電圧Vcom付近で変動されると考えられるため、キャパシタCの入力端子と制御端子の間に生じる電位差は抑制される。その結果、キャパシタCのゲートにおけるリーク電流量を低減し、フィルタ装置100における入力信号の信号成分の減衰、または劣化を抑制することができる。
なお、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば、上記実施形態では、保持モード時に第2の制御信号としてコモンモード電圧Vcomを入力する場合を説明したが、本発明はかかる例に限定されない。例えば、保持モード時に第2の制御信号としてコモンモード電圧Vcomに近似する電圧を入力してもよい。また、保持モード時に想定される、キャパシタCの入力端子における電圧の平均電圧を、第2の制御信号としてキャパシタCの制御端子に入力してもよい。
また、キャパシタCの入力端子の電圧を検知する電圧検知部を設け、該電圧検知部により検知された電圧に応じて動的に電圧値が設定された第2の制御信号をキャパシタCの制御端子に入力してもよい。
また、図10においては、回路モードが出力モードからリセットモードに切り替わる間も、キャパシタCの制御端子にコモンモード電圧Vcomを入力する場合を示したが、他の電圧値を入力してもよい。また、リセットモード時にもキャパシタCの制御端子にコモンモード電圧Vcomを入力してもよい。
また、本明細書のフィルタ装置100の処理における各ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理(例えば、並列処理あるいはオブジェクトによる処理)も含むとしてもよい。
100 フィルタ装置
104 周波数特性設定部
108 制御信号生成部
110 チャージドメインフィルタ回路
104 周波数特性設定部
108 制御信号生成部
110 チャージドメインフィルタ回路
Claims (7)
- 静電容量が可変である可変キャパシタと;
前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部と;
を備え、
前記可変キャパシタは、
前記サンプリングモード時に前記入力信号が入力される入力端子と、
前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第1の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第2の制御信号が入力される制御端子と、
を備えることを特徴とする、信号処理装置。 - 前記スイッチング部は、前記サンプリングモード、前記保持モード、および前記出力モードに加え、前記可変キャパシタの前記入力端子にコモンモード電圧を印加するリセットモードと、を含む回路モードを切り替え、
前記基準電圧は、前記コモンモード電圧、または前記コモンモード電圧に近似する電圧であることを特徴とする、請求項1に記載の信号処理装置。 - 前記可変キャパシタはCMOSキャパシタであることを特徴とする、請求項1に記載の信号処理装置。
- 前記可変キャパシタは、少なくとも2のN型MOSキャパシタ、または少なくとも2のP型MOSキャパシタを含み、
一のN型MOSキャパシタまたは一のP型MOSキャパシタの第1の端子が前記入力端子として用いられ、第2の端子が前記制御端子として用いられ、
他のN型MOSキャパシタまたは他のP型MOSキャパシタの第2の端子が前記入力端子として用いられ、第1の端子が前記制御端子として用いられることを特徴とする、請求項1に記載の信号処理装置。 - 入力信号を順次異なる可変キャパシタがサンプリングし、前記サンプリングにより複数の可変キャパシタに保持された電荷の少なくとも一部を前記複数の可変キャパシタと導通可能な後段キャパシタに出力するフィルタ装置であって:
前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部を備え、
前記可変キャパシタは、
前記サンプリングモード時に前記入力信号が入力される入力端子と、
前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第1の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第2の制御信号が入力される制御端子を備えることを特徴とする、フィルタ装置。 - 静電容量が可変である可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと;
前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持ステップと;
前記可変キャパシタに保持されている電荷を出力させる出力ステップと;
を含み、
前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第1の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、
前記保持ステップ時に、所定の基準電圧を有する第2の制御信号を前記可変キャパシタの制御端子に入力することを特徴とする、信号処理方法。 - 入力信号を順次異なる可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと;
前記入力信号をサンプリングして得られた電荷を前記各可変キャパシタに保持させる保持ステップと;
2以上の前記可変キャパシタに保持されている電荷を、後段に配されている後段キャパシタに出力させる出力ステップと;
を含み、
前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第1の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、
前記保持ステップ時に、所定の基準電圧を有する第2の制御信号を前記可変キャパシタの制御端子に入力することを特徴とする、フィルタ方法。
Priority Applications (3)
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