JP2009027389A - 信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法 - Google Patents

Abstract

【課題】信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法を提供すること。
【解決手段】静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部とを備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子と、を備える信号処理装置。
【選択図】図１０

Description

本発明は、信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法に関する。

近年、ＣＭＯＳプロセスの微細化に伴い、トランジスタの動作速度は高速化し、トランジスタを動作させるために供給可能な電源電圧が低下している。かかる電源電圧の低下は回路設計に制約を課す場合があるが、チャージドメインフィルタ回路は電源電圧の低下に起因する回路設計上の制約を受けにくいため、今後チャージドメインフィルタ回路の重要性は一層増すことが予想される。

例えば、従来の連続時間系のＣＭＯＳ回路を用いたアナログ回路を利用し、無線通信装置に設けるフィルタ回路や利得可変増幅器などを構成すると、一般に、ダイナミックレンジ特性が良好でなかったり、特性にばらつきが生じるなどの場合があった。これに対し、非特許文献１に記載のチャージドメインフィルタ回路は、無線通信装置に設けるフィルタ回路や利得可変増幅器などに容易に適用することができ、かつ良好な特性を有するフィルタ回路や利得可変増幅器などを実現することができる。

具体的には、非特許文献１に記載されているチャージドメインフィルタ回路は、複数のキャパシタと、各キャパシタと入力端子を制御信号に基づいて導通させて異なるキャパシタに順次入力信号をサンプリングさせる複数のスイッチを備える。なお、キャパシタとしては、例えばＣＭＯＳキャパシタを用いることができる。

2006IEEE International Solid-State Circuits Conference 26.6 「An 800MHz to 5GHzSoftware-Defined Radio Receiver in 90nm CMOS」

しかし、ＣＭＯＳプロセスの微細化に伴いトランジスタのゲート酸化膜が極めて薄くなると、ゲート酸化膜におけるトンネル電流が増加する場合がある。したがって、これらのプロセスを用いた従来のチャージドメインフィルタ回路では、動作中にトランジスタのゲートから電流がリークし、信号成分が減衰することによりフィルタ性能が劣化する。

また、上記複数のキャパシタを含むフィルタ回路段を複数備えるチャージドメインフィルタ回路において、前段のフィルタ回路段に含まれる複数のキャパシタによりサンプルされた入力信号が、後段のフィルタ回路段にデシメーションされて伝達される場合、入力信号がフィルタ回路段の後段に進むに従い、キャパシタのサンプリングタイミングと出力タイミングの時間差が大きくなる。その結果、キャパシタによりサンプリングされた入力信号のリークの総和が増大し、入力信号が著しく劣化してしまう場合が想定される。

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、キャパシタにおけるリーク電流を減少させることが可能な、新規かつ改良された信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法を提供することにある。

静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部と、を備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子と、を備える信号処理装置が提供される。

かかる構成においては、可変キャパシタは、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間に絶縁層を介して設けられた可変キャパシタの制御端子に所定の基準電圧を有する第２の制御信号が入力される。したがって、保持モード時には、可変キャパシタの入力端子と制御端子の間には、例えば、サンプリングにより得られた電荷量に対応する電圧と、制御端子の電圧との電位差が生じる。また、かかる電位差の大きさによっては、可変キャパシタの入力端子と制御端子の間にリーク電流が生じかねない。そこで、保持モード時に所定の基準電圧を有する第２の制御信号を可変キャパシタの制御端子に入力することにより、可変キャパシタの入力端子と制御端子の間のリーク電流を所定の基準電圧に応じた量にすることができる。

前記スイッチング部は、前記サンプリングモード、前記保持モード、および前記出力モードに加え、前記可変キャパシタの前記入力端子にコモンモード電圧を印加するリセットモードと、を含む回路モードを切り替え、前記基準電圧は、前記コモンモード電圧、または前記コモンモード電圧に近似する電圧であってもよい。かかる構成においては、可変キャパシタの入力端子の電圧値は、例えばコモンモード電圧を概略中心として変動する。そこで、保持モード時に可変キャパシタの制御端子にコモンモード電圧を印加することにより、可変キャパシタの入力端子と制御端子の間のリーク電流を抑制することができる。

前記可変キャパシタはＣＭＯＳキャパシタであってもよい。また、前記可変キャパシタは、少なくとも２のＮ型ＭＯＳキャパシタ、または少なくとも２のＰ型ＭＯＳキャパシタを含み、一のＮ型ＭＯＳキャパシタまたは一のＰ型ＭＯＳキャパシタの第１の端子が前記入力端子として用いられ、第２の端子が前記制御端子として用いられ、他のＮ型ＭＯＳキャパシタまたは他のＰ型ＭＯＳキャパシタの第２の端子が前記入力端子として用いられ、第１の端子が前記制御端子として用いられてもよい。かかる構成においては、可変キャパシタは、出力モード時に、サンプリングモード時のサンプリングにより得られた電荷に対応する電圧のうちの、信号成分を増幅して出力することができる。

また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる可変キャパシタがサンプリングし、前記サンプリングにより複数の可変キャパシタに保持された電荷の少なくとも一部を前記複数の可変キャパシタと導通可能な後段キャパシタに出力するフィルタ装置が提供される。当該フィルタ装置は、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部を備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子を備える。

かかる構成においては、可変キャパシタは、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間に絶縁層を介して設けられた可変キャパシタの制御端子に所定の基準電圧を有する第２の制御信号が入力される。したがって、保持モード時には、可変キャパシタの入力端子と制御端子の間には、例えば、サンプリングにより得られた電荷量に対応する電圧と、制御端子の電圧との電位差が生じる。また、かかる電位差の大きさによっては、可変キャパシタの入力端子と制御端子の間にリーク電流が生じかねない。そこで、保持モード時に所定の基準電圧を有する第２の制御信号を可変キャパシタの制御端子に入力することにより、可変キャパシタの入力端子と制御端子の間のリーク電流を所定の基準電圧に応じた量にすることができる。その結果、所定の基準電圧を適切な値にすれば、フィルタ装置における入力信号の信号成分の減衰、または劣化を抑制することができる。

また、上記課題を解決するために、本発明の別の観点によれば、静電容量が可変である可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持ステップと、前記可変キャパシタに保持されている電荷を出力させる出力ステップとを含み、前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第１の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、前記保持ステップ時に、所定の基準電圧を有する第２の制御信号を前記可変キャパシタの制御端子に入力する信号処理方法が提供される。

また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと、前記入力信号をサンプリングして得られた電荷を前記各可変キャパシタに保持させる保持ステップと、２以上の前記可変キャパシタに保持されている電荷を、後段に配されている後段キャパシタに出力させる出力ステップとを含み、前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第１の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、前記保持ステップ時に、所定の基準電圧を有する第２の制御信号を前記可変キャパシタの制御端子に入力するフィルタ方法が提供される。

以上説明したように本発明にかかる信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法によれば、キャパシタにおけるリーク電流を減少させることが可能である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

また、以下に示す項目の順序にしたがって当該「発明を実施するための最良の形態」を説明する。
〔１〕本実施形態にかかるフィルタ装置の概要
〔２〕本実施形態にかかるフィルタ装置の目的
〔３〕フィルタ装置を構成する増幅部
〔３−１〕増幅部の第１の構成例
〔３−２〕増幅部の第２の構成例
〔３−３〕増幅部の第３の構成例
〔４〕フィルタ装置において実行されるフィルタ方法
〔５〕まとめ

〔１〕本実施形態にかかるフィルタ装置の概要
まず、図１〜図４を参照しつつ、本実施形態にかかるフィルタ装置１００の概要を説明する。

図１は、本実施形態にかかるフィルタ装置１００の構成を示した説明図である。図２は、フィルタ装置１００の動作により得られる出力信号の周波数特性を示した説明図である。図３は、制御信号生成部１０８により生成される制御信号を示した説明図である。

図１に示したように、フィルタ装置１００は、周波数特性設定部１０４と、制御信号生成部１０８と、チャージドメインフィルタ回路１１０とを備える。周波数特性設定部１０４は、チャージドメインフィルタ回路１１０を介して得られる出力信号の周波数特性（図２参照。）を設定する。周波数特性設定部１０４は、ユーザが所望の周波数特性を得るために、ユーザにより操作されるユーザインターフェースを備えてもよい。

制御信号生成部１０８は、周波数特性設定部１０４により設定されたチャージドメインフィルタ回路１１０の周波数特性を実現するような制御信号（パルス信号）を生成し、チャージドメインフィルタ回路１１０に出力する。同一の信号組（φ１ｒ〜φ４、制御信号ψ１ｒ〜制御信号ψ４）に含まれる制御信号は、例えば図３に示したように、互いに所定の位相差を有し、周波数が同一であり、信号レベルがＨである期間が各々重複しない。また、当該制御信号は、チャージドメインフィルタ回路１１０の回路モード（回路構成）を切替えるためのモード切替信号としての機能を有する。

チャージドメインフィルタ回路１１０は、制御信号生成部１０８が生成した図３に示す制御信号に基づいて動作し、入力信号をフィルタリングする。チャージドメインフィルタ回路１１０を構成する後述の第一のフィルタ回路段１２０を介して出力される信号は、例えば図２に示したような周波数特性を有する。

図２に示したように、後述の第一のフィルタ回路段１２０を介して出力される信号の周波数特性は、制御信号生成部１０８が生成する制御信号の周期に応じて特定される周波数ｆｓと、その整数倍の周波数とがゼロ点あるいはヌル点となるものである。かかる周波数特性はＳＩＮＣ関数と形状が類似するため、このような周波数特性を与えられる回路をＳＩＮＣフィルタ回路と称することもできる。また、かかる周波数特性は、制御信号生成部１０８が生成する制御信号を可変とするのみで変更することができるため、異なる周波数特性を得るために複数のフィルタ回路を設ける必要が無い点で有利である。

次に、チャージドメインフィルタ回路１１０の詳細な回路構成を図４を参照しつつ説明する。

図４は、本実施形態にかかるチャージドメインフィルタ回路１１０の回路構成を示した説明図である。チャージドメインフィルタ回路１１０は、トランスコンダクタ（ｇｍ）１１４と、ＩＩＲキャパシタ１１８と、第一のフィルタ回路段１２０と、第二のフィルタ回路段１６０と、内部または外部に出力キャパシタ１７０とを備える。また、チャージドメインフィルタ回路１１０は、図３に示した制御信号が入力されるものとする。また、以下では、第二のフィルタ回路段１６０で第一のフィルタ回路段１２０の標本化速度を１／２に落とす（デシメーション）場合を例に説明する。

トランスコンダクタ１１４は、入力された信号の電圧を、該電圧に比例する電流に変換して出力する信号電流出力部として機能する。ＩＩＲキャパシタ１１８は、トランスコンダクタ１２と接続され、チャージドメインフィルタ回路１１０にＩＩＲ特性を付与するよう機能する。なお、チャージドメインフィルタ回路１１０にＩＩＲ特性を付与することは、本実施形態の本質でないため、チャージドメインフィルタ回路１１０に必ずしもＩＩＲキャパシタ１１８を設けなくてもよい。

第一のフィルタ回路段１２０は、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４と、スイッチング部としてのスイッチＳ１、Ｓ２、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１３、Ｓ１４およびＳ１５と、を含む。

キャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、容量が可変であるＭＯＳを用いたバリキャップ（バラクタ）や、可変容量ダイオードなどであってもよい。上記ＭＯＳは、インバージョン・モードで動作するものであっても、アキュムレーション・モードで動作するものであってもよい。

また、各キャパシタＣは、容量値が減少される制御信号が入力される制御端子を備える。本実施形態においては、かかる制御端子に第２の制御信号として、所定の基準電圧の一例であるコモンモード電圧が印加され得る。キャパシタＣがＭＯＳキャパシタである場合には、制御端子は、例えばソースおよびドレインに該当する。

スイッチＳ１は、キャパシタＣ１とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。スイッチＳ１の脇に記載したφ１は、チャージドメインフィルタ回路１１０に入力される制御信号φ１がＨレベルである間、スイッチＳ１が閉じ、キャパシタＣ１とトランスコンダクタ１１４とを導通させることを示している。すなわち、φ１は、チャージドメインフィルタ回路１１０の少なくとも一部の回路モードを切替えるモード切替信号として機能する。制御信号φ２〜φ４、制御信号φ１ｒ〜φ４ｒ、制御信号ψ１〜ψ４および制御信号ψ１ｒ〜ψ４ｒも同様にモード切替信号として機能する。

スイッチＳ２は、キャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通、または非導通させるためスイッチである。スイッチＳ２の脇に記載したφ４は、チャージドメインフィルタ回路１１０に入力される制御信号φ４がＨレベルである間、スイッチＳ２が閉じることを示している。その結果、キャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とが導通される。

スイッチＳ３は、キャパシタＣ１をＶｃｏｍと導通、または非導通させるためスイッチである。スイッチＳ３の脇に記載したφ１ｒは、チャージドメインフィルタ回路１１０に入力される制御信号φ１ｒがＨレベルである間、スイッチＳ３が閉じ、キャパシタＣ１とＶｃｏｍとを導通させることを示している。

スイッチＳ１と同様に、スイッチＳ５は制御信号φ２に基づいてキャパシタＣ２とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。また、スイッチＳ９は制御信号φ３に基づいてキャパシタＣ３とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。また、スイッチＳ１３は制御信号φ４に基づいてキャパシタＣ４とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。

スイッチＳ２と同様に、スイッチＳ６は制御信号φ４に基づいてキャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通、または非導通させるためスイッチである。また、スイッチＳ１０は制御信号φ２に基づいてキャパシタＣ３と、キャパシタＣ４と、第二のフィルタ回路段１６０のキャパシタＣ６またはＣ８とを導通、または非導通させるためスイッチである。また、スイッチＳ１０は制御信号φ４に基づいてキャパシタＣ３と、キャパシタＣ４と、第二のフィルタ回路段１６０のキャパシタＣ６またはＣ８とを導通、または非導通させるためスイッチである。

スイッチＳ３と同様に、スイッチＳ７は制御信号φ２ｒに基づいてキャパシタＣ２をＶｃｏｍと導通、または非導通させるためスイッチである。また、スイッチＳ１１は制御信号φ３ｒに基づいてキャパシタＣ３をＶｃｏｍと導通、または非導通させるためスイッチである。また、スイッチＳ１５は制御信号φ４ｒに基づいてキャパシタＣ４をＶｃｏｍと導通、または非導通させるためスイッチである。

第二のフィルタ回路段１６０は、キャパシタＣ５、Ｃ６、Ｃ７およびＣ８と、スイッチＳ１７、Ｓ１８、Ｓ１９、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２９、Ｓ３０およびＳ３１と、を含む。

キャパシタＣ５、Ｃ６、Ｃ７およびＣ８は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタＣ５、Ｃ６、Ｃ７およびＣ８は、Ｃ１、Ｃ２、Ｃ３およびＣ４容量を可変とすることが可能な、ＭＯＳを用いたバリキャップ（バラクタ）や、可変容量ダイオードなどであってもよい。また、キャパシタＣ５およびＣ６は、チャージドメインフィルタ回路１１０に入力される制御信号ψ４がＨレベルである期間に容量値が減少される。また、キャパシタＣ７およびＣ８は、チャージドメインフィルタ回路１１０に入力される制御信号ψ２がＨレベルである期間に容量値が減少される。

スイッチＳ１７は、第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ５とを導通、または非導通させるためのスイッチである。スイッチＳ１７の脇に記載したψ１は、チャージドメインフィルタ回路１１０に入力される制御信号ψ１がＨレベルである間、スイッチＳ１７が閉じ、キャパシタＣ１およびＣ２と、キャパシタＣ５とを導通させようとすることを示している。なお、スイッチＳ１７が、第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ５とを導通させている回路モードは、サンプリングモードに該当する。

スイッチＳ１８は、キャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。スイッチＳ１８の脇に記載したψ４は、チャージドメインフィルタ回路１１０に入力される制御信号ψ４がＨレベルである間、スイッチＳ１８が閉じ、キャパシタＣ５およびＣ６と、出力キャパシタ１７０とを導通させようとすることを示している。なお、スイッチＳ１８がキャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通させているときの回路モードは、出力モードに該当する。

スイッチＳ１９は、キャパシタＣ５をＶｃｏｍと導通、または非導通させるためスイッチである。スイッチＳ１９の脇に記載したψ１ｒは、チャージドメインフィルタ回路１１０に入力される制御信号ψ１ｒがＨレベルである間、スイッチＳ１９が閉じ、キャパシタＣ５とＶｃｏｍとを導通させることを示している。キャパシタＣ５とＶｃｏｍが導通されると、キャパシタＣ５の電圧はＶｃｏｍにリセットされる。なお、スイッチＳ１９がキャパシタＣ５をＶｃｏｍと導通させているときの回路モードは、リセットモードに該当する。

また、Ｓ１７〜Ｓ１９の全てが開いている間、キャパシタＣ５は、直前の回路モードにおける電圧値を保持しようとする。このように、スイッチＳ１７〜Ｓ１９の全てが開いているときの回路モードは、保持モードに該当する。

また、スイッチＳ１７〜Ｓ１９およびキャパシタＣ５は、詳細については後述するが、増幅部１６２（信号処理装置）としての機能を有する。他のキャパシタＣ、およびかかるキャパシタＣに関する回路モードを切り替えるスイッチ群も同様に増幅部としての機能を有する。

スイッチＳ１７と同様に、スイッチＳ２１は制御信号ψ２に基づいて第一のフィルタ回路段１２０のキャパシタＣ３およびＣ４と、キャパシタＣ６とを導通、または非導通させるためのスイッチである。また、スイッチＳ２５は制御信号ψ３に基づいて第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ７とを導通、または非導通させるためのスイッチである。また、スイッチＳ２９は制御信号ψ４に基づいて第一のフィルタ回路段１２０のキャパシタＣ３およびＣ４と、キャパシタＣ８とを導通、または非導通させるためのスイッチである。

スイッチＳ１８と同様に、スイッチＳ２２は制御信号ψ４に基づいてキャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。また、スイッチＳ２６は制御信号ψ２に基づいてキャパシタＣ７と、キャパシタＣ８および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。また、スイッチＳ３０は制御信号ψ２に基づいてキャパシタＣ７と、キャパシタＣ８および出力キャパシタ１７０とを導通、または非導通させようとする。

スイッチＳ１９と同様に、スイッチＳ２３は制御信号ψ２ｒに基づいてキャパシタＣ６をＶｃｏｍと導通、または非導通させるためのスイッチである。また、スイッチＳ２７は制御信号ψ３ｒに基づいてキャパシタＣ７をＶｃｏｍと導通、または非導通させるためのスイッチである。また、スイッチＳ３１は制御信号ψ４ｒに基づいてキャパシタＣ８をＶｃｏｍと導通、または非導通させるためのスイッチである。

出力キャパシタ１７０は、例えば、チャージドメインフィルタ回路１１０から出力を取り出すための容量を有する。また、出力キャパシタ１７０はＡ／Ｄ変換器であってもよい。なお、あるキャパシタＣを第１のキャパシタと捉えた場合、該キャパシタＣが含まれるフィルタ回路段の後段のフィルタ回路段に含まれるキャパシタＣを第２のキャパシタと捉えることができる。

また、キャパシタＣ５の制御端子（図示せず。）は、スイッチＳ１８がオンされ、出力キャパシタ１７０と導通する間、静電容量が減少される制御信号（第１の制御信号）が入力される。ここで、Ｑ＝ＣＶ（Ｑは電荷、Ｃは静電容量、Ｖは電圧）という数式から、静電容量を減少させれば、キャパシタＣ５の電荷量を減少させられることが分かる。したがって、キャパシタＣ５、Ｃ６および出力キャパシタ１７０においてチャージシェアリングが行なわれる際、キャパシタＣ５の制御端子に静電容量を減少させる制御信号を入力し、チャージシェアリング後にキャパシタＣ５に残留する電荷量を抑制できる。

例えば、スイッチＳ１８およびＳ２２がオンされる間、キャパシタＣ５の静電容量を４倍〜５倍に増加させる制御信号をキャパシタＣ５の制御端子に入力すれば、キャパシタＣ５に残留する電荷量を１／５〜１／４に抑制可能である。その結果、チャージドメインフィルタ回路１１０における電圧利得の向上、および信号成分の減衰を抑制することが可能である。なお、他のキャパシタＣ１〜Ｃ４、およびＣ６〜Ｃ８にも、キャパシタＣ５と同様の機能を実現させることができる。

〔２〕本実施形態にかかるフィルタ装置の目的
以上、図１から図４を参照して説明したように、チャージドメインフィルタ回路１１０においては、各キャパシタＣが、入力信号をサンプリングし、後段のキャパシタＣとのチャージシェアリングにより入力信号の信号成分を出力する。また、各キャパシタＣは、入力信号をサンプリングしてから出力する間に電荷、あるいは電圧を保持する必要がある。

ここで、本実施形態にかかるフィルタ装置１００の目的を説明するために、比較対象として、本実施形態に関連する増幅部１６２’の構成および課題を図５を参照しつつ説明する。

図５は、本実施形態に関連する増幅部１６２’の構成を示した説明図である。増幅部１６２’は、トランジスタＰ４１およびＮ４１を含むスイッチＳ１７’と、トランジスタＰ４２およびＮ４２を含むＣ５’と、トランジスタＰ４３およびＮ４３を含むスイッチＳ１８’と、トランジスタＰ４４およびＮ４４を含むスイッチＳ１９’と、含む。ここで、トランジスタの符号に含まれるアルファベットはトランジスタの極性を示す。具体的には、ＰはＰＭＯＳ型トランジスタを示し、ＮはＮＭＯＳ型トランジスタを示す。また、スイッチＳ１７’は図４におけるスイッチＳ１７に対応し、スイッチＳ１８’は図４におけるスイッチＳ１８に対応し、スイッチＳ１９’は図４におけるスイッチＳ１９に対応し、Ｃ５’は図４におけるＣ５に対応する。

トランジスタＰ４１のゲートには制御信号ψ１の反転信号が入力され、トランジスタＮ４１のゲートには制御信号ψ１が入力される。したがって、スイッチＳ１７’は、制御信号ψ１がＨレベルである間にオンされる。

また、トランジスタＰ４３のゲートには制御信号ψ４の反転信号が入力され、トランジスタＮ４３のゲートには制御信号ψ４が入力される。したがって、スイッチＳ１８’は、制御信号ψ４がＨレベルである間にオンされる。同様に、トランジスタＰ４４のゲートには制御信号ψ１ｒの反転信号が入力され、トランジスタＮ４４のゲートには制御信号ψ１ｒが入力される。したがって、スイッチＳ１９’は、制御信号ψ１ｒがＨレベルである間にオンされる。

トランジスタＰ４２のソースおよびドレインには制御信号ψ４の反転信号が入力され、トランジスタＮ４２のソースおよびドレインには制御信号ψ４が入力される。したがって、キャパシタＣ５’は、制御信号ψ４がＨレベルである間、後段のキャパシタＣとチャージシェアリングするとともに、ゲート酸化膜下の反転層の消失により静電容量が減少される。

ここで、ディジタル回路においては一般に、制御信号のＨレベルおよびＬレベルの論理値に対して、電源電圧（ＶＤＤ）およびグラウンド電圧（ＧＮＤ）が割当てられることが多い。これは、典型的なＣＭＯＳ回路で実現されたロジック回路が、ＶＤＤまたはＧＮＤに基づいてトランジスタによるスイッチをオン／オフさせ、ＶＤＤまたはＧＮＤを出力させると、ノイズに対する耐性が強い、効率が良いなどのメリットを有するためである。

しかし、このようなＶＤＤまたはＧＮＤの２値をとる制御信号をキャパシタＣ５’に印加すると、トランジスタＰ４２およびＮ４２のゲート酸化膜を通過するトンネル電流（リーク電流）が生じる場合があった。以下、図６および図７を参照して詳細に説明する。

図６は、ＮＭＯＳ型トランジスタの反転モードにおいて生じるリーク電流の様子を示した説明図である。反転モードは、ＮＭＯＳ型トランジスタのゲートに、ソースおよびドレイン電圧（Ｖｓ、Ｖｄ）より高い電圧（Ｖｇ）が印加されている状態である。かかる反転モードにおいては、ゲート酸化膜（Ｔｏｘ）の直下にはＮ型のチャネルが形成されている。

このとき、チャネルを形成する高濃度の電子が、ゲート酸化膜を通過してゲート側に達する場合がある。かかる電子のゲート酸化膜（絶縁層）の通過は、ゲートからＮ型チャネルに向かって電流が流れる現象と等価である。したがって、保持モードにおいてキャパシタＣ５’を構成するトランジスタＮ４２のソースおよびドレイン（制御端子）にＧＮＤを入力すると、ゲート（入力端子）に蓄えられている電荷がソースおよびドレイン側に流出してしまう。

図７は、ＮＭＯＳ型トランジスタの蓄積モードにおいて生じるリーク電流の様子を示した説明図である。蓄積モードは、ＮＭＯＳ型トランジスタのゲートに、ソースおよびドレイン電圧（Ｖｓ、Ｖｄ）より低い電圧（Ｖｇ）が印加されている状態である。

このとき、例えばポリシリコンで形成されているゲートに蓄えられている電子が、ゲート酸化膜を通過し、ソースおよびドレイン領域としてのｎ＋領域に達する場合がある。かかる電子のゲート酸化膜の通過は、ｎ＋領域からゲートに向かって電流が流れる現象と等価である。したがって、仮に保持モードにおいてキャパシタＣ５’を構成するトランジスタＮ４２のソースおよびドレイン（制御端子）にＶＤＤを入力してもリーク電流が生じてしまう。

かかるリーク電流は、チャージドメインフィルタにおいては信号成分の減衰につながりフィルタ性能が劣化するため、重要な問題である。さらに、リーク電流は、図８に示すようにＣＭＯＳプロセスの微細化に伴い増大する。なお、図８中、Ｔｏｘはゲート酸化膜の厚みを表し、プロセスの微細化に伴い、一般にＴｏｘは減少する。

図８は、ゲートリーク電流と、ゲート酸化層の厚みの関係を示した説明図である。なお、縦軸は対数プロットである。図８に示したように、ゲートにおけるリーク電流は、ゲート電圧Ｖｇ（ゲートとソース・ドレインの電位差）に大きく依存する。具体的には、リーク電流は、ゲート電圧Ｖｇの増加に対して略指数関数的に増加する。

また、図８を参照すると、同じゲート電圧Ｖｇであれば、ゲート酸化膜の厚みが減少するほどゲートにおけるリーク電流が大きくなることが分かる。したがって、ＣＭＯＳプロセスの微細化に伴いゲート酸化膜の厚みが減少し、リーク電流が増大することが想定されるため、かかるリーク電流の重要度は一層増大する。

そこで、上記事情を一着眼点にして本実施形態にかかるフィルタ装置１００を創作するに至った。本実施形態にかかるフィルタ装置１００は、キャパシタＣを構成するトランジスタにおけるリーク電流を減少させることができる。以下、当該フィルタ装置１００について、当該フィルタ装置１００の増幅部１６２に着眼して詳細に説明する。

〔３〕フィルタ装置を構成する増幅部
〔３−１〕増幅部の第１の構成例
図９は、本実施形態にかかるチャージドメインフィルタ回路１１０に含まれる増幅部１６２の詳細な構成を示した説明図である。増幅部１６２は、トランジスタＰ１およびＮ１を含むスイッチＳ１７と、トランジスタＰ２およびＮ２を含むＣ５と、トランジスタＰ３およびＮ３を含むスイッチＳ１８と、トランジスタＰ４およびＮ４を含むスイッチＳ１９と、含む。ここで、トランジスタの符号に含まれるアルファベットはトランジスタの極性を示す。具体的には、ＰはＰＭＯＳ型トランジスタを示し、ＮはＮＭＯＳ型トランジスタを示す。

トランジスタＰ１のゲートには制御信号ψ１の反転信号が入力され、トランジスタＮ１のゲートには制御信号ψ１が入力される。したがって、スイッチＳ１７は、制御信号ψ１がＨレベルである間にオンされる。スイッチＳ１７がオンされると、キャパシタＣ５に入力信号が入力され、入力信号がキャパシタＣ５によりサンプリングされる（回路モード＝サンプリングモード）。具体的には、入力信号が、トランジスタＮ２の入力端子としてのゲート、およびトランジスタＰ２の入力端子としてのゲートに入力される。

また、トランジスタＰ３のゲートには制御信号ψ４の反転信号が入力され、トランジスタＮ３のゲートには制御信号ψ４が入力される。したがって、スイッチＳ１８は、制御信号ψ４がＨレベルである間にオンされる。スイッチＳ１８がオンされると、キャパシタＣ５と後段のキャパシタが導通し、キャパシタＣ５に蓄えられた電荷が後段のキャパシタに出力される（回路モード＝出力モード）。

同様に、トランジスタＰ４のゲートには制御信号ψ１ｒの反転信号が入力され、トランジスタＮ４のゲートには制御信号ψ１ｒが入力される。したがって、スイッチＳ１９は、制御信号ψ１ｒがＨレベルである間にオンされる。スイッチＳ１９がオンされると、キャパシタＣ５と、基準電圧としてのコモンモード電圧Ｖｃｏｍが導通し、キャパシタＣ５に蓄えられた電荷または電圧がリセットされる（回路モード＝リセットモード）。ここで、コモンモード電圧Ｖｃｏｍは、フィルタ装置１００のダイナミックレンジが最大になるよう、電源電圧ＶＤＤの１／２の電圧値であってもよい。

トランジスタＮ２の制御端子（ソースおよびドレイン）は、スイッチＳ７１〜Ｓ７３の動作に応じ電源電圧ＶＤＤ（第１の制御信号）、グラウンド電圧ＧＮＤ、またはコモンモード電圧（第２の制御信号）を有する３値電圧Ｖ１が入力される。スイッチＳ７１は、回路モードを出力モードに切り替える制御信号ψ４がＨレベルである期間にオンされ、電源電圧ＶＤＤが３値電圧Ｖ１としてトランジスタＮ２の制御端子に入力されるようにする。

また、スイッチＳ７２は、回路モードをサンプリングモードに切り替える制御信号ψ１およびリセットモードに切り替える制御信号ψ１ｒがＨレベルである期間にオンされる。その結果、制御信号ψ１および制御信号ψ１ｒがＨレベルである期間にグラウンド電圧ＧＮＤが３値電圧Ｖ１としてトランジスタＮ２の制御端子に入力される。

また、スイッチＳ７３は、例えばサンプリングモードが終了してから出力モードに回路モードが切り替えられるまでの回路モードが保持モードである期間にオンされ、コモンモード電圧Ｖｃｏｍが３値電圧Ｖ１としてトランジスタＮ２の制御端子に入力されるようにする。具体的には、スイッチＳ７３は、制御信号ψ１、ψ１ｒ、およびψ４がＬレベルである期間にオンされてもよい。なお、上記動作は、トランジスタＮ２の制御端子はφ１ｒのタイミングではＧＮＤとしたが、ＶＤＤであってもよく、この限りでない。

上記３値電圧Ｖ１と各制御信号ψの関係を、図１０を参照しつつ視覚的に理解できるよう説明する。

図１０は、３値電圧Ｖ１と各制御信号ψの関係を示した説明図である。図１０に示したように、３値電圧Ｖ１は、制御信号ψ１がＨレベルであるサンプリングモードの期間（Ｃｈａｒｇｅ）、ψ１ｒがＨレベルであるリセットモードである期間（Ｒｅｓｅｔ）にグラウンド電圧ＧＮＤとなる。また、３値電圧Ｖ１は、制御信号ψ４がＨレベルである出力モードの期間（Ｄｕｍｐ）に電源電圧ＶＤＤとなる。

一方、３値電圧Ｖ１は、制御信号ψ１、ψ１ｒ、およびψ４がＬレベルである保持モードである期間を含む期間（Ｈｏｌｄ）にコモンモード電圧Ｖｃｏｍとなる。ここで、トランジスタＮ２のゲートの電圧は、コモンモード電圧Ｖｃｏｍを中心に変動すると考えられる。したがって、保持モードにおいて、トランジスタＮ２のゲート、およびソース・ゲート間の電位差が軽減される。その結果、回路モードが保持モードである期間にトランジスタＮ２のゲートにおいて発生するリーク電流を抑制することができる。

なお、ＰＭＯＳ型トランジスタにおいても、ＮＭＯＳ型トランジスタと同様にゲートにおけるリーク電流が発生するが、リーク電流量はＮＭＯＳ型トランジスタと比較して一桁低い値であると考えられている。したがって、ＮＭＯＳ型トランジスタにおけるリーク電流が重要な問題となるが、ＰＭＯＳ型トランジスタにおけるリーク電流も抑制するために、例えばトランジスタＰ２にも、３値電圧Ｖ１の反転信号である３値電圧Ｖ２を入力してもよい。

具体的には、トランジスタＰ２の制御端子（ソースおよびドレイン）は、スイッチＳ６１〜Ｓ６３の動作に応じ電源電圧ＶＤＤ、グラウンド電圧ＧＮＤ（第１の制御信号）、またはコモンモード電圧（第２の制御信号）を有する３値電圧Ｖ２が入力される。スイッチＳ６１は、回路モードをサンプリングモードに切り替える制御信号ψ１およびリセットモードに切り替える制御信号ψ１ｒがＨレベルである期間にオンされ、電源電圧ＶＤＤが３値電圧Ｖ２としてトランジスタＰ２の制御端子に入力されるようにする。

また、スイッチＳ６２は、回路モードを出力モードに切り替える制御信号ψ４がＨレベルである期間にオンされ、グラウンド電圧ＧＮＤが３値電圧Ｖ２としてトランジスタＰ２の制御端子に入力されるようにする。

また、スイッチＳ６３は、例えばサンプリングモードが終了してから出力モードに回路モードが切り替えられるまでの回路モードが保持モードである期間にオンされる。その結果、回路モードが保持モードである期間、コモンモード電圧Ｖｃｏｍが３値電圧Ｖ２としてトランジスタＰ２の制御端子に入力される。具体的には、スイッチＳ６３は、制御信号ψ１、ψ１ｒ、およびψ４がＬレベルである期間にオンされてもよい。なお、上記動作は、トランジスタＰ２の制御端子は、φ１ｒのタイミングではＶＤＤとしたが、ＧＮＤであってもよく、この限りでない。

かかる３値電圧Ｖ２は、図１０に示したように、３値電圧Ｖ１の反転信号となる。すなわち、３値電圧Ｖ２は、制御信号ψ１がＨレベルであるサンプリングモードの期間（Ｃｈａｒｇｅ）、ψ１ｒがＨレベルであるリセットモードである期間（Ｒｅｓｅｔ）に電源電圧ＶＤＤとなる。また、３値電圧Ｖ１は、制御信号ψ４がＨレベルである出力モードの期間（Ｄｕｍｐ）にグラウンド電圧ＧＮＤとなる。

一方、３値電圧Ｖ１は、制御信号ψ１、ψ１ｒ、およびψ４がＬレベルである保持モードである期間を含む期間（Ｈｏｌｄ）にコモンモード電圧Ｖｃｏｍとなる。ここで、トランジスタＰ２のゲートの電圧は、コモンモード電圧Ｖｃｏｍを中心に変動すると考えられる。したがって、保持モードにおいて、トランジスタＰ２のゲート、およびソース・ゲート間の電位差が軽減される。その結果、トランジスタＮ２と同様に、回路モードが保持モードである期間にトランジスタＰ２のゲートにおいて発生するリーク電流を抑制することができる。

なお、図９に示したように、トランジスタＮ２およびトランジスタＰ２のゲートを接続したＣＭＯＳキャパシタによりキャパシタＣ５を構成することにより、出力モード時に、入力信号のうちで、直流成分を除いた信号成分を選択的に増幅することができる。以下述べる第２の構成および第３の構成も同様である。

また、増幅部１６２に含まれる、キャパシタＣ５以外のスイッチＳ１７〜Ｓ１９においてもリーク電流が生じるようにも思われる。ここで、リーク電流は、各トランジスタのゲートの面積に比例する。そこで、Ｓ１７〜Ｓ１９を構成する各トランジスタのゲートの面積をキャパシタＣ５を構成するトランジスタより小さくすることにより、全体のリーク電流量に占めるスイッチＳ１７〜Ｓ１９におけるリーク電流量の割合を低減することが可能である。

なお、本実施形態の場合、スイッチＳ１７〜Ｓ１９はＯＦＦのとき、スイッチＳ１７〜Ｓ１９を構成するトランジスタのソースおよびドレインには、ゲートに比べて負の電圧が印加されている。したがって、スイッチＳ１７〜Ｓ１９のソースからドレインへ抜けるＯＦＦ電流（サブシュレショールド電流）によるＣ５に蓄えられた電荷のリークは極めて小さいと考えられ、上記ゲートを介するリーク電流よりも影響が少ないものと想定できる。

〔３−２〕増幅部の第２の構成例
続いて、図１１を参照しつつ、本実施形態にかかるチャージドメインフィルタ回路１１０に含まれる増幅部１６２の第２の構成例を説明する。

図１１は、第２の構成例にかかる増幅部１６２に含まれるキャパシタＣ５の構成を示した説明図である。Ｓ１７〜Ｓ１９は、第１の構成例にかかる増幅部１６２と実質的に同一に構成できるため、説明を省略する。

図１１に示したように、第２の構成例にかかる増幅部１６２に含まれるキャパシタＣ５は、トランジスタＰ５、トランジスタＮ５、トランジスタＰ６、およびトランジスタＮ６を備える。トランジスタＰ５のゲート、トランジスタＮ５のゲート、トランジスタＰ６のソース・ドレイン、およびトランジスタＮ６のソース・ドレインが互いに接続されている。

また、トランジスタＮ５のソース・ドレイン、およびトランジスタＰ６のゲートには、第１の構成例で説明した３値電圧Ｖ１が入力される。一方、トランジスタＰ５のソース・ドレイン、およびトランジスタＮ６のゲートには、第１の構成例で説明した３値電圧Ｖ２が入力される。

上記各トランジスタは、第１の構成例と同様に、保持モード時にゲート、およびソース・ドレイン間に生じる電位差を抑制されるため、ゲートにおけるリーク電流を抑制することができる。

〔３−３〕増幅部の第３の構成例
続いて、図１２を参照しつつ、本実施形態にかかるチャージドメインフィルタ回路１１０に含まれる増幅部１６２の第３の構成例を説明する。

図１２は、第３の構成例にかかる増幅部１６２に含まれるキャパシタＣ５の構成を示した説明図である。Ｓ１７〜Ｓ１９は、第１の構成例にかかる増幅部１６２と実質的に同一に構成できるため、説明を省略する。

図１２に示したように、第３の構成例にかかる増幅部１６２に含まれるキャパシタＣ５は、トランジスタＮ７、およびトランジスタＮ８を備える。トランジスタＰ７の入力端子としてのゲート、およびトランジスタＮ８の入力端子としてのソース・ドレインが互いに接続されている。

また、トランジスタＮ７の制御端子としてのソース・ドレインには、第１の構成例で説明した３値電圧Ｖ１が入力される。一方、トランジスタＮ８の制御端子としてのゲートには、第１の構成例で説明した３値電圧Ｖ２が入力される。

上記各トランジスタは、第１の構成例と同様に、保持モード時にゲート、およびソース・ドレイン間に生じる電位差を抑制されるため、ゲートにおけるリーク電流を抑制することができる。

なお、図１２には、２のＮＭＯＳ型トランジスタ（Ｎ型ＭＯＳキャパシタ）を用いて可変キャパシタであるキャパシタＣ５を構成する場合を説明したが、２のＰＭＯＳ型トランジスタ（Ｐ型ＭＯＳキャパシタ）を用いてキャパシタＣ５を構成してもよい。具体的には、一のＰＭＯＳ型トランジスタのゲートに３値電圧Ｖ１を入力し、ソース・ドレインに他のＰＭＯＳ型トランジスタのゲートを接続し、他のＰＭＯＳ型トランジスタのソース・ドレインに３値電圧Ｖ２を入力してもよい。

なお、ＮＭＯＳ型トランジスタ、およびＰＭＯＳ型トランジスタのゲート、またはソース・ドレインを、第１の端子、または第２の端子と称することも可能である。

〔４〕フィルタ装置において実行されるフィルタ方法
以上、本実施形態にかかるフィルタ装置１００の構成を説明した。続いて、当該フィルタ装置１００において実行されるフィルタ方法の流れを、図１３を参照しつつ説明する。

図１３は、本実施形態にかかるフィルタ装置１００において実行されるフィルタ方法の流れを示したフローチャートである。まず、フィルタ装置１００に含まれるあるキャパシタＣは、回路モードがサンプリングモードに切り替えられ、入力信号をサンプリングする（Ｓ２１０）。このとき、キャパシタＣが図９に示したキャパシタＣ５のようなＣＭＯＳキャパシタで構成される場合、ＮＭＯＳ型トランジスタのソース・ドレインにはグラウンド電圧ＧＮＤが３値電圧Ｖ１として入力される。

続いて、キャパシタＣは、回路モードが保持モードに切り替えられ、サンプリングにより得られた電荷を保持する（Ｓ２２０）。このとき、キャパシタＣが図９に示したキャパシタＣ５のようなＣＭＯＳキャパシタで構成される場合、ＮＭＯＳ型トランジスタのソース・ドレインにはコモンモード電圧Ｖｃｏｍが３値電圧Ｖ１として入力され、ゲートにおけるリーク電流が抑制される。

その後、キャパシタＣは、回路モードが出力モードに切り替えられ、保持していた電荷を後段のキャパシタＣに出力する（Ｓ２３０）。このとき、キャパシタＣが図９に示したキャパシタＣ５のようなＣＭＯＳキャパシタで構成される場合、ＮＭＯＳ型トランジスタのソース・ドレインには電源電圧ＶＤＤが３値電圧Ｖ１として入力され、静電容量が減少される。

続いて、キャパシタＣは、回路モードがリセットモードに切り替えられ、キャパシタＣに残留していた電荷、または電圧がコモンモード電圧にリセットされる（Ｓ２４０）。このとき、キャパシタＣが図９に示したキャパシタＣ５のようなＣＭＯＳキャパシタで構成される場合、ＮＭＯＳ型トランジスタのソース・ドレインには電源電圧ＶＤＤが３値電圧Ｖ１として入力されてもよい。そして、Ｓ２４０の処理に戻り、Ｓ２１０〜Ｓ２４０の処理が繰り返される。

〔５〕まとめ
以上説明したように、本実施形態にかかるフィルタ装置１００においては、キャパシタＣが、サンプリングモード時に入力信号を入力端子においてサンプリングし、保持モード時にサンプリングにより得られた電荷を保持する。また、保持モード時には、入力端子との間にゲート酸化膜を介して設けられたキャパシタＣの制御端子にコモンモード電圧Ｖｃｏｍが入力される。

したがって、保持モード時には、キャパシタＣの入力端子と制御端子の間には、例えば、サンプリングにより得られた電荷量に対応する電圧と、制御端子のコモンモード電圧Ｖｃｏｍとの電位差が生じる。ここで、キャパシタＣの入力端子における電圧値はコモンモード電圧Ｖｃｏｍ付近で変動されると考えられるため、キャパシタＣの入力端子と制御端子の間に生じる電位差は抑制される。その結果、キャパシタＣのゲートにおけるリーク電流量を低減し、フィルタ装置１００における入力信号の信号成分の減衰、または劣化を抑制することができる。

なお、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、上記実施形態では、保持モード時に第２の制御信号としてコモンモード電圧Ｖｃｏｍを入力する場合を説明したが、本発明はかかる例に限定されない。例えば、保持モード時に第２の制御信号としてコモンモード電圧Ｖｃｏｍに近似する電圧を入力してもよい。また、保持モード時に想定される、キャパシタＣの入力端子における電圧の平均電圧を、第２の制御信号としてキャパシタＣの制御端子に入力してもよい。

また、キャパシタＣの入力端子の電圧を検知する電圧検知部を設け、該電圧検知部により検知された電圧に応じて動的に電圧値が設定された第２の制御信号をキャパシタＣの制御端子に入力してもよい。

また、図１０においては、回路モードが出力モードからリセットモードに切り替わる間も、キャパシタＣの制御端子にコモンモード電圧Ｖｃｏｍを入力する場合を示したが、他の電圧値を入力してもよい。また、リセットモード時にもキャパシタＣの制御端子にコモンモード電圧Ｖｃｏｍを入力してもよい。

また、本明細書のフィルタ装置１００の処理における各ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むとしてもよい。

本実施形態にかかるフィルタ装置の構成を示した説明図である。 同実施形態にかかるフィルタ装置の動作により得られる出力信号の周波数特性を示した説明図である。 制御信号生成部により生成される制御信号を示した説明図である。 同実施形態にかかるチャージドメインフィルタ回路の回路構成を示した説明図である。 本実施形態に関連する増幅部の構成を示した説明図である。 ＮＭＯＳ型トランジスタの反転モードにおいて生じるリーク電流の様子を示した説明図である。 ＮＭＯＳ型トランジスタの蓄積モードにおいて生じるリーク電流の様子を示した説明図である。 ゲートリーク電流と、ゲート酸化層の厚みの関係を示した説明図である。 本実施形態にかかるチャージドメインフィルタ回路に含まれる増幅部の詳細な構成を示した説明図である。 ３値電圧Ｖ１と各制御信号ψの関係を示した説明図である。 第２の構成例にかかる増幅部に含まれるキャパシタＣの構成を示した説明図である。 第３の構成例にかかる増幅部に含まれるキャパシタＣの構成を示した説明図である。 本実施形態にかかるフィルタ装置において実行されるフィルタ方法の流れを示したフローチャートである。

符号の説明

１００ フィルタ装置
１０４ 周波数特性設定部
１０８ 制御信号生成部
１１０ チャージドメインフィルタ回路

Claims (7)

1. 静電容量が可変である可変キャパシタと；
   前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部と；
   を備え、
   前記可変キャパシタは、
   前記サンプリングモード時に前記入力信号が入力される入力端子と、
   前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子と、
   を備えることを特徴とする、信号処理装置。
2. 前記スイッチング部は、前記サンプリングモード、前記保持モード、および前記出力モードに加え、前記可変キャパシタの前記入力端子にコモンモード電圧を印加するリセットモードと、を含む回路モードを切り替え、
   前記基準電圧は、前記コモンモード電圧、または前記コモンモード電圧に近似する電圧であることを特徴とする、請求項１に記載の信号処理装置。
3. 前記可変キャパシタはＣＭＯＳキャパシタであることを特徴とする、請求項１に記載の信号処理装置。
4. 前記可変キャパシタは、少なくとも２のＮ型ＭＯＳキャパシタ、または少なくとも２のＰ型ＭＯＳキャパシタを含み、
   一のＮ型ＭＯＳキャパシタまたは一のＰ型ＭＯＳキャパシタの第１の端子が前記入力端子として用いられ、第２の端子が前記制御端子として用いられ、
   他のＮ型ＭＯＳキャパシタまたは他のＰ型ＭＯＳキャパシタの第２の端子が前記入力端子として用いられ、第１の端子が前記制御端子として用いられることを特徴とする、請求項１に記載の信号処理装置。
5. 入力信号を順次異なる可変キャパシタがサンプリングし、前記サンプリングにより複数の可変キャパシタに保持された電荷の少なくとも一部を前記複数の可変キャパシタと導通可能な後段キャパシタに出力するフィルタ装置であって：
   前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部を備え、
   前記可変キャパシタは、
   前記サンプリングモード時に前記入力信号が入力される入力端子と、
   前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子を備えることを特徴とする、フィルタ装置。
6. 静電容量が可変である可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと；
   前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持ステップと；
   前記可変キャパシタに保持されている電荷を出力させる出力ステップと；
   を含み、
   前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第１の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、
   前記保持ステップ時に、所定の基準電圧を有する第２の制御信号を前記可変キャパシタの制御端子に入力することを特徴とする、信号処理方法。
7. 入力信号を順次異なる可変キャパシタの入力端子に入力信号を入力し、前記可変キャパシタに前記入力信号をサンプリングさせるサンプリングステップと；
   前記入力信号をサンプリングして得られた電荷を前記各可変キャパシタに保持させる保持ステップと；
   ２以上の前記可変キャパシタに保持されている電荷を、後段に配されている後段キャパシタに出力させる出力ステップと；
   を含み、
   前記出力ステップ時に、前記可変キャパシタの静電容量を前記サンプリングステップ時の静電容量より減少させる第１の制御信号を、前記入力端子との間に絶縁層を介して配されている前記可変キャパシタの制御端子に入力し、
   前記保持ステップ時に、所定の基準電圧を有する第２の制御信号を前記可変キャパシタの制御端子に入力することを特徴とする、フィルタ方法。

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