JP6203114B2 - 半導体集積回路 - Google Patents
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Description
[実施の形態1]
図1は、実施の形態1に係る半導体集積回路の構成を表わす図である。
VIN=VC−VSIG…(2)
上述の半導体集積回路は、スイッチ用の集積回路のチップと、ΔΣ変調器本体のチップから構成される。スイッチ用の集積回路のチップには、CMOSスイッチS1P,S1N,S2P,S2Nと、ダイオードD1P,D1N,D2P,D2N、ノンオーバーラップクロック生成回路2と、アイソレータ3が実装され、ΔΣ変調器本体のチップには、残りの素子が実装される。
絶縁サンプリング用キャパシタCS1P,CS1Nは、図2に示すように、キャパシタアレイ200を用いて形成されている。キャパシタアレイ200は、複数行複数列に配置された複数の単位キャパシタを含む。単位キャパシタは、基板表面の所定の領域に、下部電極、絶縁層、および上部電極を順次積層したものである。複数の単位キャパシタは、同じ容量値を持つように形成されている。
図3は、クロックSH1、SH2、SL1、SL2と、制御信号SL3のタイミング図である。
図4は、実施の形態2の半導体集積回路の構成を表わす図である。
第2のスイッチトキャパシタ積分器21は、スイッチトキャパシタ回路78と、スイッチトキャパシタ回路76と、スイッチ部79と、全差動増幅器A2と、一対の積分用キャパシタCL2P,CL2Pと、一対のリセット用スイッチS14P,S14Nと、1ビットのDAC77とを備える。
図6は、実施の形態3の半導体集積回路の構成を表わす図である。
クロックSH1とクロックSL1がともにハイレベルになり、クロックSH2とクロックSL2がともにロウレベルとなると、CMOSスイッチS1FP,S1FNと、CMOSスイッチSS5P,SS5Nと、CMOSスイッチSS2P,SS2Nとがオン状態となり、CMOSスイッチS2FP,S2FNと、CMOSスイッチSS6P,SS6Nと、CMOSスイッチSS1P,SS1Nとがオフ状態となる。
図7は、実施の形態4の半導体集積回路の構成を表わす図である。
第3のスイッチトキャパシタ積分器25は、図5の第2のスイッチトキャパシタ積分器21と同様に、スイッチトキャパシタ回路78と、スイッチ部79と、全差動増幅器A2と、一対の積分用キャパシタCL2P,CL2Pと、一対のリセット用スイッチS14P,S14Nとを備える。しかし、この第3のスイッチトキャパシタ積分器25は、図5の第2のスイッチトキャパシタ積分器21に含まれる、スイッチトキャパシタ回路76および1ビットのDAC77とを含まない。
図9は、実施の形態5の半導体集積回路の構成を表わす図である。
(動作)
この半導体集積回路は、以下の動作を行なう。
(1)リセット動作
クロックSH2およびクロックSL2がハイレベルで、クロックSH1がロウレベルのときには、一対のCMOSスイッチS1P,S1Nがオフとなり、一対のCMOSスイッチS2P,S2Nと、一対のCMOSスイッチS3P,S3Nは、オンとなる。これによって、絶縁サンプリング用キャパシタCS1P,CS1Nの蓄積電荷量は0にリセットされる。
(2)比較動作
クロックSH2およびクロックSL2がロウレベルで、クロックSH1がハイレベルのときには、一対のCMOSスイッチS1P,S1Nがオンとなり、一対のCMOSスイッチS2P,S2Nと、一対のCMOSスイッチS3P,S3Nは、オフとなる。これによって、絶縁サンプリング用キャパシタCS1P,CS1Nにcs1p×VIP,cs1n×VINの電荷が蓄積される。比較回路91にて、正極信号VIPと負極信号VINの大きさの比較が行なわれる。
図10は、実施の形態6の半導体集積回路の構成を表わす図である。
図11は、実施の形態7の半導体集積回路の構成を表わす図である。
本実施の形態の構成によれば、入力端子から絶縁された状態で、かつオフセット電圧を除去して電圧比較動作が実行できる。また、本実施の形態の構成では、実施の形態5による絶縁コンパレータより高速に動作できる。
図12は、実施の形態8の半導体集積回路の構成を表わす図である。
一対のNチャネルMOSトランジスタTR3,TR4は、比較対象電圧VC1,VC2を受けるゲートと、共通の定電流源I4と接続されるソースと、ノードND7,ND8と接続されるドレインとを有する。
図13は、図12に示す逐次比較型ADCに入力される正極信号VIPと負極信号VINの差のアナログ/デジタル変換動作を示すフローチャートである。図14は、図12に示す逐次比較型ADCの変換時の(VP−VN)の変化シーケンスの一例を示す図である。以下では、図12におけるSnP、CnP、BnP、SnN、CnN、BnNのnを11であるとして説明する。
本実施の形態によれば、アナログ回路の大部分を低電圧側で動作させることができ、電源ノイズに強い絶縁ADCを構成することができる。また、本実施の形態の構成では、絶縁ΔΣモジュレータ(ADC)よりも小さな遅延時間でAD変換を実行できる。
Claims (12)
- 第1のスイッチトキャパシタ積分器を備え、
前記第1のスイッチトキャパシタ積分器は、
差動入力信号を受け、第1の一対のサンプリング用キャパシタを含む第1の入力用スイッチトキャパシタ回路と、
第1の一対のフィードバック用キャパシタを含む第2の入力用スイッチトキャパシタ回路と、
前記第1の一対のサンプリング用キャパシタの電荷、および前記第1の一対のフィードバック用キャパシタの電荷の転送を受ける一対の第1の一対の積分用キャパシタと、
前記第1の一対の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、前記第1の一対の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第1の全差動増幅器と、
前記第2の入力用スイッチトキャパシタ回路へ差動信号を出力する1ビットの第1のDAコンバータとを含み、
さらに、
前記第1の全差動増幅器の差動出力端子に接続されるコンパレータと、
前記コンパレータの出力をラッチして、前記第1のDAコンバータへ出力するラッチ回路とを備え、
前記第1の入力用スイッチトキャパシタ回路は、第1の期間において、前記差動入力信号を構成する正極信号を前記第1の一対のサンプリング用キャパシタの一方に接続するとともに、前記差動入力信号を構成する負極信号を前記第1の一対のサンプリング用キャパシタの他方に接続し、第2の期間において、前記負極信号を前記第1の一対のサンプリング用キャパシタの前記一方に接続するとともに、前記正極信号を前記第1の一対のサンプリング用キャパシタの前記他方に接続し、
前記第1の一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
前記差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、前記差動入力信号の他方は、前記コモンモード電圧と前記信号電圧の差の信号であり、
前記コンパレータは、パルス密度変調信号を出力し、
前記第1の一対の積分用キャパシタと並列に接続される一対のリセット用CMOSスイッチと、
前記コンパレータの出力信号が、連続したハイレベル状態または連続したロウレベル状態の場合に、前記一対のリセット用CMOSスイッチをオン状態にするオーバーフロー監視回路と、
外部クロックを受ける遅延回路と、
前記外部クロックを受けるアイソレータと、
前記アイソレータの出力に接続された第1のノンオーバーラップクロック生成回路と、
前記遅延回路に接続された第2のノンオーバーラップクロック生成回路とをさらに備え、
前記第1の入力用スイッチトキャパシタ回路の動作と前記第2の入力用スイッチトキャパシタ回路の動作が絶縁を取りつつ同期し、かつ一連の動作により、前記信号電圧が絶縁された前記パルス密度変調信号に変換される、半導体集積回路。 - 前記第1の入力用スイッチトキャパシタ回路は、
前記差動入力信号を受け、前記第1の一対のサンプリング用キャパシタに接続される第1動作型の一対のCMOSスイッチと、
前記差動入力信号を受け、前記第1の一対のサンプリング用キャパシタに接続される第2動作型の一対のCMOSスイッチとを含み、
前記第1動作型の一対のCMOSスイッチは、前記正極信号を前記第1の一対のサンプリング用キャパシタの一方に与え、前記負極信号を前記第1の一対のサンプリング用キャパシタの他方に与え、
前記第2動作型の一対のCMOSスイッチは、前記正極信号を前記第1の一対のサンプリング用キャパシタの前記他方に与え、前記負極信号を前記第1の一対のサンプリング用キャパシタの前記一方に与え、
前記第2の入力用スイッチトキャパシタ回路は、
前記第1の一対のフィードバック用キャパシタと前記第1のDAコンバータとの間に設けられた第1動作型の一対のCMOSスイッチと、
前記第1動作型の一対のCMOSスイッチと前記第1の一対のフィードバック用キャパシタとの接続ノードと、リファレンス電圧端子との間に設けられた第2動作型の一対のCMOSスイッチとを含み、
前記半導体集積回路は、さらに、スイッチ部を備え、
前記スイッチ部は、
前記第1の一対のサンプリング用キャパシタと前記第1の一対のフィードバック用キャパシタとの接続ノードと前記第1の全差動増幅器の差動入力端子との間に設けられた第2動作型の一対のCMOSスイッチと、
前記接続ノードと、リファレンス電圧端子との間に設けられた第1動作型の一対のCMOSスイッチとを含み、
前記第1動作型に属するCMOSスイッチは、第1の期間においてオンとなり、
前記第2動作型に属するCMOSスイッチは、第2の期間においてオンとなる、請求項1記載の半導体集積回路。 - 前記第1のノンオーバーラップクロック生成回路は、前記第1の入力用スイッチトキャパシタ回路に含まれる前記第1動作型に属するCMOSスイッチを制御する第1のクロックを出力し、前記第1の入力用スイッチトキャパシタ回路に含まれる前記第2動作型に属するCMOSスイッチを制御する第2のクロックを出力し、
前記第1のノンオーバーラップクロック生成回路は、前記第1のクロックのレベルと前記第2のクロックのレベルとがオーバーラップしないように、記第1のクロックおよび前記第2のクロックを生成し、
前記第2のノンオーバーラップクロック生成回路は、前記第2の入力用スイッチトキャパシタ回路に含まれる前記第1動作型に属するCMOSスイッチと前記スイッチ部に含まれる前記第1動作型に属するCMOSスイッチを制御する第3のクロックを出力し、前記第2の入力用スイッチトキャパシタ回路に含まれる前記第2動作型に属するCMOSスイッチと前記スイッチ部に含まれる前記第2動作型に属するCMOSスイッチを制御する第4のクロックを出力し、
前記第2のノンオーバーラップクロック生成回路は、前記第3のクロックのレベルと前記第4のクロックのレベルとがオーバーラップしないように、記第3のクロックおよび前記第4のクロックを生成する、請求項2記載の半導体集積回路。 - 前記第1の一対のサンプリング用キャパシタは、コモンセントロイド配置される、請求項1記載の半導体集積回路。
- 前記第1のスイッチトキャパシタ積分器と、前記コンパレータとの間に設けられた第2のスイッチトキャパシタ積分器をさらに備え、
前記第2のスイッチトキャパシタ積分器は、
前記第1のスイッチトキャパシタ積分器の前記第1の全差動増幅器の差動出力端子と接続され、第2の一対のサンプリング用キャパシタを含む第3の入力用スイッチトキャパシタ回路と、
第2の一対のフィードバック用キャパシタを含む第4の入力用スイッチトキャパシタ回路と、
前記第2の一対のサンプリング用キャパシタの電荷、および前記第2の一対のフィードバック用キャパシタの電荷の転送を受ける一対の第2の積分用キャパシタと、
前記一対の第2の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、前記一対の第2の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第2の全差動増幅器と、
前記ラッチ回路の出力を受けて、前記第4の入力用スイッチトキャパシタ回路へ差動信号を出力する1ビットの第2のDAコンバータとを含む、請求項1記載の半導体集積回路。 - 前記差動入力信号を受け、第2の一対のサンプリング用キャパシタを含む第3の入力用スイッチトキャパシタ回路と、
前記第1の全差動増幅器の出力と、前記第3の入力用スイッチトキャパシタ回路の出力とを加算して、前記コンパレータに出力する加算回路とを備え、
前記第3の入力用スイッチトキャパシタ回路は、第1の期間において、前記差動入力信号を構成する正極信号を前記第2の一対のサンプリング用キャパシタの一方に接続するとともに、前記差動入力信号を構成する負極信号を前記第2の一対のサンプリング用キャパシタの他方に接続し、第2の期間において、前記負極信号を前記第2の一対のサンプリング用キャパシタの前記一方に接続するとともに、前記正極信号を前記第2の一対のサンプリング用キャパシタの前記他方に接続し、
前記第2の一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
前記加算回路は、
前記第2の一対のサンプリング用キャパシタと接続される一対の加算用キャパシタと、
前記第2の一対のサンプリング用キャパシタと前記一対の加算用キャパシタとの間のノードとリファレンス電圧端子の間に設けられる一対のCMOSスイッチと、
前記第2の一対のサンプリング用キャパシタと前記一対の加算用キャパシタとの間のノードと前記コンパレータとの間に設けられる一対のCMOSスイッチと、
前記第1の全差動増幅器の差動出力端子と、前記一対の加算用キャパシタとの間に設けられる一対のCMOSスイッチと、
前記第2の一対のサンプリング用キャパシタと、リファレンス電圧端子の間に接続される一対のCMOSスイッチとを含む、請求項1記載の半導体集積回路。 - 前記第1のスイッチトキャパシタ積分器の出力に接続された第3のスイッチトキャパシタ積分器と、
前記差動入力信号を受け、第2の一対のサンプリング用キャパシタを含む第3の入力用スイッチトキャパシタ回路と、
前記第3のスイッチトキャパシタ積分器の出力と、前記第3の入力用スイッチトキャパシタ回路の出力とを加算して、前記コンパレータに出力する加算回路とを備え、
前記第3の入力用スイッチトキャパシタ回路は、第1の期間において、前記差動入力信号を構成する正極信号を前記第2の一対のサンプリング用キャパシタの一方に接続するとともに、前記差動入力信号を構成する負極信号を前記第2の一対のサンプリング用キャパシタの他方に接続し、第2の期間において、前記負極信号を前記第2の一対のサンプリング用キャパシタの前記一方に接続するとともに、前記正極信号を前記第2の一対のサンプリング用キャパシタの前記他方に接続し、
前記第2の一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
前記第3のスイッチトキャパシタ積分器は、
前記第1のスイッチトキャパシタ積分器の前記第1の全差動増幅器の差動出力端子と接続され、第3の一対のサンプリング用キャパシタを含む第4の入力用スイッチトキャパシタ回路と、
前記第3の一対のサンプリング用キャパシタの電荷の転送を受ける一対の第2の積分用キャパシタと、
前記一対の第2の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、前記一対の第2の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第2の全差動増幅器とを含む、請求項1記載の半導体集積回路。 - 差動入力信号または参照信号を受け、一対のサンプリング用キャパシタを含む入力用スイッチトキャパシタ回路と、
前記一対のサンプリング用キャパシタに接続される比較回路と、
前記比較回路の出力をラッチするラッチ回路とを備え、
前記一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
前記差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、前記差動入力信号の他方は、前記コモンモード電圧と前記信号電圧の差の信号であり、
前記比較回路は、
差動対と、
一対の定電流源とを含み、
前記差動対は、一対のMOSトランジスタを含み、前記一対のMOSトランジスタのソースは共通の電流源に接続され、
前記一対のMOSトランジスタのゲートは、前記一対のサンプリング用キャパシタに接続され、前記一対のMOSトランジスタのドレインは、前記一対の定電流源に接続される、半導体集積回路。 - 前記比較回路の入力と、レファレンス電圧端子との間に設けられる一対のCMOSスイッチを備える、請求項8記載の半導体集積回路。
- 前記比較回路の入力と、前記比較回路の出力との間に接続される一対のCMOSスイッチを備える、請求項9記載の半導体集積回路。
- 前記比較回路の入力と、レファレンス電圧端子との間に設けられる一対のCMOSスイッチと、
前記比較回路の出力と、前記ラッチ回路の間に設けられる一対のキャパシタと、
前記一対のキャパシタの前記ラッチ回路側の端子と、リファレンス用電圧端子との間に設けられる一対のCMOSスイッチとを備える、請求項8記載の半導体集積回路。 - 差動入力信号または参照信号を受け、一対のサンプリング用キャパシタを含む入力用スイッチトキャパシタ回路と、前記一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
前記一対のサンプリング用キャパシタに接続される第1の比較回路と、
一対の比較対象電圧を受ける第2の比較回路と、
前記第1の比較回路と前記第2の比較回路との接続ノードに接続されるラッチ回路とを、
1ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
基準電圧、接地電圧および前記逐次比較レジスタ回路の出力データに基づいて前記一対の比較対象電圧を生成するDAC回路とを備え、
前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記差動入力信号の差分電圧のデジタル変換結果として出力し、
前記差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、前記差動入力信号の他方は、前記コモンモード電圧と前記信号電圧の差の信号である、半導体集積回路。
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