JP6203114B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に絶縁機能を有する半導体集積回路に関する。

特に、絶縁されたＡＤ変換器(以下、ＡＤＣともいう)は、複数の電源間(高電圧側と低電圧側など)を介しての電圧検出に良く用いられている。また、絶縁されたＡＤＣは、制御基板やパワーモジュールなどにおいては、電流の検出（シャント抵抗方式など）や温度の検出部にも用いられている。

たとえば、特許文献１（特開２００６−２７９０６３号公報）には、ＡＤ変換入力を絶縁バリヤ（キャパシタ）を通じて行う例が記載されている。入力回路が、アナログの入力信号をＡＤ変換し、さらに、伝送波形に同一レベルが続かないように例えばマンチェスタ符号などのような符号変換を施してから絶縁バリヤ（キャパシタ）を駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。

特開２００６−２７９０６３号公報

しかしながら、特許文献１（特開２００６−２７９０６３号公報）に記載の回路では、入力信号が高電圧の場合に、ＡＤ変換器を含む入力回路の全体が高電圧で動作することなり、高電圧側の電源のノイズやスイッチングノイズにさらされるという問題がある。

そこで、本発明の目的は、電気的に絶縁し、ノイズの影響を低減できる半導体集積回路を提供することである。

上記課題を解決するために、本発明の半導体集積回路は、第１のスイッチトキャパシタ積分器を備える。第１のスイッチトキャパシタ積分器は、差動入力信号を受け、第１の一対のサンプリング用キャパシタを含む第１の入力用スイッチトキャパシタ回路と、第１の一対のフィードバック用キャパシタを含む第２の入力用スイッチトキャパシタ回路と、第１の一対のサンプリング用キャパシタの電荷、および第１の一対のフィードバック用キャパシタの電荷の転送を受ける一対の第１の一対の積分用キャパシタと、第１の一対の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、第１の一対の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第１の全差動増幅器と、第２の入力用スイッチトキャパシタ回路へ差動信号を出力する１ビットの第１のＤＡコンバータとを含む。半導体集積回路は、さらに、第１の全差動増幅器の差動出力端子に接続されるコンパレータと、コンパレータの出力をラッチして、第１のＤＡコンバータへ出力するラッチ回路とを備える。第１の入力用スイッチトキャパシタ回路は、第１の期間において、差動入力信号を構成する正極信号を第１の一対のサンプリング用キャパシタの一方に接続するとともに、差動入力信号を構成する負極信号を第１の一対のサンプリング用キャパシタの他方に接続し、第２の期間において、負極信号を第１の一対のサンプリング用キャパシタの一方に接続するとともに、正極信号を第１の一対のサンプリング用キャパシタの他方に接続する。第１の一対のサンプリング用キャパシタは、絶縁キャパシタで構成される。差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、差動入力信号の他方は、コモンモード電圧と信号電圧の差の信号である。コンパレータは、パルス密度変調信号を出力する。半導体集積回路は、さらに、第１の一対の積分用キャパシタと並列に接続される一対のリセット用ＣＭＯＳスイッチと、コンパレータの出力信号が、連続したハイレベル状態または連続したロウレベル状態の場合に、一対のリセット用ＣＭＯＳスイッチをオン状態にするオーバーフロー監視回路と、外部クロックを受ける遅延回路と、外部クロックを受けるアイソレータと、アイソレータの出力に接続された第１のノンオーバーラップクロック生成回路と、遅延回路に接続された第２のノンオーバーラップクロック生成回路とをさらに備える。第１の入力用スイッチトキャパシタ回路の動作と第２の入力用スイッチトキャパシタ回路の動作が絶縁を取りつつ同期し、かつ一連の動作により、信号電圧が絶縁されたパルス密度変調信号に変換される。

この構成によって、第１の一対のサンプリング用キャパシタは、差動入力信号の差分を積分用キャパシタに転送することによって、サンプリング用キャパシタよりも後段の回路は、電気的に絶縁され、低電圧で動作するようにできる。

本発明によれば、電気的に絶縁しつつ信号を伝送し、かつノイズの影響を低減できる。

実施の形態１に係る半導体集積回路の構成を表わす図である。 絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎの配置を説明するための図である。 クロックＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２と、制御信号ＳＬ３のタイミング図である。 実施の形態２の半導体集積回路の構成を表わす図である。 第２のスイッチトキャパシタ積分器の構成を表わす図である。 実施の形態３の半導体集積回路の構成を表わす図である。 実施の形態４の半導体集積回路の構成を表わす図である。 第３のスイッチトキャパシタ積分器の構成を表わす図である。 実施の形態５の半導体集積回路の構成を表わす図である。 実施の形態６の半導体集積回路の構成を表わす図である。 実施の形態７の半導体集積回路の構成を表わす図である。 実施の形態８の半導体集積回路の構成を表わす図である。 図１２に示す逐次比較型ＡＤＣに入力される正極信号ＶＩＰと負極信号ＶＩＮの差のアナログ／デジタル変換動作を示すフローチャートである。 図１２に示す逐次比較型ＡＤＣの変換時の（ＶＰ−ＶＮ）の変化シーケンスの一例を示す図である。

以下、本発明の実施の形態について図面を用いて説明する。
［実施の形態１］
図１は、実施の形態１に係る半導体集積回路の構成を表わす図である。

この半導体集積回路は、絶縁ΔΣモジュレータの機能を有するものであり、第１のスイッチトキャパシタ積分器２０と、コンパレータＣＰ１と、オーバーフロー監視回路６と、ＤＦＦ７とを備える。

第１のスイッチトキャパシタ積分器２０は、入力用スイッチトキャパシタ回路１１と、入力用スイッチトキャパシタ回路１０と、スイッチ部１２と、全差動増幅器Ａ１と、一対の積分用キャパシタＣＬ１Ｐ，ＣＬ１Ｎと、一対のリセット用ＣＭＯＳスイッチＳ７Ｐ，Ｓ７Ｎと、ＤＡＣ（Digital to Analog Converter）１とを備える。

入力用スイッチトキャパシタ回路１１には、差動入力信号ＶＩＮ，ＶＩＮが入力される。正極信号ＶＩＰの大きさをＶＩＰ、負極信号ＶＩＮの大きさをＶＩＮとしたときに、以下の式で示されるように、正極信号ＶＩＰは、コモンモード電圧成分ＶＣと信号電圧ＶＳＩＧとの和で表わされ、負極信号ＶＩＮは、コモンモード電圧成分ＶＣと信号電圧ＶＳＩＧとの差で表わされる。

ＶＩＰ＝ＶＣ＋ＶＳＩＧ…（１）
ＶＩＮ＝ＶＣ−ＶＳＩＧ…（２）

正極信号ＶＩＰおよび負極信号ＶＩＮは、コモンモード電圧成分ＶＣを有するため、高電圧となる。

入力用スイッチトキャパシタ回路１１は、一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎと、一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎと、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと、ダイオードＤ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎとを備える。

一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎは、差動入力信号ＶＩＰ，ＶＩＮを受け、一対のサンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎに接続される。一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎは、クロックＳＨ１を受ける第１動作型であり、クロックＳＨ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎは、差動入力信号ＶＩＰ，ＶＩＮを受け、一対のサンプリング用キャパシタＣＳ１Ｎ，ＣＳ１Ｐに接続される。一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎは、クロックＳＨ２を受ける第２動作型であり、クロックＳＨ２がハイレベルになるとオンになる。

ＣＭＯＳスイッチＳ１Ｐは、オンになると、正極信号ＶＩＰを絶縁サンプリング用キャパシタＣＳ１Ｐに与える。ＣＭＯＳスイッチＳ１Ｎは、オンになると、負極信号ＶＩＮを絶縁サンプリング用キャパシタＣＳ１Ｎに与える。

ＣＭＯＳスイッチＳ２Ｐは、オンになると、正極信号ＶＩＰを絶縁サンプリング用キャパシタＣＳ１Ｎに与える。ＣＭＯＳスイッチＳ２Ｎは、オンになると、負極信号ＶＩＮを絶縁サンプリング用キャパシタＣＳ１Ｐに与える。

絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎは、入力側（高電圧側）と出力側（低電圧側）との間のガルバニック絶縁を確保する機能と、差動入力信号ＶＩＰ，ＶＩＮを構成するコモンモード電圧成分を除去する機能とを有する。

ダイオードＤ１Ｐは、ＣＭＯＳスイッチＳ１ＰおよびＣＭＯＳスイッチＳ２Ｐの入力側に設けられ、保護端子として機能する。ダイオードＤ１Ｎは、ＣＭＯＳスイッチＳ１ＮおよびＣＭＯＳスイッチＳ２Ｎの入力側に設けられ、保護端子として機能する。

ダイオードＤ２Ｐは、ＣＭＯＳスイッチＳ１ＰおよびＣＭＯＳスイッチＳ２Ｎの出力側に設けられ、保護端子として機能する。ダイオードＤ２Ｎは、ＣＭＯＳスイッチＳ１ＮおよびＣＭＯＳスイッチＳ２Ｐの出力側に設けられ、保護端子として機能する。

入力用スイッチトキャパシタ回路１０は、一対のフィードバック用キャパシタＣＦ１Ｐ，ＣＦ１Ｎと、一対のＣＭＯＳスイッチＳ５Ｐ，Ｓ５Ｎと、一対のＣＭＯＳスイッチＳ６Ｐ，Ｓ６Ｎとを備える。

一対のＣＭＯＳスイッチＳ５Ｐ，Ｓ５Ｎは、一対のフィードバック用キャパシタＣＦ１Ｐ，ＣＦ１ＮとＤＡＣ１との間に設けられる。一対のＣＭＯＳスイッチＳ５Ｐ，Ｓ５Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳ６Ｐ，Ｓ６Ｎは、一対のＣＭＯＳスイッチＳ５Ｐ，Ｓ５Ｎと一対のフィードバック用キャパシタＣＦ１Ｐ，ＣＦ１Ｎとの接続ノードと、リファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳ６Ｐ，Ｓ６Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイベルになるとオンになる。

スイッチ部１２は、一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎと、一対のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎとを備える。

一対のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎは、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと一対のフィードバック用キャパシタＣＦ１Ｐ，ＣＦ１Ｎとの接続ノードＮＤ１，ＮＤ２と、全差動増幅器Ａ１の差動入力端子との間に設けられる。一対のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイベルになるとオンになる。

一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと一対のフィードバック用キャパシタＣＦ１Ｐ，ＣＦ１Ｎとの接続ノードＮＤ１，ＮＤ２と、リファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイベルになるとオンになる。

全差動増幅器Ａ１の負極の入力端子は、ＣＭＯＳスイッチＳ４Ｐを介して、接続ノードＮＤ１と接続される。全差動増幅器Ａ１の正極の入力端子は、ＣＭＯＳスイッチＳ４Ｎを介して、接続ノードＮＤ２と接続される。

全差動増幅器Ａ１の負極の出力端子は、コンパレータＣＰ１の負極の入力端子と接続される。全差動増幅器Ａ１の正極の出力端子は、コンパレータＣＰ１の正極の入力端子と接続される。

一対の積分用キャパシタＣＬ１Ｐ，ＣＬ１Ｎは、全差動増幅器Ａ１の差動入力端子と、全差動増幅器Ａ１の差動出力端子との間に設けられる。一対の積分用キャパシタＣＬ１Ｐ，ＣＬ１Ｎは、一対のサンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎの電荷、一対のフィードバック用キャパシタＣＦ１Ｐ，ＣＦ１Ｎの電荷の転送を受ける。

一対のリセット用ＣＭＯＳスイッチＳ７Ｐ，Ｓ７Ｎは、一対の積分用キャパシタＣＬ１Ｐ，ＣＬ１Ｎと並列に接続される。一対のリセット用ＣＭＯＳスイッチＳ７Ｐ，Ｓ７Ｎは、制御信号ＳＬ３がハイレベルになるとオンになる。

コンパレータＣＰ１の負極の入力端子は、全差動増幅器Ａ１の負極の出力端子に接続される。コンパレータＣＰ１の正極の入力端子は、全差動増幅器Ａ１の正極の出力端子に接続される。コンパレータＣＰ１は、正極の入力端子に入力される信号の大きさと、負極の入力端子に入力される信号の大きさを比較して、比較結果を出力する。コンパレータＣＰ１は、パルス密度変調信号ＰＤＭを出力する。

オーバーフロー監視回路６は、コンパレータＣＰ１から出力されるパルス密度変調信号ＰＤＭが連続した“ハイレベル”状態または“ロウレベル”状態となると、一対のリセット用ＣＭＯＳスイッチＳ７Ｐ，Ｓ７Ｎをオン状態にするために、制御信号ＳＬ３をハイレベルにする。これによって、一対の積分用キャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷蓄積量が０にリセットされる。

ＤＦＦ（Ｄ型フリップフロップ）７は、クロックＳＬ２の立ち上りで、コンパレータＣＰ１の出力信号ＰＤＭを保持する。

１ビットのＤＡＣ１は、ＤＦＦ７の出力を受けて、入力用スイッチトキャパシタ回路１０へ差動信号を出力する。ＤＡＣ１は、ＤＦＦ７の出力がハイレベルなら、ＣＭＯＳスイッチＳ５Ｐへハイレベルを出力し、ＣＭＯＳスイッチＳ５Ｎへロウレベルを出力する。ＤＡＣ１は、ＤＦＦ７の出力がロウレベルなら、ＣＭＯＳスイッチＳ５Ｐにロウレベルを出力し、ＣＭＯＳスイッチＳ５Ｎにハイレベルを出力する。

さらに、この半導体集積回路は、アイソレータ３と、遅延回路４と、ノンオーバーラップクロック生成回路２，５とを備える。

遅延回路４は、外部クロックＣＬＫを受ける。遅延回路４による遅延量は、アイソレータ３による信号伝送の時間と同等になるように調整される。

ノンオーバーラップクロック生成回路５は、遅延回路４からの遅延された外部クロックＣＬＫに基づいて、互いにオーパーラップしないクロックＳＬ１およびクロックＳＬ２を出力する。これによって、ＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎ，Ｓ５Ｐ，Ｓ５Ｎの組と、ＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎ，Ｓ６Ｐ，Ｓ６Ｎの組とが交互にオンとなる。

アイソレータ３は、外部クロックＣＬＫを受けて、ノンオーバーラップクロック生成回路２へ出力する。アイソレータ３は、磁気型または容量型のガルバニックアイソレータである。

ノンオーバーラップクロック生成回路２は、アイソレータ３を介して受けた外部クロックＣＬＫに基づいて、互いにオーパーラップしないクロックＳＨ１およびクロックＳＨ２を出力する。これによって、ＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎと、ＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎが交互にオンとなる。

ノンオーバーラップクロック生成回路５から出力されるクロックＳＬ１と、ノンオーバーラップクロック生成回路２から出力されるクロックＳＨ１とが同期する。ノンオーバーラップクロック生成回路５から出力されるクロックＳＬ２と、ノンオーバーラップクロック生成回路２から出力されるクロックＳＨ２とが同期する。

（チップ構成）
上述の半導体集積回路は、スイッチ用の集積回路のチップと、ΔΣ変調器本体のチップから構成される。スイッチ用の集積回路のチップには、ＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎと、ダイオードＤ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎ、ノンオーバーラップクロック生成回路２と、アイソレータ３が実装され、ΔΣ変調器本体のチップには、残りの素子が実装される。

（配置）
絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎは、図２に示すように、キャパシタアレイ２００を用いて形成されている。キャパシタアレイ２００は、複数行複数列に配置された複数の単位キャパシタを含む。単位キャパシタは、基板表面の所定の領域に、下部電極、絶縁層、および上部電極を順次積層したものである。複数の単位キャパシタは、同じ容量値を持つように形成されている。

たとえば、絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎの各々は４つの単位キャパシタの並列接続体で構成される。

複数の単位キャパシタは同じ容量値を持つように形成されているが、実際には、複数の単位キャパシタの容量値は同一にはならず、ばらつく。たとえば絶縁層の膜厚の傾斜により、複数の単位キャパシタの膜厚が一定の傾向を持ってばらついている場合は、図２に示すようにコモンセントロイド配置を行なうことにより、単位キャパシタの製造ばらつきの影響を低減できる。コモンセントロイド配置では、キャパシタＣＳ１Ｐ，ＣＳ１Ｎの各々を構成する偶数個の単位キャパシタの重心位置は、キャパシタアレイ２００の中心点Ｏに一致している。

（動作）
図３は、クロックＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２と、制御信号ＳＬ３のタイミング図である。

まず、制御信号ＳＬ３をハイレベルに設定される。これによって、一対の積分用キャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷蓄積量が０にリセットされる。

その後、制御信号ＳＬ３がロウレベルに設定され、クロックＳＨ１とクロックＳＬ１がともにハイレベルになり、クロックＳＨ２とクロックＳＬ２がともにロウレベルとなると、第１のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎと、第３のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎとがオン状態となり、第２のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎと、第４のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎとがオフ状態となる。

これによって、絶縁サンプリング用キャパシタＣＳ１Ｐには、（ＶＩＰ−ＶＲＥＦ）×ｃｓ１ｐの電荷が蓄積される。絶縁サンプリング用キャパシタＣＳ１Ｎには、（ＶＩＮ−ＶＲＥＦ）×ｃｓ１ｎの電荷が蓄積される。ただし、ｃｓ１ｐは、キャパシタＣＳ１Ｐの容量値であり、ｃｓ１ｎは、キャパシタＣＳ１Ｎの容量値である。本実施の形態では、ｃｓ１ｐ＝ｃｓ１ｎとするが、これに限定するものではない。

次に、クロックＳＨ１とクロックＳＬ１がともにロウレベルになり、クロックＳＨ２とクロックＳＬ２がともにハイレベルとなると、第２のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎと、第４のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎとがオン状態となり、第１のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎと、第３のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎとがオフ状態となる。これにより、絶縁サンプリング用キャパシタＣＳ１Ｐから積分用キャパシタＣＬ１Ｐに（ＶＩＰ−ＶＩＮ）×ｃｓ１ｐの電荷が転送される。また、絶縁サンプリング用キャパシタＣＳ１Ｎから積分用キャパシタＣＬ１Ｎに（ＶＩＰ−ＶＩＮ）×ｃｓ１ｎの電荷が転送される。

また、入力用スイッチトキャパシタ回路１０では、クロックＳＬ１がハイレベルになり、クロックＳＬ２がロウレベルとなると、第６のＣＭＯＳスイッチＳ６Ｐ，Ｓ６Ｎがオフ状態となり、第５のＣＭＯＳスイッチＳ５Ｐ，Ｓ５Ｎがオン状態となる。クロックＳＬ１がロウレベルになり、クロックＳＬ２がハイレベルとなると、第６のＣＭＯＳスイッチＳ６Ｐ，Ｓ６Ｎがオン状態となり、第５のＣＭＯＳスイッチＳ５Ｐ，Ｓ５Ｎがオフ状態となる。

全差動増幅器Ａ１の正極の出力端子がＨレベル、全差動増幅器Ａ１の負極の出力端子がロウレベルの場合に、コンパレータＣＰ１の出力はロウレベル、ＤＦＦ７の出力がロウレベル、ＤＡＣ１からＣＭＯＳスイッチＳ５Ｐへの出力がロウレベル、ＤＡＣ１からＣＭＯＳスイッチＳ５Ｎへの出力がハイレベルとなる。その結果、全差動増幅器Ａ１の差動入力端子に、フィードバックキャパシタＣＦ２Ｐ，ＣＦ２Ｎに蓄積された負に換算される電荷が加えられ、減算が行なわれる。

本実施の形態では、絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎによって、入力側（高電圧側）と出力側（低電圧側）との間のガルバニック絶縁が確保され、差動入力信号ＶＩＰ，ＶＩＮを構成するコモンモード電圧成分が除去される。これによって、入力用スイッチトキャパシタ回路１１に含まれるＣＭＯＳスイッチは、高電圧側に配置されて、高電圧で動作し、スイッチ部１２に含まれるＣＭＯＳスイッチと、入力用スイッチトキャパシタ回路１０に含まれるＣＭＯＳスイッチが、低電圧側に配置されて、低電圧で動作する。低電圧側に配置されたＣＭＯＳスイッチには、絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎによって高電圧成分が見えない。

なお、コンパレータＣＰ１の出力にデジタルフィルタを接続することによって、絶縁ΔΣＡＤＣを構成することができる。このような一連の動作を実行することで、高電圧側と低電圧側の２つの電源間をまたがって、ノイズシェイピング動作が実施される。 さらに、従来の絶縁ΔΣＡＤＣでは、アナログ回路部分は高電圧側にあり、電源ノイズやコモンモードノイズにさらされていた。しかし、本実施の形態の構成によれば、アナログ回路の大部分を低電圧で動作させることができ、これらのノイズの影響を低減できる。

［実施の形態２］
図４は、実施の形態２の半導体集積回路の構成を表わす図である。

図４に示す実施の形態２に係る半導体集積回路が、図１に示す実施の形態１に係る半導体集積回路と相違する点は以下である。

実施の形態２の半導体集積回路は、第１のスイッチトキャパシタ積分器２０とコンパレータＣＰ１の間に、第２のスイッチトキャパシタ積分器２１を含み、コンパレータＣＰ１の出力がデジタルフィルタ２２に接続される。

図５は、第２のスイッチトキャパシタ積分器２１の構成を表わす図である。
第２のスイッチトキャパシタ積分器２１は、スイッチトキャパシタ回路７８と、スイッチトキャパシタ回路７６と、スイッチ部７９と、全差動増幅器Ａ２と、一対の積分用キャパシタＣＬ２Ｐ，ＣＬ２Ｐと、一対のリセット用スイッチＳ１４Ｐ，Ｓ１４Ｎと、１ビットのＤＡＣ７７とを備える。

スイッチトキャパシタ回路７８は、第１のスイッチトキャパシタ積分器２０の全差動増幅器Ａ１の差動出力端子と接続される。スイッチトキャパシタ回路７８は、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎと、一対のＣＭＯＳスイッチＳ８Ｐ，Ｓ８Ｎと、一対のＣＭＯＳスイッチＳ９Ｐ，Ｓ９Ｎとを備える。

一対のＣＭＯＳスイッチＳ８Ｐ，Ｓ８Ｎは、全差動増幅器Ａ１の差動出力信号を受け、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎに接続される。一対のＣＭＯＳスイッチＳ８Ｐ，Ｓ８Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳ９Ｐ，Ｓ９Ｎは、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎと一対のＣＭＯＳスイッチＳ８Ｐ，Ｓ８Ｎとの接続ノードに接続される。一対のＣＭＯＳスイッチＳ９Ｐ，Ｓ９Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイレベルになるとオンになる。

スイッチトキャパシタ回路７６は、ＤＡＣ７７の差動出力端子と接続される。スイッチトキャパシタ回路７６は、一対のフィードバック用キャパシタＣＦ３Ｐ，ＣＦ３Ｎと、一対のＣＭＯＳスイッチＳ１２Ｐ，Ｓ１２Ｎと、一対のＣＭＯＳスイッチＳ１３Ｐ，Ｓ１３Ｎとを備える。

一対のＣＭＯＳスイッチＳ１２Ｐ，Ｓ１２Ｎは、ＤＡＣ７７の差動出力信号を受け、一対のフィードバック用キャパシタＣＦ３Ｐ，ＣＦ３Ｎに接続される。一対のＣＭＯＳスイッチＳ１２Ｐ，Ｓ１２Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳ１３Ｐ，Ｓ１３Ｎは、一対のフィードバック用キャパシタＣＦ３Ｐ，ＣＦ３Ｎと一対のＣＭＯＳスイッチＳ８Ｐ，Ｓ８Ｎとの接続ノードに接続される。一対のＣＭＯＳスイッチＳ１３Ｐ，Ｓ１３Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイレベルになるとオンになる。

スイッチ部１２は、一対のＣＭＯＳスイッチＳ１０Ｐ，Ｓ１０Ｎと、一対のＣＭＯＳスイッチＳ１１Ｐ，Ｓ１１Ｎとを備える。

一対のＣＭＯＳスイッチＳ１１Ｐ，Ｓ１１Ｎは、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎと一対のフィードバック用キャパシタＣＦ３Ｐ，ＣＦ３Ｎとの接続ノードＮＤ３，ＮＤ４と、全差動増幅器Ａ２の差動入力端子との間に設けられる。一対のＣＭＯＳスイッチＳ１１Ｐ，Ｓ１１Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイベルになるとオンになる。

一対のＣＭＯＳスイッチＳ１０Ｐ，Ｓ１０Ｎは、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎと一対のフィードバック用キャパシタＣＦ３Ｐ，ＣＦ３Ｎとの接続ノードＮＤ３，ＮＤ４と、リファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳ１０Ｐ，Ｓ１０Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイベルになるとオンになる。

全差動増幅器Ａ２の負極の入力端子は、ＣＭＯＳスイッチＳ１１Ｐを介して、接続ノードＮＤ３と接続される。全差動増幅器Ａ２の正極の入力端子は、ＣＭＯＳスイッチＳ１１Ｎを介して、接続ノードＮＤ４と接続される。

全差動増幅器Ａ２の負極の出力端子は、コンパレータＣＰ１の負極の入力端子と接続される。全差動増幅器Ａ２の正極の出力端子は、コンパレータＣＰ１の正極の入力端子と接続される。

一対の積分用キャパシタＣＬ２Ｐ，ＣＬ２Ｎは、全差動増幅器Ａ２の差動入力端子と、全差動増幅器Ａ２の差動出力端子との間に設けられる。一対の積分用キャパシタＣＬ２Ｐ，ＣＬ２Ｎは、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎの電荷、一対のフィードバック用キャパシタＣＦ３Ｐ，ＣＦ３Ｎの電荷の転送を受ける。

一対のリセット用ＣＭＯＳスイッチＳ１４Ｐ，Ｓ１４Ｎは、一対の積分用キャパシタＣＬ２Ｐ，ＣＬ２Ｎと並列に接続される。一対のリセット用ＣＭＯＳスイッチＳ１４Ｐ，Ｓ１４Ｎは、制御信号ＳＬ３がハイレベルになるとオンになる。

ＤＡＣ７７は、ＤＡＣ１と同様に、ＤＦＦ７の出力を受けて、入力用スイッチトキャパシタ回路１０へ差動信号を出力する。

本実施の形態の構成によれば、第１のスイッチトキャパシタ積分器２０とコンパレータＣＰ１の間に、第２のスイッチトキャパシタ積分器２１を設けることによって、実施の形態１による絶縁ΔΣＡＤＣよりも、ノイズシェイピングの能力が向上し、低域の雑音を高域に移動する能力が強化される。さらに、第２のスイッチトキャパシタ積分器２１を１段を追加する毎にノイズシェイパの次数が１上がるため、第２のスイッチトキャパシタ積分器を複数段設けることによって、さらに高精度な絶縁ΔΣＡＤＣを実現することができる。

［実施の形態３］
図６は、実施の形態３の半導体集積回路の構成を表わす図である。

図６に示す実施の形態３に係る半導体集積回路が、図１に示す実施の形態１に係る半導体集積回路と相違する点は以下である。

実施の形態３の半導体集積回路は、入力用スイッチキャパシタ回路２４をさらに備え、第１のスイッチトキャパシタ積分器２０とコンパレータＣＰ１の間に、加算回路２３をさらに備える点である。

入力用スイッチキャパシタ回路２４は、一対のＣＭＯＳスイッチＳ１ＦＰ，Ｓ１ＦＮと、一対のＣＭＯＳスイッチＳ２ＦＰ，Ｓ２ＦＮと、一対の絶縁サンプリング用キャパシタＣＳ４Ｐ，ＣＳ４Ｎと、ダイオードＤ３Ｐ，Ｄ３Ｎとを備える。

一対のＣＭＯＳスイッチＳ１ＦＰ，Ｓ１ＦＮは、差動入力信号ＶＩＰ，ＶＩＮを受け、一対のサンプリング用キャパシタＣＳ２Ｐ，ＣＳ２Ｎに接続される。一対のＣＭＯＳスイッチＳ１ＦＰ，Ｓ１ＦＮは、クロックＳＨ１を受ける第１動作型であり、クロックＳＨ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳ２ＦＰ，Ｓ２ＦＮは、差動入力信号ＶＩＰ，ＶＩＮを受け、一対のサンプリング用キャパシタＣＳ２Ｎ，ＣＳ２Ｐに接続される。一対のＣＭＯＳスイッチＳ２ＦＰ，Ｓ２ＦＮは、クロックＳＨ２を受ける第２動作型であり、クロックＳＨ２がハイレベルになるとオンになる。

ＣＭＯＳスイッチＳ１ＦＰは、オンになると、正極信号ＶＩＰを絶縁サンプリング用キャパシタＣＳ４Ｐに与える。ＣＭＯＳスイッチＳ１ＦＮは、オンになると、負極信号ＶＩＮを絶縁サンプリング用キャパシタＣＳ４Ｎに与える。

ＣＭＯＳスイッチＳ２ＦＰは、オンになると、正極信号ＶＩＰを絶縁サンプリング用キャパシタＣＳ４Ｎに与える。ＣＭＯＳスイッチＳ２ＦＮは、オンになると、負極信号ＶＩＮを絶縁サンプリング用キャパシタＣＳ４Ｐに与える。

ダイオードＤ３Ｐは、ＣＭＯＳスイッチＳ１ＦＰおよびＣＭＯＳスイッチＳ２ＦＮの出力側に設けられ、保護端子として機能する。ダイオードＤ３Ｎは、ＣＭＯＳスイッチＳ１ＦＮおよびＣＭＯＳスイッチＳ２ＦＰの出力側に設けられ、保護端子として機能する。

加算回路２３は、一対のＣＭＯＳスイッチＳＳ１Ｐ，ＳＳ１Ｎと、一対のＣＭＯＳスイッチＳＳ２Ｐ，ＳＳ２Ｎと、加算用キャパシタＣＳ３Ｐ，ＣＳ３Ｎと、一対のＣＭＯＳスイッチＳＳ５Ｐ，ＳＳ５Ｎと、一対のＣＭＯＳスイッチＳＳ６Ｐ，ＳＳ６Ｎとを備える。

一対のＣＭＯＳスイッチＳＳ１Ｐ，ＳＳ１Ｎは、第１のスイッチトキャパシタ積分器２０の全差動増幅器Ａ１の差動出力端子と、一対の加算用キャパシタＣＳ３Ｐ，ＣＳ３Ｎとの間に設けられる。一対のＣＭＯＳスイッチＳＳ１Ｐ，ＳＳ１Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳＳ２Ｐ，ＳＳ２Ｎは、一対のＣＭＯＳスイッチＳＳ１Ｐ，ＳＳ１Ｎと一対の加算用キャパシタＣＳ３Ｐ，ＣＳ３Ｎとの接続ノードとリファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳＳ２Ｐ，ＳＳ２Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳＳ６Ｐ，ＳＳ６Ｎは、一対の絶縁サンプリング用キャパシタＣＳ４Ｐ，ＣＳ４Ｎと一対のキャパシタＣＳ３Ｐ，ＣＳ３Ｎとの接続ノードＮＤ５，ＮＤ６と、コンパレータＣＰ１の入力端子との間に設けられる。一対のＣＭＯＳスイッチＳＳ６Ｐ，ＳＳ６Ｎは、クロックＳＬ１を受ける第１動作型であり、クロックＳＬ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳＳ５Ｐ，ＳＳ５Ｎは、一対の絶縁サンプリング用キャパシタＣＳ４Ｐ，ＣＳ４Ｎと一対の加算用キャパシタＣＳ３Ｐ，ＣＳ３Ｎとの接続ノードＮＤ５，ＮＤ６と、リファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳＳ５Ｐ，ＳＳ５Ｎは、クロックＳＬ２を受ける第１動作型であり、クロックＳＬ２がハイレベルになるとオンになる。

（動作）
クロックＳＨ１とクロックＳＬ１がともにハイレベルになり、クロックＳＨ２とクロックＳＬ２がともにロウレベルとなると、ＣＭＯＳスイッチＳ１ＦＰ，Ｓ１ＦＮと、ＣＭＯＳスイッチＳＳ５Ｐ，ＳＳ５Ｎと、ＣＭＯＳスイッチＳＳ２Ｐ，ＳＳ２Ｎとがオン状態となり、ＣＭＯＳスイッチＳ２ＦＰ，Ｓ２ＦＮと、ＣＭＯＳスイッチＳＳ６Ｐ，ＳＳ６Ｎと、ＣＭＯＳスイッチＳＳ１Ｐ，ＳＳ１Ｎとがオフ状態となる。

これによって、絶縁サンプリング用キャパシタＣＳ４Ｐには、（ＶＩＰ−ＶＲＥＦ）×ｃｓ４ｐの電荷が蓄積される。絶縁サンプリング用キャパシタＣＳ４Ｎには、（ＶＩＮ−ＶＲＥＦ）×ｃｓ４ｎの電荷が蓄積される。ただし、ｃｓ４ｐは、キャパシタＣＳ４Ｐの容量値であり、ｃｓ４ｎは、キャパシタＣＳ４Ｎの容量値である。本実施の形態では、ｃｓ４ｐ＝ｃｓ４ｎとするが、これに限定するものではない。

クロックＳＨ１とクロックＳＬ１がともにロウレベルになり、クロックＳＨ２とクロックＳＬ２がともにハイレベルとなると、ＣＭＯＳスイッチＳ１ＦＰ，Ｓ１ＦＮと、ＣＭＯＳスイッチＳＳ５Ｐ，ＳＳ５Ｎと、ＣＭＯＳスイッチＳＳ２Ｐ，ＳＳ２Ｎとがオフ状態となり、ＣＭＯＳスイッチＳ２ＦＰ，Ｓ２ＦＮと、ＣＭＯＳスイッチＳＳ６Ｐ，ＳＳ６Ｎと、ＣＭＯＳスイッチＳＳ１Ｐ，ＳＳ１Ｎとがオン状態となる。

これによって、絶縁サンプリング用キャパシタＣＳ４Ｐから加算用キャパシタＣＳ３Ｐには、（ＶＩＰ−ＶＩＮ）×ｃｓ４ｐの電荷が送られるとともに、全差動増幅器Ａ１の負極の出力が送られ、加算用キャパシタＣＳ３Ｐは、ＣＭＯＳスイッチＳＳ６Ｐを介して、コンパレータＣＰ１の負極の入力端子と接続する。

また、絶縁サンプリング用キャパシタＣＳ４Ｎから加算用キャパシタＣＳ３Ｎには、（ＶＩＮ−ＶＩＰ）×ｃｓ４ｎの電荷が送られるとともに、全差動増幅器Ａ１の正極の出力が送られ、加算用キャパシタＣＳ３Ｎは、ＣＭＯＳスイッチＳＳ６Ｎを介して、コンパレータＣＰ１の正極の入力端子と接続する。

本実施の形態の構成によれば、加算回路によるフィードフォワード経路によって、スイッチトキャパシタ積分器の出力は、主振幅に伴う大きな積分波形が無くなり、量子化雑音に起因する積分波形が中心となる。その結果、スイッチトキャパシタ積分器の出力の振幅が小さなくなるので、スイッチトキャパシタ積分器の歪みが小さくなり、実施の形態１による絶縁ΔΣＡＤＣよりも、歪みを低減することができる。

［実施の形態４］
図７は、実施の形態４の半導体集積回路の構成を表わす図である。

図７に示す実施の形態４に係る半導体集積回路が、図６に示す実施の形態３に係る半導体集積回路と相違する点は以下である。

実施の形態４の半導体集積回路は、第１のスイッチトキャパシタ積分器２０と加算回路２３との間に、第３のスイッチトキャパシタ積分器２５を備える点である。

図８は、第３のスイッチトキャパシタ積分器２５の構成を表わす図である。
第３のスイッチトキャパシタ積分器２５は、図５の第２のスイッチトキャパシタ積分器２１と同様に、スイッチトキャパシタ回路７８と、スイッチ部７９と、全差動増幅器Ａ２と、一対の積分用キャパシタＣＬ２Ｐ，ＣＬ２Ｐと、一対のリセット用スイッチＳ１４Ｐ，Ｓ１４Ｎとを備える。しかし、この第３のスイッチトキャパシタ積分器２５は、図５の第２のスイッチトキャパシタ積分器２１に含まれる、スイッチトキャパシタ回路７６および１ビットのＤＡＣ７７とを含まない。

本実施の形態の構成によれば、実施の形態３と同様に、スイッチトキャパシタ積分器の歪みが小さくなり、実施の形態１による絶縁ΔΣＡＤＣよりも、歪みを低減することができる。

また、本実施の形態の構成によれば、第３のスイッチトキャパシタ積分器２５を追加することによって、実施の形態２よりも、歪みを押さえつつ、高精度化することができる。

［実施の形態５］
図９は、実施の形態５の半導体集積回路の構成を表わす図である。

この半導体集積回路は、絶縁コンパレータの機能を有し、入力用スイッチトキャパシタ回路１１０と、一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎと、比較回路９１と、ラッチ回路３１と、ノンオーバーラップクロック生成回路２と、アイソレータ３と、遅延回路４と、クロック生成回路５５とを備える。

ノンオーバーラップクロック生成回路２と、アイソレータ３と、遅延回路４とは、実施の形態１で説明したものと同様なので、説明を繰り返さない。

クロック生成回路５５は、遅延回路４から出力されるクロックに基づいて、クロックＳＬ２を出力する。

比較回路９１は、差動対Ｕ１と、定電流源Ｉ１と、定電流源Ｉ２とを備える。差動対Ｕ１は、一対のＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２と、定電流源Ｉ３とを含む。

入力用スイッチトキャパシタ回路１１０は、一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎと、一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎと、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと、ダイオードＤ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎとを備える。

一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎは、差動入力信号ＶＩＰ，ＶＩＮを受け、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎに接続される。一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎは、クロックＳＨ１を受ける第１動作型であり、クロックＳＨ１がハイレベルになるとオンになる。

一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎは、レファレンス電圧Ｖｒを受け、一対の絶縁サンプリング用キャパシタＣＳ１Ｎ，ＣＳ１Ｐに接続される。一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎは、クロックＳＨ２を受ける第２動作型であり、クロックＳＨ２がハイレベルになるとオンになる。

ＣＭＯＳスイッチＳ１Ｐは、オンになると、正極信号ＶＩＰを絶縁サンプリング用キャパシタＣＳ１Ｐに与える。ＣＭＯＳスイッチＳ１Ｎは、オンになると、負極信号ＶＩＮを絶縁サンプリング用キャパシタＣＳ１Ｎに与える。

ＣＭＯＳスイッチＳ２Ｐは、オンになると、レファレンス電圧Ｖｒを絶縁サンプリング用キャパシタＣＳ１Ｐに与える。ＣＭＯＳスイッチＳ２Ｎは、オンになると、レファレンス電圧Ｖｒを絶縁サンプリング用キャパシタＣＳ１Ｎに与える。

ダイオードＤ１Ｐは、ＣＭＯＳスイッチＳ１ＰおよびＣＭＯＳスイッチＳ２Ｐの入力側に設けられ、保護端子として機能する。ダイオードＤ１Ｎは、ＣＭＯＳスイッチＳ１ＮおよびＣＭＯＳスイッチＳ２Ｎの入力側に設けられ、保護端子として機能する。

ダイオードＤ２Ｐは、ＣＭＯＳスイッチＳ１ＰおよびＣＭＯＳスイッチＳ２Ｎの出力側に設けられ、保護端子として機能する。ダイオードＤ２Ｎは、ＣＭＯＳスイッチＳ１ＮおよびＣＭＯＳスイッチＳ２Ｐの出力側に設けられ、保護端子として機能する。

一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと、比較回路９１内の一対のＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２のゲートとの接続ノードＮＮＤ１，ＮＮＤ２と、リファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、クロックＳＬ２を受ける第２動作型であり、クロックＳＬ２がハイベルになるとオンになる。

一対のＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２は、絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと接続されるゲートと、共通の定電流源Ｉ３と接続されるソースと、一対の定電流源Ｉ１，Ｉ２およびラッチ回路３１と接続されるドレインとを有する。

ラッチ回路３１は、比較回路９１の出力をラッチする。
（動作）
この半導体集積回路は、以下の動作を行なう。
（１）リセット動作
クロックＳＨ２およびクロックＳＬ２がハイレベルで、クロックＳＨ１がロウレベルのときには、一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎがオフとなり、一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎと、一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、オンとなる。これによって、絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎの蓄積電荷量は０にリセットされる。
（２）比較動作
クロックＳＨ２およびクロックＳＬ２がロウレベルで、クロックＳＨ１がハイレベルのときには、一対のＣＭＯＳスイッチＳ１Ｐ，Ｓ１Ｎがオンとなり、一対のＣＭＯＳスイッチＳ２Ｐ，Ｓ２Ｎと、一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、オフとなる。これによって、絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎにｃｓ１ｐ×ＶＩＰ，ｃｓ１ｎ×ＶＩＮの電荷が蓄積される。比較回路９１にて、正極信号ＶＩＰと負極信号ＶＩＮの大きさの比較が行なわれる。

本実施の形態の構成によれば、入力端子から絶縁された状態で電圧比較動作が実行できる。

［実施の形態６］
図１０は、実施の形態６の半導体集積回路の構成を表わす図である。

この半導体集積回路が、図９の実施の形態５の半導体集積回路と相違する点は、一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎの接続先である。

一対のＣＭＯＳスイッチＳ３Ｐ，Ｓ３Ｎは、一対の絶縁サンプリング用キャパシタＣＳ１Ｐ，ＣＳ１Ｎと、比較回路９１内の一対のＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２のゲートとの接続ノードＮＮＤ１，ＮＮＤ２と、一対のＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２のドレインとの間に設けられる。これによって、オフセット電圧を除去することができる。

本実施の形態の構成によれば、入力端子から絶縁された状態で、かつオフセット電圧を除去して電圧比較動作が実行できる。

［実施の形態７］
図１１は、実施の形態７の半導体集積回路の構成を表わす図である。

この半導体集積回路が、図９の実施の形態５の半導体集積回路と相違する点は、比較回路９１と、ラッチ回路３１との間に一対のキャパシタＣＳ２Ｐ，ＣＳ２Ｎと、一対のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎとを備える点である。

一対のキャパシタＣＳ２Ｐ，ＣＳ２Ｎは、一対のＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２のドレインと、ラッチ回路３１との間に設けられる。

一対のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎは、 一対のキャパシタＣＳ２Ｐ，ＣＳ２Ｎとラッチ回路３１との接続ノードと、リファレンス電圧端子との間に設けられる。一対のＣＭＯＳスイッチＳ４Ｐ，Ｓ４Ｎは、クロックＳＬ２を受ける第１動作型であり、クロックＳＬ２がハイベルになるとオンになる。
本実施の形態の構成によれば、入力端子から絶縁された状態で、かつオフセット電圧を除去して電圧比較動作が実行できる。また、本実施の形態の構成では、実施の形態５による絶縁コンパレータより高速に動作できる。

［実施の形態８］
図１２は、実施の形態８の半導体集積回路の構成を表わす図である。

この半導体集積回路は、逐次比較型ＡＤＣであり、図９に示す実施の形態５の絶縁コンパレータ４１と、一対の逐次比較レジスタ回路４２，４３と、容量型ＤＡＣ４４と、比較回路９２とを備える。

逐次比較レジスタ回路４２，４３は、ラッチ回路３１の出力信号ＤＯＵＴに従って比較対象電圧ＶＣ１，ＶＣ２を生成する動作および比較結果を示すデータを生成する。

容量型ＤＡＣ４４は、逐次比較レジスタ回路４２，４３からの出力データ信号に従って接続経路を切換え、接続経路に従って容量結合により比較対象電圧ＶＣ１，ＶＣ２の電圧レベルを調整する。

比較回路９２は、差動対Ｕ２を備える。差動対Ｕ２は、一対のＮチャネルＭＯＳトランジスタＴＲ３，ＴＲ４と、定電流源Ｉ４とを含む。

差動対Ｕ２は、比較対象電圧ＶＣ１、ＶＣ２を差動電流に変換する。
一対のＮチャネルＭＯＳトランジスタＴＲ３，ＴＲ４は、比較対象電圧ＶＣ１，ＶＣ２を受けるゲートと、共通の定電流源Ｉ４と接続されるソースと、ノードＮＤ７，ＮＤ８と接続されるドレインとを有する。

比較回路９１と比較回路９２の接続ノードＮＤ７，ＮＤ８にラッチ回路３１が接続される。差動対Ｕ１の出力と差動対Ｕ２の出力とが差動電流で合成されてラッチ回路３１に入力される。

ラッチ回路３１に入力される正極の信号をＶＰとし、ラッチ回路３１に入力される負極の信号をＶＮとする。ラッチ回路３１は、（ＶＰ−ＶＮ）がグランド電圧（０Ｖ）よりも高いか否かによって、“０”または“１”の信号ＤＯＵＴを出力する。

逐次比較レジスタ回路４２，４３は、ラッチ回路３１の出力信号ＤＯＵＴに従って、その出力ノードＢｚＰ、Ｂ０Ｐ〜ＢｎＰ，ＢｚＮ、Ｂ０Ｎ〜ＢｎＮに対する内部の変換結果データビットの設定および比較対象ビットの設定を実行する。

図１２に示すＡＤＣにおいては、出力データが１２ビットの例が示されているが、このＡＤＣは、１２ビットＡＤＣではなく、他のビット幅のＡＤＣであってもよい。

容量型ＤＡＣ４４は、逐次比較レジスタ回路４２の出力ノードＢｚＰ、Ｂ０Ｐ〜ＢｎＰそれぞれに対して設けられるＣＭＯＳスイッチＳｚＰ、Ｓ０Ｐ〜ＳｎＰを含む。ＣＭＯＳスイッチＣＭＯＳスイッチＳｚＰ、Ｓ０Ｐ〜ＳｎＰは、各々２入力端子を有し、接地電圧Ｖｓｓ、基準電圧ＶＲＥＦのいずれかを逐次比較レジスタ回路４２の対応の出力ノードからの制御信号に従って選択する。

容量型ＤＡＣ４４は、ＣＭＯＳスイッチＳｚＰ、Ｓ０Ｐ〜ＳｎＰそれぞれに対応して設けられる容量素子Ｃ０Ｐ′およびＣ０Ｐ〜ＣｎＰと、比較対象電圧線ＬａＰおよびＬｂＰの間に接続される結合容量素子ＣｃＰを有する。この比較対象電圧線ＬａＰおよびＬｂＰに対しては、それぞれＣＭＯＳスイッチＳｃ２ＰおよびＳｃ１Ｐが設けられ、比較対象電圧線ＬａＰおよびＬｂＰは、ＣＭＯＳスイッチＳｃ２ＰおよびＳｃ１Ｐにより、プリチャージ時、基準電圧ＶＲＥＦにプリチャージされる。

容量素子ＣｍＰ〜ＣｎＰが比較対象電圧線ＬａＰに結合され、容量素子Ｃ０Ｐ′およびＣ０Ｐ〜Ｃ（ｍ−１）Ｐが比較対象電圧線ＬｂＰに結合される。比較対象電圧線ＬａＰおよびＬｂＰの間に結合容量素子ＣｃＰが配置される。

一般に、容量素子Ｃ０Ｐ〜ＣｎＰは、それぞれの容量値が、対応のビット位置に応じて重み付けされる。容量素子ＣｉＰ（ｉ＝０〜ｎ）は、２＾ｉ・Ｃ０の容量値を有する。なお、記号＾は、べき乗を示す。ＣｃＰ＝ｍ／（ｍ−１）・Ｃ０である。

出力ノードＢｚＰから出力されるダミー出力ビットに対して設けられる容量素子Ｃ０Ｐ′は、ダミー容量であり、容量素子Ｃ０Ｐと同じ容量値を有する。このダミー容量素子Ｃ０Ｐ′により、２進探索法による比較基準電圧を生成することができる。

容量型ＤＡＣ４４は、逐次比較レジスタ回路４３の出力ノードＢｚＮ、Ｂ０Ｎ〜ＢｎＮそれぞれに対して設けられるＣＭＯＳスイッチＳｚＮ、Ｓ０Ｎ〜ＳｎＮを含む。ＣＭＯＳスイッチＣＭＯＳスイッチＳｚＮ、Ｓ０Ｎ〜ＳｎＮは、各々２入力端子を有し、接地電圧Ｖｓｓ、基準電圧ＶＲＥＦのいずれかを逐次比較レジスタ回路４３の対応の出力ノードからの制御信号に従って選択する。

容量型ＤＡＣ４４は、ＣＭＯＳスイッチＳｚＮ、Ｓ０Ｎ〜ＳｎＮそれぞれに対応して設けられる容量素子Ｃ０Ｎ′およびＣ０Ｎ〜ＣｎＮと、比較対象電圧線ＬａＮおよびＬｂＮの間に接続される結合容量素子ＣｃＮを有する。この比較対象電圧線ＬａＮおよびＬｂＮに対しては、それぞれＣＭＯＳスイッチＳｃ２ＮおよびＳｃ１Ｎが設けられ、比較対象電圧線ＬａＮおよびＬｂＮは、ＣＭＯＳスイッチＳｃ２ＮおよびＳｃ１Ｎにより、プリチャージ時、基準電圧ＶＲＥＦにプリチャージされる。

容量素子ＣｍＮ〜ＣｎＮが比較対象電圧線ＬａＮに結合され、容量素子Ｃ０Ｎ′およびＣ０Ｎ〜Ｃ（ｍ−１）Ｎが比較対象電圧線ＬｂＮに結合される。比較対象電圧線ＬａＮおよびＬｂＮの間に結合容量素子ＣｃＮが配置される。

一般に、容量素子Ｃ０Ｎ〜ＣｎＮは、それぞれの容量値が、対応のビット位置に応じて重み付けされる。容量素子ＣｉＮ（ｉ＝０〜ｎ）は、２＾ｉ・Ｃ０の容量値を有する。なお、記号＾は、べき乗を示す。ＣｃＮ＝ｍ／（ｍ−１）・Ｃ０である。

出力ノードＢｚＮから出力されるダミー出力ビットに対して設けられる容量素子Ｃ０Ｎ′は、ダミー容量であり、容量素子Ｃ０Ｎと同じ容量値を有する。このダミー容量素子Ｃ０Ｎ′により、２進探索法による比較基準電圧を生成することができる。

（動作）
図１３は、図１２に示す逐次比較型ＡＤＣに入力される正極信号ＶＩＰと負極信号ＶＩＮの差のアナログ／デジタル変換動作を示すフローチャートである。図１４は、図１２に示す逐次比較型ＡＤＣの変換時の（ＶＰ−ＶＮ）の変化シーケンスの一例を示す図である。以下では、図１２におけるＳｎＰ、ＣｎＰ、ＢｎＰ、ＳｎＮ、ＣｎＮ、ＢｎＮのｎを１１であるとして説明する。

ステップＳ１において、アナログ／デジタル変換動作が始まると、逐次比較レジスタ回路４２，４３は、変換後のデジタルデータの最上位ビットを指定するため、ビット位置ｎを１１に設定する。

ステップＳ２において、逐次比較レジスタ回路４２，４３は、ＣＭＯＳスイッチＳｃ１Ｐ，Ｓｃ２Ｐ，Ｓｃ１Ｎ，Ｓｃ２Ｎをオン（ＯＮ）状態に設定し、比較対象電圧線ＬａＰ，ＬｂＰ，ＬａＮおよびＬｂＮを、基準電圧ＶＲＥＦに充電する。また、逐次比較レジスタ回路４２，４３は、出力ノードＢｚＰ、Ｂ０Ｐ〜ＢｎＰ、出力ノードＢｚＮ、Ｂ０Ｎ〜ＢｎＮからの出力ビットの状態を設定して、ＣＭＯＳスイッチＣＭＯＳスイッチＳｚＰ、Ｓ０Ｐ〜ＳｎＰ、ＳｚＮ、Ｓ０Ｎ〜ＳｎＮに接地電圧Ｖｓｓを選択させる。これにより、容量素子Ｃ０Ｐ′、Ｃ０Ｐ〜ＣｎＰ、Ｃ０Ｎ′およびＣ０Ｎ〜ＣｎＮには、基準電圧ＶＲＥＦの電圧レベルに応じた電荷が蓄積される。

ステップＳ３において、逐次比較レジスタ回路４２，４３は、ＣＭＯＳスイッチＳｃ１Ｐ，Ｓｃ２Ｐ，Ｓｃ１Ｎ，Ｓｃ２Ｎをオフ（ＯＦＦ）状態に設定し、比較対象電圧線ＬａＰ，ＬｂＰ，ＬａＮおよびＬｂＮの基準電圧ＶＲＥＦへの充電を停止させる。また、ＣＭＯＳスイッチＳｚＰ、ＳｚＮは、対応のビットが“０”に設定され、接地電圧Ｖｓｓを選択する状態に維持される。

上述のステップＳ１〜Ｓ３により、比較対象電圧線ＬａＰ，ＬｂＰ，ＬａＮおよびＬｂＮのプリチャージが完了する。

ステップＳ４において、逐次比較レジスタ回路４２，４３は、ＣＭＯＳスイッチＳｎＰを基準電圧ＶＲＥＦを選択する状態に設定し、ＣＭＯＳスイッチＳｎＮを接地電圧Ｖｓｓを選択する状態に設定し（ビットｄｎを“１”に設定し）、ＣＭＯＳスイッチＳ０Ｐ〜Ｓ（ｎ−１）Ｐを接地電圧Ｖｓｓを選択する状態に設定し、ＣＭＯＳスイッチＳ０Ｎ〜Ｓ（ｎ−１）Ｎを基準電圧ＶＲＥＦを選択する状態に設定する（ビットｄ０〜ｄ（ｎ−１）を“０”に設定する）。

このＣＭＯＳスイッチの接続経路の設定により、接地ノードに結合される容量素子により比較対象電圧線ＬａＰ、ＬｂＰ、ＬａＮ、およびＬｂＮの電圧レベルが低下し、基準電圧ＶＲＥＦに接続される容量素子により比較対象電圧線ＬａＰ、ＬｂＰ、ＬａＮ、およびＬｂＮの電圧レベルが上昇し、これらの容量素子の間で電荷が再配分される。

今、ビット位置ｎが最上位ビットを示す１１の場合には、基準電圧ＶＲＥＦと接地ノードの間で、容量素子Ｃ１１Ｐが、容量素子Ｃ０Ｐ′およびＣ０Ｐ〜Ｃ１０Ｐの合成容量と直列に接続され、電荷の再配分が行なわれる。この場合、容量素子Ｃ１１の容量値が（２＾１１・Ｃ）であり、残りの容量素子Ｃ０Ｐ′およびＣ０Ｐ〜Ｃ１０Ｐの容量値の和と等しいため、比較対象電圧線ＬａＰおよびＬｂＰの電圧ＶＣ１は、（ＶＲＥＦ／２）だけ増加する。逆に、比較対象電圧線ＬａＮおよびＬｂＮの電圧ＶＣ２は、（ＶＲＥＦ／２）だけ減少する。

その結果、ｎ＝１１のときには、ラッチ回路３１に入力される（ＶＰ−ＶＮ）は、図１４に示すように、ＶＲＥＦだけ変化する。また、ｎ＝１０のときには、（ＶＰ−ＶＮ）は、図１４に示すように、（ＶＲＥＦ／２）だけ変化し、ｎが減少するにつれて、（ＶＰ−ＶＮ）の変化量も減少する。

ステップＳ５において、逐次比較レジスタ回路４２，４３は、ラッチ回路３１の出力信号ＤＯＵＴの論理値が“０”および“１”のいずれであるかに基づいて、（ＶＰ−ＶＮ）がグランド電圧ＧＮＤよりも高いかを判定する。（ＶＰ−ＶＮ）が、グランド電圧ＧＮＤよりも高いときには、処理がステップＳ６に進み、（ＶＰ−ＶＮ）が、グランド電圧ＧＮＤ以下のときには、処理がステップＳ７に進む。

ステップＳ６において、逐次比較レジスタ回路４２，４３は、ＣＭＯＳスイッチＳｎＰの状態が接地電圧Ｖｓｓを選択する状態に設定し、ＣＭＯＳスイッチＳｎＮの状態が基準電圧ＶＲＥＦを選択する状態に設定して、対応のデータビットｄｎが“０”に設定される。

ステップＳ７において、変換対象ビットを１ビット下位側にずらせるため、ｎを（ｎ−１）で置換する。

ステップＳ８において、このビット位置ｎが０以上であるかの判定が行なわれる。ビット位置を示す値ｎが０以上のときには、まだ最下位ビットの変換動作が処理されていないため、再びステップＳ４へ戻る。

ステップＳ８において、ビット位置を示す値ｎが負の値のときには、処理がステップＳ９に進む。

ステップＳ９において、ＣＭＯＳスイッチＳ０Ｐ〜ＳｎＰ、Ｓ０Ｎ〜ＳｎＮの状態を出力する。すなわち、逐次比較レジスタ回路４２，４３のラッチデータｄ０〜ｄ１１が、アナログ入力電圧ＶＩＰとＶＩＮの差分のデジタル変換値として出力される。

本実施の形態の構成により、絶縁コンパレータの高電圧側の入力電圧が低電圧側の容量型ＤＡＣの電圧に基づいて二分木探索動作で比較動作されてデジタル値を出力する。
本実施の形態によれば、アナログ回路の大部分を低電圧側で動作させることができ、電源ノイズに強い絶縁ＡＤＣを構成することができる。また、本実施の形態の構成では、絶縁ΔΣモジュレータ(ＡＤＣ)よりも小さな遅延時間でＡＤ変換を実行できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，７７ ＤＡＣ、２，５ ノンオーバーラップクロック生成回路、３ アイソレータ、４ 遅延回路、６ オーバーフロー監視回路、７ ＤＥＦ、１０，１１，２４，７６，７７，７８，１１０ 入力用スイッチトキャパシタ回路、１２，７９ スイッチ部、２０ 第１のスイッチトキャパシタ積分器、２１ 第２のスイッチトキャパシタ積分器、２３ 加算回路、２５ 第３のスイッチキャパシタ積分器、３１ ラッチ回路、４２，４３ 逐次比較レジスタ、４４ 容量型ＤＡＣ、９１，９２ 比較回路、５５ クロック生成回路、ＣＰ１ コンパレータ、Ａ１，Ａ２ 全差動増幅器、Ｓ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ３Ｐ，Ｓ３Ｎ，Ｓ４Ｐ，Ｓ４Ｎ，Ｓ５Ｐ，Ｓ５Ｎ，Ｓ６Ｐ，Ｓ６Ｎ，Ｓ７Ｐ，Ｓ７Ｎ，Ｓ８Ｐ，Ｓ８Ｎ，Ｓ９Ｐ，Ｓ９Ｎ，Ｓ１０Ｐ，Ｓ１０Ｎ，Ｓ１１Ｐ，Ｓ１１Ｎ，Ｓ１２Ｐ，Ｓ１２Ｎ，Ｓ１３Ｐ，Ｓ１３Ｎ，Ｓ１ＦＰ，Ｓ１ＦＮ，Ｓ２ＦＰ，Ｓ２ＦＮ，ＳＳ１Ｐ，ＳＳ１Ｎ，ＳＳ２Ｐ，ＳＳ２Ｎ，ＳＳ３Ｐ，ＳＳ３Ｎ，ＳＳ５Ｐ，ＳＳ５Ｎ，ＳＳ６Ｐ，ＳＳ６Ｎ，Ｓ０Ｐ〜ＳｎＰ，Ｚ０Ｎ〜ＳｎＮ，ＳｚＰ，ＳｚＮ，Ｓｃ１Ｐ，Ｓｃ１Ｎ，Ｓｃ２Ｐ，Ｓｃ２Ｎ ＣＭＯＳスイッチ、ＣＳ１Ｐ，ＣＳ１Ｎ，ＣＳ２Ｐ，ＣＳ２Ｎ，ＣＳ３Ｐ，ＣＳ３Ｎ 絶縁サンプリング用キャパシタ、ＣＬ１Ｐ，ＣＬ１Ｎ，ＣＬ２Ｐ，ＣＬ２Ｎ 積分用キャパシタ、ＣＦ１Ｐ，ＣＦ１Ｎ，ＣＦ３Ｐ，ＣＦ３Ｎ フィードバック用キャパシタ、ＣＳ３Ｐ，ＣＳ３Ｎ 加算用キャパシタ、Ｃ０Ｐ〜ＣｎＰ，Ｃ０Ｎ〜ＣｎＮ，Ｃ０Ｐ′，Ｃ０Ｎ′ キャパシタ、Ｕ１，Ｕ２ 差動対、Ｉ１，Ｉ２，Ｉ３，Ｉ４ 定電流源、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ ＮチャネルＭＯＳトランジスタ、Ｄ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２Ｎ ダイオード。

Claims (12)

1. 第１のスイッチトキャパシタ積分器を備え、
   前記第１のスイッチトキャパシタ積分器は、
   差動入力信号を受け、第１の一対のサンプリング用キャパシタを含む第１の入力用スイッチトキャパシタ回路と、
   第１の一対のフィードバック用キャパシタを含む第２の入力用スイッチトキャパシタ回路と、
   前記第１の一対のサンプリング用キャパシタの電荷、および前記第１の一対のフィードバック用キャパシタの電荷の転送を受ける一対の第１の一対の積分用キャパシタと、
   前記第１の一対の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、前記第１の一対の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第１の全差動増幅器と、
   前記第２の入力用スイッチトキャパシタ回路へ差動信号を出力する１ビットの第１のＤＡコンバータとを含み、
   さらに、
   前記第１の全差動増幅器の差動出力端子に接続されるコンパレータと、
   前記コンパレータの出力をラッチして、前記第１のＤＡコンバータへ出力するラッチ回路とを備え、
   前記第１の入力用スイッチトキャパシタ回路は、第１の期間において、前記差動入力信号を構成する正極信号を前記第１の一対のサンプリング用キャパシタの一方に接続するとともに、前記差動入力信号を構成する負極信号を前記第１の一対のサンプリング用キャパシタの他方に接続し、第２の期間において、前記負極信号を前記第１の一対のサンプリング用キャパシタの前記一方に接続するとともに、前記正極信号を前記第１の一対のサンプリング用キャパシタの前記他方に接続し、
   前記第１の一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
   前記差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、前記差動入力信号の他方は、前記コモンモード電圧と前記信号電圧の差の信号であり、
   前記コンパレータは、パルス密度変調信号を出力し、
   前記第１の一対の積分用キャパシタと並列に接続される一対のリセット用ＣＭＯＳスイッチと、
   前記コンパレータの出力信号が、連続したハイレベル状態または連続したロウレベル状態の場合に、前記一対のリセット用ＣＭＯＳスイッチをオン状態にするオーバーフロー監視回路と、
   外部クロックを受ける遅延回路と、
   前記外部クロックを受けるアイソレータと、
   前記アイソレータの出力に接続された第１のノンオーバーラップクロック生成回路と、
   前記遅延回路に接続された第２のノンオーバーラップクロック生成回路とをさらに備え、
   前記第１の入力用スイッチトキャパシタ回路の動作と前記第２の入力用スイッチトキャパシタ回路の動作が絶縁を取りつつ同期し、かつ一連の動作により、前記信号電圧が絶縁された前記パルス密度変調信号に変換される、半導体集積回路。
2. 前記第１の入力用スイッチトキャパシタ回路は、
   前記差動入力信号を受け、前記第１の一対のサンプリング用キャパシタに接続される第１動作型の一対のＣＭＯＳスイッチと、
   前記差動入力信号を受け、前記第１の一対のサンプリング用キャパシタに接続される第２動作型の一対のＣＭＯＳスイッチとを含み、
   前記第１動作型の一対のＣＭＯＳスイッチは、前記正極信号を前記第１の一対のサンプリング用キャパシタの一方に与え、前記負極信号を前記第１の一対のサンプリング用キャパシタの他方に与え、
   前記第２動作型の一対のＣＭＯＳスイッチは、前記正極信号を前記第１の一対のサンプリング用キャパシタの前記他方に与え、前記負極信号を前記第１の一対のサンプリング用キャパシタの前記一方に与え、
   前記第２の入力用スイッチトキャパシタ回路は、
   前記第１の一対のフィードバック用キャパシタと前記第１のＤＡコンバータとの間に設けられた第１動作型の一対のＣＭＯＳスイッチと、
   前記第１動作型の一対のＣＭＯＳスイッチと前記第１の一対のフィードバック用キャパシタとの接続ノードと、リファレンス電圧端子との間に設けられた第２動作型の一対のＣＭＯＳスイッチとを含み、
   前記半導体集積回路は、さらに、スイッチ部を備え、
   前記スイッチ部は、
   前記第１の一対のサンプリング用キャパシタと前記第１の一対のフィードバック用キャパシタとの接続ノードと前記第１の全差動増幅器の差動入力端子との間に設けられた第２動作型の一対のＣＭＯＳスイッチと、
   前記接続ノードと、リファレンス電圧端子との間に設けられた第１動作型の一対のＣＭＯＳスイッチとを含み、
   前記第１動作型に属するＣＭＯＳスイッチは、第１の期間においてオンとなり、
   前記第２動作型に属するＣＭＯＳスイッチは、第２の期間においてオンとなる、請求項１記載の半導体集積回路。
3. 前記第１のノンオーバーラップクロック生成回路は、前記第１の入力用スイッチトキャパシタ回路に含まれる前記第１動作型に属するＣＭＯＳスイッチを制御する第１のクロックを出力し、前記第１の入力用スイッチトキャパシタ回路に含まれる前記第２動作型に属するＣＭＯＳスイッチを制御する第２のクロックを出力し、
   前記第１のノンオーバーラップクロック生成回路は、前記第１のクロックのレベルと前記第２のクロックのレベルとがオーバーラップしないように、記第１のクロックおよび前記第２のクロックを生成し、
   前記第２のノンオーバーラップクロック生成回路は、前記第２の入力用スイッチトキャパシタ回路に含まれる前記第１動作型に属するＣＭＯＳスイッチと前記スイッチ部に含まれる前記第１動作型に属するＣＭＯＳスイッチを制御する第３のクロックを出力し、前記第２の入力用スイッチトキャパシタ回路に含まれる前記第２動作型に属するＣＭＯＳスイッチと前記スイッチ部に含まれる前記第２動作型に属するＣＭＯＳスイッチを制御する第４のクロックを出力し、
   前記第２のノンオーバーラップクロック生成回路は、前記第３のクロックのレベルと前記第４のクロックのレベルとがオーバーラップしないように、記第３のクロックおよび前記第４のクロックを生成する、請求項２記載の半導体集積回路。
4. 前記第１の一対のサンプリング用キャパシタは、コモンセントロイド配置される、請求項１記載の半導体集積回路。
5. 前記第１のスイッチトキャパシタ積分器と、前記コンパレータとの間に設けられた第２のスイッチトキャパシタ積分器をさらに備え、
   前記第２のスイッチトキャパシタ積分器は、
   前記第１のスイッチトキャパシタ積分器の前記第１の全差動増幅器の差動出力端子と接続され、第２の一対のサンプリング用キャパシタを含む第３の入力用スイッチトキャパシタ回路と、
   第２の一対のフィードバック用キャパシタを含む第４の入力用スイッチトキャパシタ回路と、
   前記第２の一対のサンプリング用キャパシタの電荷、および前記第２の一対のフィードバック用キャパシタの電荷の転送を受ける一対の第２の積分用キャパシタと、
   前記一対の第２の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、前記一対の第２の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第２の全差動増幅器と、
   前記ラッチ回路の出力を受けて、前記第４の入力用スイッチトキャパシタ回路へ差動信号を出力する１ビットの第２のＤＡコンバータとを含む、請求項１記載の半導体集積回路。
6. 前記差動入力信号を受け、第２の一対のサンプリング用キャパシタを含む第３の入力用スイッチトキャパシタ回路と、
   前記第１の全差動増幅器の出力と、前記第３の入力用スイッチトキャパシタ回路の出力とを加算して、前記コンパレータに出力する加算回路とを備え、
   前記第３の入力用スイッチトキャパシタ回路は、第１の期間において、前記差動入力信号を構成する正極信号を前記第２の一対のサンプリング用キャパシタの一方に接続するとともに、前記差動入力信号を構成する負極信号を前記第２の一対のサンプリング用キャパシタの他方に接続し、第２の期間において、前記負極信号を前記第２の一対のサンプリング用キャパシタの前記一方に接続するとともに、前記正極信号を前記第２の一対のサンプリング用キャパシタの前記他方に接続し、
   前記第２の一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
   前記加算回路は、
   前記第２の一対のサンプリング用キャパシタと接続される一対の加算用キャパシタと、
   前記第２の一対のサンプリング用キャパシタと前記一対の加算用キャパシタとの間のノードとリファレンス電圧端子の間に設けられる一対のＣＭＯＳスイッチと、
   前記第２の一対のサンプリング用キャパシタと前記一対の加算用キャパシタとの間のノードと前記コンパレータとの間に設けられる一対のＣＭＯＳスイッチと、
   前記第１の全差動増幅器の差動出力端子と、前記一対の加算用キャパシタとの間に設けられる一対のＣＭＯＳスイッチと、
   前記第２の一対のサンプリング用キャパシタと、リファレンス電圧端子の間に接続される一対のＣＭＯＳスイッチとを含む、請求項１記載の半導体集積回路。
7. 前記第１のスイッチトキャパシタ積分器の出力に接続された第３のスイッチトキャパシタ積分器と、
   前記差動入力信号を受け、第２の一対のサンプリング用キャパシタを含む第３の入力用スイッチトキャパシタ回路と、
   前記第３のスイッチトキャパシタ積分器の出力と、前記第３の入力用スイッチトキャパシタ回路の出力とを加算して、前記コンパレータに出力する加算回路とを備え、
   前記第３の入力用スイッチトキャパシタ回路は、第１の期間において、前記差動入力信号を構成する正極信号を前記第２の一対のサンプリング用キャパシタの一方に接続するとともに、前記差動入力信号を構成する負極信号を前記第２の一対のサンプリング用キャパシタの他方に接続し、第２の期間において、前記負極信号を前記第２の一対のサンプリング用キャパシタの前記一方に接続するとともに、前記正極信号を前記第２の一対のサンプリング用キャパシタの前記他方に接続し、
   前記第２の一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
   前記第３のスイッチトキャパシタ積分器は、
   前記第１のスイッチトキャパシタ積分器の前記第１の全差動増幅器の差動出力端子と接続され、第３の一対のサンプリング用キャパシタを含む第４の入力用スイッチトキャパシタ回路と、
   前記第３の一対のサンプリング用キャパシタの電荷の転送を受ける一対の第２の積分用キャパシタと、
   前記一対の第２の積分用キャパシタのそれぞれの一端に接続される差動入力端子と、前記一対の第２の積分用キャパシタのそれぞれの他端に接続される差動出力端子とを有する第２の全差動増幅器とを含む、請求項１記載の半導体集積回路。
8. 差動入力信号または参照信号を受け、一対のサンプリング用キャパシタを含む入力用スイッチトキャパシタ回路と、
   前記一対のサンプリング用キャパシタに接続される比較回路と、
   前記比較回路の出力をラッチするラッチ回路とを備え、
   前記一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
   前記差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、前記差動入力信号の他方は、前記コモンモード電圧と前記信号電圧の差の信号であり、
   前記比較回路は、
   差動対と、
   一対の定電流源とを含み、
   前記差動対は、一対のＭＯＳトランジスタを含み、前記一対のＭＯＳトランジスタのソースは共通の電流源に接続され、
   前記一対のＭＯＳトランジスタのゲートは、前記一対のサンプリング用キャパシタに接続され、前記一対のＭＯＳトランジスタのドレインは、前記一対の定電流源に接続される、半導体集積回路。
9. 前記比較回路の入力と、レファレンス電圧端子との間に設けられる一対のＣＭＯＳスイッチを備える、請求項８記載の半導体集積回路。
10. 前記比較回路の入力と、前記比較回路の出力との間に接続される一対のＣＭＯＳスイッチを備える、請求項９記載の半導体集積回路。
11. 前記比較回路の入力と、レファレンス電圧端子との間に設けられる一対のＣＭＯＳスイッチと、
    前記比較回路の出力と、前記ラッチ回路の間に設けられる一対のキャパシタと、
    前記一対のキャパシタの前記ラッチ回路側の端子と、リファレンス用電圧端子との間に設けられる一対のＣＭＯＳスイッチとを備える、請求項８記載の半導体集積回路。
12. 差動入力信号または参照信号を受け、一対のサンプリング用キャパシタを含む入力用スイッチトキャパシタ回路と、前記一対のサンプリング用キャパシタは、絶縁キャパシタで構成され、
    前記一対のサンプリング用キャパシタに接続される第１の比較回路と、
    一対の比較対象電圧を受ける第２の比較回路と、
    前記第１の比較回路と前記第２の比較回路との接続ノードに接続されるラッチ回路とを、
    １ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
    基準電圧、接地電圧および前記逐次比較レジスタ回路の出力データに基づいて前記一対の比較対象電圧を生成するＤＡＣ回路とを備え、
    前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記差動入力信号の差分電圧のデジタル変換結果として出力し、
    前記差動入力信号の一方は、コモンモード電圧と信号電圧の和の大きさの信号であり、前記差動入力信号の他方は、前記コモンモード電圧と前記信号電圧の差の信号である、半導体集積回路。

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