KR20130117821A - 다중-레인 퍼니스 내에서 성장되는 반도체 결정 시트의 비저항의 범위를 감소시키는 방법 - Google Patents

다중-레인 퍼니스 내에서 성장되는 반도체 결정 시트의 비저항의 범위를 감소시키는 방법 Download PDF

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브라이언 디. 커넌
게리 제이. 타르노위스키
웨이동 황
스콧 레이츠마
크리스틴 리처드슨
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에버그린 솔라, 인크.
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Abstract

본 발명에 따르면, 다중-레인 성장 퍼니스 내에서 생성되는 반도체 결정 시트의 비저항의 범위를 감소시키는 방법이 제공된다. 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역을 갖는 도가니를 포함하는, 결정 시트를 성장시키는 퍼니스가 제공된다. 도가니는 재료 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인을 향한 재료의 대체로 일방향의 유동을 생성하도록 구성된다. 미량보다 큰 양으로 p-타입 도펀트 및 n-타입 도펀트의 양쪽 모두로 도핑되는 실리콘이 재료 유입 영역 내로 유입된다. 도핑된 실리콘은 용융체로 불리는 도가니 내의 용융 물질을 형성한다. 결정 시트가 결정 성장 영역 내의 각각의 성장 레인에서 용융체로부터 형성된다. 실리콘 원료를 동시-도핑하는 단계는 각각의 레인 내에 형성된 결정 시트들 사이에서의 비저항의 변동을 감소시킬 수 있다.

Description

다중-레인 퍼니스 내에서 성장되는 반도체 결정 시트의 비저항의 범위를 감소시키는 방법{METHOD FOR REDUCING THE RANGE IN RESISTIVITIES OF SEMICONDUCTOR CRYSTALLINE SHEETS GROWN IN A MULTI-LANE FURNACE}
본 발명은 일반적으로 결정 시트 반도체 제조에 관한 것으로, 더 구체적으로 본 발명은 다중-레인 결정 시트 성장 퍼니스의 상이한 레인 내에서 제조되는 결정 시트의 성질의 변동을 감소시키는 것에 관한 것이다.
결정 시트 반도체 결정은 다양한 전자 장치의 기초를 형성할 수 있다. 예컨대, 미국 매사추세츠주의 에버그린 솔라, 인크.(Evergreen Solar, Inc.)는 결정 시트 반도체 결정으로부터 태양 전지(solar cell)를 형성하고, 에버그린 솔라는 이 태양 전지를 스트링 리본™(STRING RIBBON™) 결정으로서 지정하고 있다.
실리콘 시트의 연속 성장은 웨이퍼를 형성하도록 벌크 생성 실리콘(bulk produced silicon)을 슬라이싱(slicing)할 필요성을 없앤다. 예컨대, 하나의 실시예에서, 고온 재료의 2개의 필라멘트(filament)가 "용융체(melt)"로서 알려져 있는 얇은 층의 용융 실리콘을 포함하는 도가니의 저부를 통해 상향으로 유입된다. 시드(seed)가 용융체 내로 하강되고, 2개의 필라멘트에 연결되고, 그 다음에 용융체로부터 상향으로 수직으로 견인된다. 메니스커스(meniscus)가 시드의 저부 단부와 용융체 사이의 계면에서 형성되고, 용융 실리콘은 용융체 바로 위에서 고체 시트로 응고된다. 필라멘트는 성장 시트의 모서리를 안정화하도록 작용한다. 온전히 참조로 여기에 합체되어 있는 미국 특허 제7,507,291호는 단일의 도가니 내에서 동시에 다중의 필라멘트-안정화 결정 시트를 성장시키는 방법을 기재하고 있다. 각각의 시트는 다중-레인 퍼니스 내의 "레인" 내에서 성장된다. 이와 같이, 웨이퍼를 제조하는 비용은 단일-레인 퍼니스 내에서의 결정 시트 제조에 비해 감소된다.
실리콘 원료가 제1 레인에 인접하게 유입되고 계단식으로 제1 그 다음에 연속 레인 레인을 지나 유동되도록 레인이 배열되는, 다중-레인 퍼니스에서, 각각의 결정 시트는 상이한 농도의 도펀트 원소(dopant element)를 합체할 것이다. 이러한 변동은 고체(결정 시트) 및 액체(용융체) 상들 내에서의 각각의 도펀트의 용해도의 차이 때문에 일어난다. 각각의 도펀트는 특정 도펀트에 대한 편석 계수(segregation coefficient)에 의해 측정될 때에 용융체 내에 존재하는 양과 상이한 양으로 결정 시트 내로 합체된다. Si 내에서의 대부분의 원소에 대한 편석 계수는 1 미만이다. 편석 계수는 액체 상 내에서의 도펀트 농도에 대한 응고된 시트 내에서의 도펀트 농도의 비율이다. 도펀트 원소의 편석 계수는 1 미만이기 때문에, 결정 시트 내에서의 각각의 도펀트의 양은 결정 시트가 형성되는 액체 내의 양보다 작다. 각각의 도펀트에 대한 편석 계수가 1 미만인 상태에서, 용융체 내에서의 각각의 도펀트의 농도는 초기에는 결정 시트가 용융체로부터 추출됨에 따라 상승될 것이다. 시간에 따라, 용융체 내에서의 도펀트의 농도가 일정하고 리본 내에서 제거된 도펀트의 양이 원료 내에 공급된 도펀트의 양과 동일한, 정상 상태 조건에 도달될 것이다.
나아가, 고체 및 액체 상들 사이에서의 용해도의 이러한 차이는 용융체가 대체로 일방향으로 재료 유입 지점으로부터 각각의 성장 레인을 통해 유동됨에 따라 원료 유입 지점으로부터의 레인 위치에 따라 상승되는 용융체 내에서의 도펀트 농도를 유발한다. 특정 도펀트에 대한 편석 계수의 차이는 퍼니스의 상이한 레인 내에서 생성되는 결정 시트들 사이에서의 비저항의 추가의 변동을 유발한다. 결정 시트의 비저항은 결정 내에서의 도펀트 원소의 정미 캐리어 농도(net carrier concentration)에 의존한다. 예컨대, 붕소 및 인은 실리콘 웨이퍼 가공에서 사용되는 전형적인 도펀트 원소이다. 정미 캐리어 농도 p-n>0일 때에, 웨이퍼는 p-타입이다. 여기에서, p는 정공의 농도이고, n은 전자의 농도이다. p-n<0일 때에, 실리콘 웨이퍼는 n-타입이다. 낮은 농도의 [B] 및 [P]에 대해(여기에서, [X]는 웨이퍼 내에서의 원소 "X"의 농도임), 모든 캐리어는 완전히 이온화되고 p-n=[B]-[P]인 것으로 가정하는 것이 통상적이다. 따라서, [B]-[P]>0일 때에, 실리콘 웨이퍼는 p-타입이고, 한편 [B]-[P]<0일 때에, 실리콘 웨이퍼는 n-타입이다. 편석 계수의 차이 때문에, 붕소가 인보다 높은 양으로 용융체로부터 결정 시트로 추출될 것이다. 이것은 [P]가 매우 작을 때에 실리콘 원료 유입 지점에 가장 근접한 레인 내에서 성장되는 결정 시트에 대해 [B]-[P]가 원료 유입 지점으로부터 가장 먼 레인 내에서 성장되는 결정 시트에 대한 [B]-[P]보다 작다는 것을 의미한다. 용융체 내에서의 도펀트 농도에 대한 결과 프로파일은 상이한 레인 내에서 생성되는 시트에 대한 비저항의 범위를 유발할 것이고, 이것은 시트가 광발전 태양 전지(photovoltaic solar cell)로 가공될 때에 각각의 시트에 대한 전기로의 광 변환의 효율에 영향을 미칠 수 있다.
본 발명의 하나의 실시예에서, 결정 반도체 시트가 다중-레인 퍼니스 내에서 성장된다. 퍼니스는 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역으로 구성되는 도가니를 포함한다. 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인을 향한 재료의 대체로 일방향의 유동을 생성하도록 구성된다. p-타입 도펀트 및 n-타입 도펀트로 동시-도핑되는 실리콘이 재료 유입 영역에서 수용된다. p-타입 도펀트에 대한 n-타입 도펀트의 중량 기준으로의 농도의 비율은 0.1을 초과한다. 도핑된 실리콘은 도가니 내에서 용융체를 형성하고, p-타입 결정 시트가 적어도 1개의 결정 시트 성장 레인 내에서 용융체로부터 성장된다. 적절한 수준의 도펀트로 실리콘을 동시-도핑하는 단계는 퍼니스의 다양한 레인 내에서 성장된 결정 시트들 사이에서의 비저항의 변동을 감소시킬 수 있다. 본 발명의 특정 실시예에서, p-타입 도펀트는 붕소이고, n-타입 도펀트는 인이고, 붕소에 대한 인의 농도의 중량 기준으로의 비율은 0.4 내지 1.0의 범위 내에 있다. 본 발명의 또 다른 특정 실시예에서, p-타입 도펀트는 붕소이고, n-타입 도펀트는 비소이고, 붕소에 대한 비소의 농도의 중량 기준으로의 비율은 0.9 내지 2.5의 범위 내에 있다.
본 발명의 또 다른 실시예에서, 결정 반도체 시트가 다중-레인 퍼니스 내에서 성장된다. 퍼니스는 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역으로 구성되는 도가니를 포함한다. 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인을 향한 재료의 대체로 일방향의 유동을 생성하도록 구성된다. p-타입 도펀트 및 n-타입 도펀트로 동시-도핑되는 실리콘이 재료 유입 영역에서 수용된다. n-타입 도펀트에 대한 p-타입 도펀트의 중량 기준으로의 농도의 비율은 0.1을 초과한다. 도핑된 실리콘은 도가니 내에서 용융체를 형성하고, n-타입 결정 시트가 적어도 1개의 결정 시트 성장 레인 내에서 용융체로부터 성장된다. 적절한 수준의 도펀트로 실리콘을 동시-도핑하는 단계는 퍼니스의 다양한 레인 내에서 성장된 결정 시트들 사이에서의 비저항의 변동을 감소시킬 수 있다. 본 발명의 특정 실시예에서, p-타입 도펀트는 갈륨이고, n-타입 도펀트는 인이고, 인에 대한 갈륨의 농도의 중량 기준으로의 비율은 4.0 내지 30.0의 범위 내에 있다. 본 발명의 또 다른 특정 실시예에서, p-타입 도펀트는 갈륨이고, n-타입 도펀트는 비소이고, 비소에 대한 갈륨의 농도의 중량 기준으로의 비율은 1.0 내지 13.0의 범위 내에 있다.
본 발명의 추가의 양호한 실시예에서, 결정 반도체 시트가 다중-레인 퍼니스 내에서 성장된다. 퍼니스는 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역으로 구성되는 도가니를 포함한다. 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인을 향한 재료의 대체로 일방향의 유동을 생성하도록 구성된다. p-타입 도펀트 및 n-타입 도펀트로 동시-도핑되는 실리콘이 재료 유입 영역에서 수용된다. p-타입 도펀트 및 n-타입 도펀트는 미량(trace amount)보다 큰 양으로 원료 내에 존재한다. 도핑된 실리콘은 도가니 내에서 용융체를 형성하고, 결정 시트가 적어도 1개의 결정 시트 성장 레인 내에서 용융체로부터 성장된다. 적절한 수준의 도펀트로 실리콘을 동시-도핑하는 단계는 퍼니스의 다양한 레인 내에서 성장된 결정 시트들 사이에서의 비저항의 변동을 감소시킬 수 있다.
본 발명의 추가 실시예에서, 위에서 설명된 실시예들 중 임의의 실시예가 재료 제거 영역에서 유입된 재료의 0.5% 이상이 제거되는 도가니 내의 재료 제거 영역을 추가로 포함할 수 있다. 이러한 재료 제거는 주로 결정 시트 내의 금속 불순물을 감소시킨다.
본 발명의 위의 특징은 첨부 도면을 참조하여 취해진 다음의 상세한 설명을 참조함으로써 더 용이하게 이해될 것이다.
도 1은 본 발명의 예시 실시예를 실시할 수 있는 결정 시트 성장 퍼니스를 개략적으로 도시하고 있다.
도 2는 도 1에 도시된 성장 퍼니스의 부분 절결도를 개략적으로 도시하고 있다.
도 3a는 본 발명의 예시 실시예에서 사용되도록 구성되는 도가니를 개략적으로 도시하고 있다.
도 3b는 액체 실리콘을 수용하여 복수개의 결정 시트를 성장시키는 도가니를 개략적으로 도시하고 있다.
도 4는 본 발명의 예시 실시예에 따른 결정 시트를 형성하는 공정을 도시하고 있다.
본 출원은 발명의 명칭이 "결정을 형성하는 시스템 및 방법(System and Method of Forming a Crystal)"인 미국 특허 출원 제11/741,372호와 관련되고, 이것은 온전히 여기에 참조로 합체되어 있다.
본 발명의 양호한 실시예에서, 다중-레인 성장 퍼니스 내에서 생성되는 반도체 결정 시트의 비저항의 변동을 감소시키는 방법이 제공된다. 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역을 갖는 도가니를 포함하는, 결정 시트를 성장시키는 퍼니스가 제공된다. 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인을 향한 재료의 대체로 일방향의 유동을 생성하도록 구성된다. 미량보다 큰 양으로 p-타입 도펀트 및 n-타입 도펀트의 양쪽 모두로 도핑되는 실리콘이 재료 유입 영역 내로 유입된다. 도핑된 실리콘은 용융체로 불리는 도가니 내의 용융 물질을 형성한다. 결정 시트가 결정 성장 영역 내의 각각의 성장 레인에서 용융체로부터 형성된다. 적절한 수준의 도펀트로 실리콘 원료를 동시-도핑하는 단계는 각각의 레인에서 형성된 결정 시트들 사이에서의 비저항의 변동을 감소시킬 수 있다. 도가니는 선택적으로 용융 재료가 도가니로부터 제거되는 재료 제거 영역을 가질 수 있다. 결정 시트 성장 레인은 전형적으로 재료 제거 영역과 재료 유입 영역 사이에 위치된다.
도 1은 본 발명의 예시 실시예에서 사용될 수 있는 결정 시트 성장 퍼니스(10)를 개략적으로 도시하고 있다. 퍼니스(10)는 우선 (연소를 방지하기 위해) 산소를 실질적으로 포함하지 않는 밀봉 내부를 형성하는 하우징(12)을 갖는다. 산소 대신에, 내부는 어떤 농도의 아르곤 등의 또 다른 가스 또는 가스들의 조합을 갖는다. 하우징 내부는 우선 4개의 실리콘 결정 시트(32)를 실질적으로 동시에 성장시키도록 도가니(14) 그리고 (그 일부가 아래에서 논의되는) 다른 구성 요소를 또한 수용한다. 결정 시트(32)는 멀티-결정(multi-crystalline), 단결정(single crystalline), 다결정(polycrystalline), 미결정(microcrystalline) 또는 반-결정(semi-crystalline) 등의 광범위한 결정 형태 중 임의의 결정 형태일 수 있다. 하우징(12) 내의 급송 입구(18)가 내부 도가니(14)로 실리콘 원료를 유도하는 수단을 제공하고, 한편 선택 사항의 창(16)이 내부 구성 요소의 검사를 가능케 한다.
실리콘 결정 시트(32)의 논의는 예시라는 것이 주목되어야 한다. 예컨대, 결정은 실리콘 이외의 재료 또는 실리콘 그리고 어떤 다른 재료의 조합으로부터 형성될 수 있다. 또 다른 예로서, 예시 실시예는 비-결정 시트(non-crystalline sheet)를 형성할 수 있다. 나아가, 본 발명의 예시 실시예는 시트가 단일의 라인 내에서 서로에 대체로 평행한 4개의 성장 레인을 갖는 퍼니스에 대해 설명되지만, 다른 실시예는 더 많거나 더 적은 성장 레인을 채용할 수 있고, 서로에 대한 성장 레인의 배치는 상이할 수 있다.
도 2는 도 1에 도시된 결정 시트 성장 시트(10)의 부분 절결도를 개략적으로 도시하고 있다. 이러한 도면은 우선 하우징(12) 내의 내부 플랫폼(20) 상에 지지되고 실질적으로 평탄한 상부 표면을 갖는 위에서 언급된 도가니(14)를 도시하고 있다. 도 3a에 도시된 것과 같이, 도가니(14)는 실리콘 결정 시트(32)를 성장시키는 영역이 그 길이를 따라 나란한 배열로 되어 있는 긴 형상을 갖는다. 본 발명의 예시 실시예는 시트가 단일의 라인 내에서 서로에 대체로 평행한 4개의 성장 레인을 갖는 이러한 예시의 퍼니스에 대해 설명되지만, 본 발명의 실시예에서 사용되는 다른 퍼니스는 더 많거나 더 적은 성장 레인을 채용할 수 있고, 서로에 대한 성장 레인의 배치는 상이할 수 있다.
도가니(14)는 그래파이트로부터 형성되고, 그 용융점 위에서 실리콘을 유지할 수 있는 온도까지 저항 가열된다. 도가니 내에서의 일방향 액체 유동을 개선하기 위해, 도가니(14)는 그 폭보다 훨씬 큰 길이를 갖는다. 예컨대, 도가니(14)의 길이는 그 폭보다 3배 이상 클 수 있다. 물론, 다른 경우에, 도가니(14)는 이러한 방식으로 길지 않다. 예컨대, 도가니(14)는 약간 정사각형의 형상 또는 비-직사각형 형상을 가질 수 있다.
도가니(14)는 3개의 별개의 그러나 인접한 영역 즉 1) 하우징 급송 입구(18)로부터 실리콘 원료를 수용하는 유입 영역(22), 2) 4개의 결정 시트(32)를 성장시키는 결정 영역(24) 그리고 3) [즉, 폐기 작업(dumping operation)을 수행하기 위해] 도가니(14)에 의해 수용된 용융 실리콘의 일부를 제거하는 제거 영역(26)을 갖는 것으로서 생각될 수 있다. 도시된 예시의 퍼니스에서, 제거 영역(26)은 실리콘 제거를 용이하게 하는 포트(34)를 갖는다. 그러나, 아래에서 상세하게 논의되는 것과 같이, 다른 예시의 퍼니스는 이러한 포트(34)를 갖지 않는다.
결정 영역(24)은 단일의 결정 시트(32)를 각각 성장시키는 4개의 별개의 결정 하위-영역을 형성하는 것으로서 생각될 수 있다. 그 목적을 위해, 각각의 결정 하위-영역은 결국 성장 실리콘 결정 시트(32)의 모서리 영역을 형성하는 2개의 고온 필라멘트를 각각 수용하는 한 쌍의 필라멘트 구멍(28)을 갖는다. 더욱이, 각각의 하위-영역은 또한 한 쌍의 선택 사항의 유동 제어 리지(flow control ridge)(30)에 의해 한정되는 것으로 생각될 수 있다. 따라서, 각각의 하위-영역은 그 경계를 형성하는 한 쌍의 리지(30) 그리고 필라멘트를 수용하는 한 쌍의 필라멘트 구멍(28)을 갖는다. 도 3b에 도시된 것과 같이, 중간의 결정 하위-영역은 인접한 결정 하위-영역과 리지(30)를 공유한다. 더욱이, 결정 하위-영역을 분할하는 것에 추가하여, 리지(30)는 또한 용융 실리콘의 유동에 대한 어느 정도의 유체 저항을 제공하고, 그에 의해 도가니(14)를 따른 유체 유동을 제어하는 수단을 제공한다.
도 3b는 얕은 주변 벽(31)을 갖는 도가니(14)의 하나의 예를 개략적으로 도시하고 있다. 추가로, 이러한 도면은 액체 실리콘을 수용하여 4개의 실리콘 시트 결정(32)을 성장시키는 이러한 실시예의 도가니(14)를 도시하고 있다. 도시된 것과 같이, 제1 하위-영역으로서 불리는 유입 영역(22)에 가장 근접한 결정 하위-영역은 "시트 D"를 성장시키고, 한편 제2 하위-영역이 "시트 C"를 성장시킨다. 제3 하위-영역이 "시트 B"를 성장시키고, 제거 영역(26)에 가장 근접한 제4 하위-영역이 "시트 A"를 성장시킨다. 당업자에 의해 공지된 것과 같이, 연속 실리콘 결정 시트 성장이 도가니(14) 내의 필라멘트 구멍(28)을 통해 고온 재료의 2개의 필라멘트를 유입시킴으로써 수행될 수 있다. 필라멘트는 성장 결정 시트(32)의 모서리를 안정화하고, 위에서 설명된 것과 같이, 결국 성장 결정 시트(32)의 모서리 영역을 형성한다.
도 3b에 도시된 것과 같이, 상향으로 인출된 용융 실리콘은 용융 실리콘의 상부 표면 바로 위에서 필라멘트 그리고 기존의 응고된 결정 시트(32)와 합체된다. 고체 결정 시트(32)가 전형적으로 그 결정 조직으로부터 불순물의 일부를 방출하는 것이 바로 ("계면"으로서 불리는) 이러한 위치이다. 우선, 이러한 불순물은 철, 탄소 및 텅스텐을 포함할 수 있다. 이와 같이, 불순물은 용융 실리콘 내로 재차 방출되고, 결국 결정 영역(24) 내에서의 불순물 농도를 상승시킨다. 이러한 공정 중에, 각각의 결정 시트(32)는 바람직하게는 매우 낮은 속도로 용융 실리콘으로부터 인출된다. 예컨대, 각각의 결정 시트(32)는 약 2.54 ㎝(1 인치)/분의 속도로 용융 실리콘으로부터 견인될 수 있다.
도가니(14)는 용융 실리콘이 유입 영역(22)으로부터 제거 영역(26)을 향해 매우 낮은 속도로 유동되게 하도록 구성된다. 이러한 유동 속도가 과도하게 높으면, 성장 리본 아래의 용융 영역에는 높은 혼합력이 적용될 것이다. 성장 결정에 의해 방출되는 것들을 포함한 용융 실리콘 내의 불순물의 일부가 결정 영역(24)으로부터 제거 영역(26)을 향해 유동되게 하는 것이 바로 이러한 낮은 유동이다.
여러 인자가 제거 영역(26)을 향한 용융 실리콘의 유동 속도에 기여한다. 각각의 이들 인자는 도가니(14)에 대해 실리콘을 추가 또는 제거하는 것과 관련된다. 구체적으로, 이들 인자 중 제1 인자는 단순하게 용융체를 통한 필라멘트의 물리적인 상향 이동에 의해 유발되는 실리콘의 제거이다. 예컨대, 각각의 시트 결정(32)이 약 7.62 ㎝(3 인치)의 폭 그리고 약 190 내지 약 300 ㎛의 범위 내의 두께를 갖는, 2.54 ㎝(1 인치)/분의 속도로의 4개의 시트 결정(32)의 제거는 약 3 g/분의 용융 실리콘을 제거한다. 유동 속도에 영향을 미치는 이들 인자 중 제2 인자는 제거 영역(26)으로부터의 용융 실리콘의 선택적인 제거/폐기이다.
결국, 실질적으로 일정한 용융체 높이를 유지하기 위해, 이 시스템은 도가니(14) 내에서의 요구 용융체 높이의 함수로서 새로운 실리콘 원료를 추가한다. 그 목적을 위해, 우선, 이 시스템은 수용된 용융체의 함수인 도가니(14)의 전기 저항의 변화를 검출할 수 있다. 따라서, 이 시스템은 도가니(14)의 저항 및 용융체 액위를 기초로 하여 필요에 따라 도가니(14)에 새로운 실리콘 원료를 추가할 수 있다. 예컨대, 일부 실시예에서, 용융체 높이는 일반적으로 약 1 초당 약 수 ㎜의 직경을 갖는 1개의 대체로 구상의 실리콘 슬러그(silicon slug)를 추가함으로써 유지될 수 있다. 예컨대, 도가니(14)로의 실리콘 원료의 추가 그리고 용융체 높이의 유지에 관한 추가의 정보에 대해 다음의 미국 특허(그 개시 내용이 참조로 온전히 여기에 합체되어 있음) 즉 제US 6,090,199호, 제US 6,200,383호 및 제US 6,217,649호가 참조될 수 있다.
그러므로, 도가니(14) 내에서의 용융 실리콘의 유동 속도는 도가니(14)에 대한 실리콘의 이러한 대체로 연속/단속적인 추가 및 제거에 의해 유발된다. 적절하게 낮은 유동 속도에서, 도가니(14)의 다양한 형태의 기하 구조 및 형상은 용융 실리콘이 대체로 일방향의 유동에 의해 제거 영역(26)을 향해 유동되게 하여야 할 것으로 예측된다. 이러한 대체로 일방향의 유동을 가짐으로써, 용융 실리콘의 상당한 부분(실질적으로 모든 용융 실리콘)이 제거 영역(26)을 향해 직접적으로 유동된다.
원료 동시-도핑
위에서 설명된 퍼니스 등의 다중-레인 결정 시트 성장 퍼니스 내에서, 단지 미량 수준의 p-타입 및 n-타입 도펀트를 갖는 실리콘 원료가 자주 획득된다. 원료는 종래로부터 p-타입 결정 시트를 생성하는 p-타입 도펀트 또는 n-타입 결정 시트를 생성하는 n-타입 도펀트 중 어느 한쪽으로 도핑된다. 예컨대, 실리콘 원료가 p-타입 결정 시트를 발생시키도록 도가니로의 유입 전에 p-타입 도펀트 붕소로 도핑될 수 있다. 1개 초과의 도펀트 타입으로 원료를 도핑하는 단계(즉, 동시-도핑)는 본 발명자에게 알려져 있는 다른 이유들 중에서 동시-도핑이 단일의 도펀트 방법에 비해 추가의 비용을 발생시키기 때문에 일반적으로 수행되지 않았다는 것을 주목하여야 한다.
4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 95 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 0.1 ppb의 인(n-타입 도펀트) 농도(미량) 그리고
· 용융체 폐기 제거율=1%.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00001
주석: 레인 D는 재료 유입 영역에 인접하고, 한편 레인 A는 재료 유입 영역으로부터 가장 멀다. 용융체의 유동은 레인 D로부터 레인 A로 대체로 일방향이다. 결정 시트의 비저항에 대해 본 명세서에서 주어지는 모든 결과는 물리적인 측정보다는 시뮬레이션으로부터 유도된다. 본 명세서 그리고 임의의 첨부된 특허청구범위에서, 붕소 또는 인의 "미량"은 중량 기준으로의 10 ppb 미만의 원료 내에서의 이들 도펀트의 임의의 농도라는 것을 또한 주목하여야 한다.
4개의 레인 내에서 성장되는 결정 시트에 대한 평균 비저항은 1.88 ohm-㎝이다. 비저항은 재료 유입 영역으로부터의 레인 위치가 증가됨에 따라 성장되는 시트에 대해 감소된다. 비저항의 이러한 감소는 용융체 내에서의 붕소의 농도가 레인 D로부터 레인 A로 증가되기 때문에 일어난다. 레인으로부터 레인으로의 용융체 내에서의 붕소의 농도의 증가는 (1) 레인 D로부터 레인 A로의 용융체의 대체로 일방향의 유동이 존재하고 (2) 붕소의 편석 계수가 1 미만(약 0.8)이기 때문에 일어난다. 이와 같이, 레인 내의 용융체 내의 붕소의 단지 일부가 그 레인 내에서의 결정 시트의 성장에 의해 제거된다. 용융체 내에서의 붕소 농도가 레인으로부터 레인으로 증가됨에 따라, 결정 시트 내에서의 캐리어 농도의 정미 차이 [B]-[P]가 그에 따라 증가된다. [B]-[P]의 증가는 레인 D 내에서 성장되는 시트로부터 레인 A 내에서 성장되는 시트로 비저항이 약 0.7 ohm-㎝만큼 낙하되게 한다. 실리콘 원료는 스핀-코팅(spin-coating) 등의 당업계에 공지된 임의의 방법을 사용하여 붕소 도펀트로 도핑될 수 있다.
A. 감소된 비저항 범위를 갖는 P-타입 결정 시트를 생성하는 동시-도핑
1. 붕소 및 인 도펀트
본 발명의 양호한 실시예에서, 실리콘 원료가 p-타입 결정 시트에 대해 0.1 초과의 B에 대한 P의 농도 비율을 성취하도록 필요에 따라 붕소 및/또는 인으로 도핑(즉, 동시-도핑)된다. 원료를 도핑하는 단계는 예컨대 스핀-코팅 등의 당업계에 공지된 임의의 수단에 의해 수행될 수 있다. 도 4는 도가니에 동시-도핑된 실리콘을 추가하는 공정(400), 퍼니스의 레인 내에서 결정 시트를 형성하는 공정(402) 그리고 선택적으로 도가니로부터 실리콘 용융체를 주기적으로 폐기하는 공정(404)을 도시하고 있다.
예컨대, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 115 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 70 ppb의 인(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=1%
이와 같이, 재료 유입 영역에서, [P]/[B]=0.61.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00002
4개의 레인 내에서 성장되는 시트에 대한 평균 비저항은 동시-도핑을 수행하지 않는 경우에 대한 이전의 시뮬레이션과 이들 조건에 대해 동일하지만, 4개의 레인 내에서 성장되는 시트에 대한 비저항의 스프레드(spread)는 72%의 감소인 0.19 ohm-㎝까지 감소된다.
비-미량으로의 실리콘 원료 내의 n-타입 도펀트 인 및 p-타입 도펀트 붕소의 양쪽 모두의 존재(동시-도핑)는 퍼니스의 여러 레인 내에서 성장된 결정 시트의 비저항의 스프레드를 감소시키도록 작용한다. 위에서 지적된 것과 같이, 이들 조건 하에서 성장된 결정 시트의 비저항은 결정 시트 내에서의 붕소 및 인 도펀트 농도의 정미 캐리어 농도 p-n≒[B]-[P]에 의존한다. 편석 계수의 차이 때문에, 붕소가 인보다 높은 양으로 용융체로부터 결정 시트로 추출될 것이다. 이와 같이, 원료가 레인 D 근처의 유입부로부터 레인 A를 향해 용융체 내에서 유동됨에 따라, P의 편석 계수가 B의 편석 계수의 1/2 미만이기 때문에, 용융체 내에서의 [B]의 상승은 용융체 내에서의 [P]의 상승보다 느릴 것이다. [P]의 더 빠른 상승이 붕소의 농도에 비해 유입 지점에서 인의 농도의 적절한 선택에 의해 완화되고, 예컨대 인이 붕소보다 낮은 농도로 원료 내에 존재한다. 이들 2개의 반대 인자는 퍼니스 내의 상이한 레인 내에서 성장되는 결정 시트들 사이에서의 [B]-[P]의 변동을 감소시키도록 작용한다. 위의 결과는 1%의 용융체 폐기 제거율로 성취되었고, 여기에서 용융체 폐기 제거율은 도가니의 제거 영역으로부터 제거되는 재료 유입 영역에서 유입된 원료의 백분율이다.
본 발명의 다른 실시예에서, 원료 내에서의 [B]에 대한 [P]의 비율은 레인들 사이에서의 비저항의 스프레드의 대응 변화에 따라 상이한 비율로 설정될 수 있다. 예컨대, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 115 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 46 ppb의 인(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=1%.
이와 같이, 재료 유입 영역에서, [P]/[B]=0.40.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00003
4개의 레인의 평균 비저항은 1.88 ohm-㎝로 남아 있다. 비저항의 범위는 동시-도핑을 수행하지 않는 경우의 비저항의 범위보다 작지만, 감소는 [P]/[B]=0.61의 경우보다 덜 현저하다.
추가의 예에서, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 138 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 138 ppb의 인(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=1%.
이와 같이, 재료 유입 영역에서, [P]/[B]=1.0.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00004
4개의 레인 내에서 성장되는 시트의 비저항의 평균은 1.88 ohm-㎝로 남아 있다. 이러한 경우에, 비저항의 범위는 동시-도핑을 수행하지 않는 경우의 비저항의 범위보다 작지만, 범위 감소는 또한 [P]/[B]=0.61의 경우보다 덜 현저하다. 사실상, [P]/[B]의 비율이 약 1.1을 넘어 증가됨에 따라, 실리콘 원료 내에서의 인의 상승된 농도가 붕소에 비해 인의 더 낮은 편석 계수를 과도 보상하므로, 비저항의 범위가 동시-도핑을 수행하지 않는 경우에 비해 증가될 수 있다.
P 및 B에 대한 도핑 수준은 단지 비제한 예로서 제공된다는 것을 주목하여야 한다. 동시-도펀트 P 및 B의 수준은 다양한 레인 내에서 성장된 결정 시트에 대해 다른 요구 평균 비저항을 성취하도록 조정될 수 있다. 나아가, 위의 예는 4개 레인 퍼니스에 대한 것이지만, 본 발명의 실시예는 복수개의 결정 시트 성장 레인을 갖는 임의의 퍼니스에 적용 가능하다. 본 발명의 특정 실시예에서, 원료는 중량 기준으로의 붕소에 대한 인의 농도 비율이 0.4 내지 1.0의 범위 내에 있도록 도핑된다. 모든 이들 변형은 첨부된 특허청구범위 내에 기재된 것과 같은 본 발명의 범주 내에 속한다.
2. 붕소 및 비소 도펀트
본 발명의 다른 실시예에서, 실리콘 원료가 p-타입 결정 시트를 성취하도록 인 및 붕소 이외의 도펀트로 도핑될 수 있다. 예컨대, p-타입 도펀트는 붕소를 포함할 수 있고, 한편 n-타입 도펀트는 비소를 포함할 수 있다.
4개 레인 퍼니스에 대해, 동시-도핑을 수행하지 않는 상태로, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 63 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 0.1 ppb의 비소(n-타입 도펀트, 단지 미량) 농도 그리고
· 용융체 폐기 제거율=0.5%.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00005
이들 p-타입 결정 시트의 평균 비저항은 약 2.75 ohm-㎝이다.
4개 레인 퍼니스에 대해, 동시-도핑을 수행하는 상태로, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 69 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 62 ppb의 비소(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=0.5%.
이와 같이, 재료 유입 영역에서, [As]/[B]=0.9.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00006
모든 시트에 대한 평균 비저항은 2.75 ohm-㎝이다. 이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 50%만큼 감소된다.
4개 레인 퍼니스에 대해, 동시-도핑을 수행하는 상태로, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 83 ppb의 붕소(p-타입 도펀트) 농도,
· 중량 기준으로 약 208 ppb의 비소(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=5%.
이와 같이, 재료 유입 영역에서, [As]/[B]=2.49.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00007
이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 80%만큼 감소된다. 본 발명의 특정 실시예에서, 중량 기준으로의 붕소 도펀트에 대한 비소 도펀트의 농도 비율은 0.9 내지 2.5의 범위 내에 있다.
실리콘에 대한 붕소-인 및 붕소-비소 동시-도펀트는 비저항 범위 감소에 대한 동시-도핑의 영향을 보여주도록 비제한적인 예로서 제공된다. 동시-도핑 실리콘 원료에 의해 p-타입 결정 시트 내에서의 비저항 범위를 감소시키는 단계는 다른 p-타입 및 n-타입 도펀트 조합에 적용 가능하다. 모든 이러한 조합은 첨부된 특허청구범위 내에 기재된 것과 같은 본 발명의 범주 내에 속한다.
B. 감소된 비저항 범위를 갖는 N-타입 결정 시트를 생성하는 동시-도핑
유사한 방식으로, 동시-도핑이 다중-레인 퍼니스의 레인 내에서 성장되는 n-타입 결정 시트들 사이에서의 비저항의 범위를 감소시키는 데 채용될 수 있다.
1. 비소 및 갈륨 도펀트
예컨대, 본 발명의 추가 실시예에서, n-타입 도펀트는 비소를 포함할 수 있고, 한편 p-타입 도펀트는 갈륨을 포함할 수 있다.
4개 레인 퍼니스에 대해, 동시-도핑을 수행하지 않는 상태로, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 216 ppb의 비소(n-타입 도펀트) 농도,
· 중량 기준으로 약 0.1 ppb의 갈륨(p-타입 도펀트, 단지 미량) 농도 그리고
· 용융체 폐기 제거율=1%.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00008
이들 n-타입 결정 시트의 평균 비저항은 약 2.75 ohm-㎝이다.
본 발명의 또 다른 실시예에서, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 243 ppb의 비소(n-타입 도펀트) 농도,
· 중량 기준으로 약 438 ppb의 갈륨(p-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=0.5%.
이와 같이, 재료 유입 영역에서, [Ga]/[As]=1.8.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00009
이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 31%만큼 감소된다. 시트의 평균 비저항은 2.75 ohm-㎝로 남아 있다.
본 발명의 또 다른 실시예에서, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 290 ppb의 비소(n-타입 도펀트) 농도,
· 중량 기준으로 약 1105 ppb의 갈륨(p-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=1%.
이와 같이, 재료 유입 영역에서, [Ga]/[As]=3.81.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00010
이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 59%만큼 감소된다. 시트의 평균 비저항은 2.75 ohm-㎝로 남아 있다.
본 발명의 또 다른 실시예에서, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 513 ppb의 비소(n-타입 도펀트) 농도,
· 중량 기준으로 약 6265 ppb의 갈륨(p-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=5%.
이와 같이, 재료 유입 영역에서, [Ga]/[As]=12.2.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00011
이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 64%만큼 감소된다. 시트의 평균 비저항은 2.75 ohm-㎝로 남아 있다. 본 발명의 특정 실시예에서, 중량 기준으로의 비소 도펀트에 대한 갈륨 도펀트의 농도 비율은 1.0 내지 13.0의 범위 내에 있다.
2. 인 및 갈륨 도펀트
유사한 방식으로, 동시-도핑이 다중-레인 퍼니스 내에서 성장되는 n-타입 결정 시트들 사이에서의 비저항의 범위를 감소시키는 데 채용될 수 있고, 여기에서 n-타입 도펀트는 인을 포함할 수 있고, 한편 p-타입 도펀트는 갈륨을 포함할 수 있다.
4개 레인 퍼니스에 대해, 동시-도핑을 수행하지 않는 상태로, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 0.1 ppb의 갈륨(p-타입 도펀트, 단지 미량) 농도,
· 중량 기준으로 약 79 ppb의 인(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=0.5%.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00012
이들 n-타입 결정 시트의 평균 비저항은 약 2.75 ohm-㎝이다.
본 발명의 또 다른 실시예에서, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 378 ppb의 갈륨(p-타입 도펀트) 농도,
· 중량 기준으로 약 90 ppb의 인(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=0.5%.
이와 같이, 재료 유입 영역에서, [Ga]/[P]=4.2.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00013
이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 33%만큼 감소된다. 시트의 평균 비저항은 2.75 ohm-㎝로 남아 있다.
본 발명의 또 다른 실시예에서, 4개 레인 퍼니스에 대해, 실리콘 원료는 다음의 조건 하에서 유입된다: 즉,
· 중량 기준으로 약 4955 ppb의 갈륨(p-타입 도펀트) 농도,
· 중량 기준으로 약 170 ppb의 인(n-타입 도펀트) 농도 그리고
· 용융체 폐기 제거율=0.5%.
이와 같이, 재료 유입 영역에서, [Ga]/[P]=29.1.
시뮬레이션은 이들 파라미터로 성장되는 시트의 비저항이 다음과 같다는 것을 나타낸다:
Figure pct00014
이와 같이, 결정 시트 내에서의 비저항의 범위는 원료를 동시-도핑하지 않는 상태로 시트를 형성하는 것에 비해 약 62%만큼 감소된다. 시트의 평균 비저항은 2.75 ohm-㎝로 남아 있다. 본 발명의 특정 실시예에서, 중량 기준으로의 비소 도펀트에 대한 갈륨 도펀트의 농도 비율은 4.0 내지 30.0의 범위 내에 있다.
갈륨-인 및 갈륨-비소 동시-도펀트는 비제한적인 예로서 제공된다. 동시-도핑 원료에 의해 n-타입 결정 시트 내에서의 비저항 범위를 감소시키는 단계는 다른 p-타입 및 n-타입 도펀트 조합에 적용 가능하다. 모든 이러한 조합은 첨부된 특허청구범위 내에 기재된 것과 같은 본 발명의 범주 내에 속한다.
위에서 설명된 본 발명의 실시예는 단지 예시이도록 의도되고; 많은 변형이 당업자에게 자명할 것이다. 예컨대, 다중-레인 성장 퍼니스가 재료 제거 영역을 가질 필요는 없고, 이 방법은 위에서 설명된 예시의 퍼니스 이외의 다른 구성의 성장 퍼니스에 적용 가능하다. 모든 이러한 범위 및 변형은 임의의 첨부된 특허청구범위 내에 한정된 것과 같은 본 발명의 범주 내에 속하도록 의도된다.

Claims (18)

  1. 결정 반도체 시트를 성장시키는 방법에 있어서,
    결정 시트 성장 퍼니스를 제공하는 단계로서, 퍼니스는 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역으로 구성되는 도가니를 포함하고, 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인을 향한 재료의 대체로 일방향의 유동을 생성하도록 구성되는, 단계와;
    p-타입 도펀트 및 n-타입 도펀트로 도핑되는 실리콘을 재료 유입 영역에서 수용하는 단계로서, p-타입 도펀트에 대한 n-타입 도펀트의 중량 기준으로의 농도의 비율은 0.1을 초과하고, 도핑된 실리콘은 용융체를 형성하는, 단계와;
    적어도 2개의 결정 시트 성장 레인 내에서 용융체로부터 p-타입 결정 시트를 성장시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, p-타입 도펀트는 붕소를 포함하고, n-타입 도펀트는 인을 포함하는, 방법.
  3. 제2항에 있어서, p-타입 도펀트에 대한 n-타입 도펀트의 중량 기준으로의 농도의 비율은 0.4 내지 1.0의 범위 내에 있는 방법.
  4. 제1항에 있어서, p-타입 도펀트는 붕소를 포함하고, n-타입 도펀트는 비소를 포함하는, 방법.
  5. 제4항에 있어서, p-타입 도펀트에 대한 n-타입 도펀트의 중량 기준으로의 농도의 비율은 0.9 내지 2.5의 범위 내에 있는 방법.
  6. 제1항에 있어서, 재료 제거 영역에서 도가니로부터 재료를 제거하는 단계로서, 결정 성장 영역은 재료 유입 영역과 재료 제거 영역 사이에 위치되고, 제거되는 재료의 백분율은 재료 유입 영역에서 유입된 재료의 0.5% 이상인, 단계
    를 추가로 포함하는 방법.
  7. 결정 반도체 시트를 성장시키는 방법에 있어서,
    결정 시트 성장 퍼니스를 제공하는 단계로서, 퍼니스는 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역으로 구성되는 도가니를 포함하고, 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인으로의 재료의 대체로 일방향의 유동을 생성하도록 구성되는, 단계와;
    p-타입 도펀트 및 n-타입 도펀트로 도핑되는 실리콘을 재료 유입 영역에서 수용하는 단계로서, n-타입 도펀트에 대한 p-타입 도펀트의 중량 기준으로의 농도의 비율은 0.1을 초과하고, 도핑된 실리콘은 용융체를 형성하는, 단계와;
    적어도 2개의 결정 시트 성장 레인 내에서 용융체로부터 n-타입 결정 시트를 성장시키는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, p-타입 도펀트는 갈륨을 포함하고, n-타입 도펀트는 인을 포함하는, 방법.
  9. 제8항에 있어서, n-타입 도펀트에 대한 p-타입 도펀트의 중량 기준으로의 농도의 비율은 4.0 내지 30.0의 범위 내에 있는 방법.
  10. 제9항에 있어서, p-타입 도펀트는 갈륨을 포함하고, n-타입 도펀트는 비소를 포함하는, 방법.
  11. 제10항에 있어서, n-타입 도펀트에 대한 p-타입 도펀트의 중량 기준으로의 농도의 비율은 1.0 내지 13.0의 범위 내에 있는 방법.
  12. 제7항에 있어서, 재료 제거 영역에서 도가니로부터 재료를 제거하는 단계로서, 결정 성장 영역은 재료 유입 영역과 재료 제거 영역 사이에 위치되고, 제거되는 재료의 백분율은 재료 유입 영역에서 유입된 재료의 0.5% 이상인, 단계
    를 추가로 포함하는 방법.
  13. 결정 반도체 시트를 성장시키는 방법에 있어서,
    결정 시트 성장 퍼니스를 제공하는 단계로서, 퍼니스는 재료 유입 영역 그리고 복수개의 결정 시트 성장 레인을 포함하는 결정 성장 영역으로 구성되는 도가니를 포함하고, 도가니는 유입 영역으로부터, 재료 유입 영역으로부터 가장 먼 결정 시트 성장 레인으로의 재료의 대체로 일방향의 유동을 생성하도록 구성되는, 단계와;
    p-타입 도펀트 및 n-타입 도펀트로 도핑되는 실리콘을 재료 유입 영역에서 수용하는 단계로서, n-타입 도펀트의 양은 미량을 초과하고, 도핑된 실리콘 내에서의 p-타입 도펀트의 양은 미량을 초과하고, 도핑된 실리콘은 용융체를 형성하는, 단계와;
    적어도 2개의 결정 시트 성장 레인 내에서 용융체로부터 결정 시트를 성장시키는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, p-타입 도펀트는 붕소를 포함하고, n-타입 도펀트는 인을 포함하는, 방법.
  15. 제13항에 있어서, p-타입 도펀트는 붕소를 포함하고, n-타입 도펀트는 비소를 포함하는, 방법.
  16. 제13항에 있어서, p-타입 도펀트는 갈륨을 포함하고, n-타입 도펀트는 인을 포함하는, 방법.
  17. 제13항에 있어서, p-타입 도펀트는 갈륨을 포함하고, n-타입 도펀트는 인을 포함하는, 방법.
  18. 제13항에 있어서, 재료 제거 영역에서 도가니로부터 재료를 제거하는 단계로서, 결정 성장 영역은 재료 유입 영역과 재료 제거 영역 사이에 위치되고, 제거되는 재료의 백분율은 재료 유입 영역에서 유입된 재료의 0.5% 이상인, 단계
    를 추가로 포함하는 방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661200A (en) * 1980-01-07 1987-04-28 Sachs Emanuel M String stabilized ribbon growth
JPS57132372A (en) * 1981-02-09 1982-08-16 Univ Tohoku Manufacture of p-n junction type thin silicon band
JP3875314B2 (ja) * 1996-07-29 2007-01-31 日本碍子株式会社 シリコン結晶プレートの育成方法、シリコン結晶プレートの育成装置、シリコン結晶プレートおよび太陽電池素子の製造方法
JP4527538B2 (ja) * 2002-10-18 2010-08-18 エバーグリーン ソーラー， インコーポレイテッド 結晶成長のための方法および装置
US6814802B2 (en) * 2002-10-30 2004-11-09 Evergreen Solar, Inc. Method and apparatus for growing multiple crystalline ribbons from a single crucible
NO322246B1 (no) * 2004-12-27 2006-09-04 Elkem Solar As Fremgangsmate for fremstilling av rettet storknede silisiumingots
WO2008026688A1 (fr) * 2006-08-30 2008-03-06 Kyocera Corporation Procédé de formation d'un moule pour la production d'un lingot de silicium, procédé de production d'un substrat pour élément de cellule solaire, procédé de production d'un élément de cellule solaire et moule pour la production d'un lingot de silicium
US20080134964A1 (en) * 2006-12-06 2008-06-12 Evergreen Solar, Inc. System and Method of Forming a Crystal
US20080220544A1 (en) * 2007-03-10 2008-09-11 Bucher Charles E Method for utilizing heavily doped silicon feedstock to produce substrates for photovoltaic applications by dopant compensation during crystal growth
WO2010077844A1 (en) * 2008-12-16 2010-07-08 Bp Corporation North America Inc. Systems and methods for manufacturing cast silicon

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