KR20130099705A - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 Download PDF

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Abstract

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 질산화물을 포함하는 채널층과 이에 전기적으로 연결된 전극 사이에 홀블로킹층(hole blocking layer)을 구비할 수 있다. 상기 홀블로킹층은 상기 채널층과 소오스전극 사이 및 상기 채널층과 드레인전극 사이 중 적어도 하나에 구비될 수 있다. 상기 채널층은, 예컨대, ZnON을 포함할 수 있다. 상기 홀블로킹층의 가전대 최고 에너지레벨(EV)은 상기 채널층의 가전대 최고 에너지레벨(EV)보다 낮을 수 있다.

Description

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자{Transistor, method of manufacturing the same and electronic device including transistor}
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 표시장치(display device) 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 표시장치용 박막 트랜지스터에 적용된다.
질산화물 반도체를 채널층 물질로 포함하고, 우수한 성능을 갖는 트랜지스터를 제공한다.
홀 전도(hole conduction)를 낮출 수 있는 트랜지스터를 제공한다.
오프-전류(OFF-current)가 낮은 트랜지스터를 제공한다.
서브문턱 기울기(subthreshold slope)가 높은 트랜지스터를 제공한다.
상기 트랜지스터의 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자(ex, 표시장치)를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 질산화물 반도체를 포함하는 채널층; 상기 채널층에 대응하는 게이트전극; 상기 채널층의 제1 영역에 연결된 소오스전극; 상기 채널층의 제2 영역에 연결된 드레인전극; 및 상기 채널층과 소오스전극 사이 및 상기 채널층과 드레인전극 사이 중 적어도 하나에 구비된 홀블로킹층(hole blocking layer);을 포함하는 트랜지스터가 제공된다.
상기 질산화물 반도체는 ZnON을 포함할 수 있다.
상기 질산화물 반도체는 Zn 이외에 다른 금속 원소를 더 포함할 수 있다.
상기 다른 금속 원소는, 예컨대, Ga, Hf, Al, In, Sn 등일 수 있다.
상기 질산화물 반도체의 에너지 밴드갭(energy band gap)은 1.3∼3.3 eV 정도일 수 있다.
상기 홀블로킹층의 가전대 최고 에너지레벨(valence band maximum energy level)(EV)은 상기 채널층의 가전대 최고 에너지레벨(EV)보다 낮을 수 있다.
상기 홀블로킹층의 전자친화도(electron affinity)와 에너지 밴드갭의 합은 상기 채널층의 전자친화도와 에너지 밴드갭의 합보다 클 수 있다.
상기 홀블로킹층의 전도대 최저 에너지레벨(conduction band minimum energy level)(EC)은 상기 채널층의 전도대 최저 에너지레벨(EC)과 같거나 그보다 낮을 수 있다.
상기 홀블로킹층의 전도대 최저 에너지레벨(EC)은 상기 채널층의 전도대 최저 에너지레벨(EC)보다 높을 수 있다. 이 경우, 상기 홀블로킹층은 전자의 터널링(tunneling)을 허용하는 두께, 예컨대, 약, 10nm 이하의 두께를 가질 수 있다.
상기 홀블로킹은 상기 트랜지스터의 오프-전류(OFF-current)를 낮추는 구성을 가질 수 있다.
상기 홀블로킹은 상기 트랜지스터의 서브문턱 기울기(subthreshold slope)를 증가시키는 구성을 가질 수 있다.
상기 홀블로킹층은 산화물을 포함할 수 있다.
상기 홀블로킹층은 Zn 산화물, In 산화물, Sn 산화물, Ti 산화물, Ga 산화물, Zr 산화물, Hf 산화물, InZn 산화물, InSn 산화물, ZnSn 산화물, GaZn 산화물, HfIn 산화물, ZnTi 산화물, InTi 산화물, GaInZn 산화물, HfInZn 산화물, InZnSn 산화물, InGaSn 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 홀블로킹층은 질산화물을 포함할 수 있다.
상기 홀블로킹층의 질산화물은 상기 채널층의 질산화물과 동일한 계열일 수 있다.
상기 홀블로킹층의 질산화물은 상기 채널층의 질산화물보다 큰 에너지 밴드갭을 가질 수 있다.
상기 홀블로킹층의 질산화물은 상기 채널층의 질산화물보다 높은 산소 농도를 가질 수 있다.
상기 홀블로킹층은 비산화물을 포함할 수 있다.
상기 홀블로킹층은 GaN, GaAs, GaP, InP, CdTe, CdS, ZnSe, ZnS, ZnTe, AlAs, AlGaAs, InGaP, GaAsP 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 홀블로킹층은 0.5∼500nm 정도의 두께를 가질 수 있다.
상기 홀블로킹층은 1∼20nm 정도의 두께를 가질 수 있다.
상기 채널층과 상기 소오스전극 사이 및 상기 채널층과 상기 드레인전극 사이 모두에 상기 홀블로킹층이 구비될 수 있다.
상기 게이트전극은 상기 채널층 아래에 구비될 수 있다.
상기 게이트전극이 상기 채널층 아래에 구비된 경우, 상기 트랜지스터는 상기 채널층 상에 구비된 식각정지층을 더 포함할 수 있다.
상기 게이트전극은 상기 채널층 위에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 전자소자가 제공된다.
상기 전자소자는 표시장치일 수 있다.
상기 표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
질산화물 반도체를 채널층 물질로 포함하는 것으로, 우수한 성능을 갖는 트랜지스터를 구현할 수 있다. 홀 전도(hole conduction)에 의한 문제를 억제/방지할 수 있는 트랜지스터를 구현할 수 있다. 낮은 오프-전류(OFF-current) 및/또는 높은 서브문턱 기울기(subthreshold slope)를 갖는 트랜지스터를 구현할 수 있다.
위와 같은 트랜지스터를 전자소자(ex, 표시장치)에 적용하면, 상기 전자소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 2 및 도 3은 도 1의 트랜지스터의 소오스전극, 홀블로킹층 및 채널층의 에너지밴드 다이어그램을 예시적으로 보여주는 도면이다.
도 4는 질산화물 반도체(ZnON)와 산화물 반도체(ZnO, In2O3)의 포톤 에너지(photon energy)에 따른 흡수 계수(absorption coefficient)(α)의 변화를 보여주는 그래프이다.
도 5는 질산화물 반도체(ZnON)를 채널 물질로 적용한 트랜지스터와 산화물 반도체(IZO)를 채널 물질로 적용한 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 6의 (A)는 에너지 밴드갭이 작고, 깊은 준위(deep level)에서의 결함 상태(defect state) 밀도가 낮은 채널층을 사용하는 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 시뮬레이션 결과이다.
도 6의 (B)는 에너지 밴드갭이 크고, 깊은 준위(deep level)에서의 결함 상태(defect state) 밀도가 높은 채널층을 사용하는 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 시뮬레이션 결과이다.
도 7은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 13은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자(표시장치)의 일례를 보여주는 단면도이다.
도 14a 내지 도 14e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 15a 내지 도 15c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 게이트전극(G10)이 채널층(C10) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB10) 상에 게이트전극(G10)이 구비될 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 기판(SUB10) 상에 게이트전극(G10)을 덮는 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층이나 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다.
게이트절연층(GI10) 상에 채널층(C10)이 구비될 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 위치할 수 있다. 채널층(C10)의 X축 방향 폭은 게이트전극(G10)의 X축 방향 폭보다 다소 클 수 있다. 그러나 경우에 따라서는, 채널층(C10)의 폭이 게이트전극(G10)의 폭과 유사하거나 그보다 작을 수도 있다. 채널층(C10)은 질산화물(oxynitride) 반도체를 포함할 수 있다. 예컨대, 채널층(C10)은 ZnON 계열의 반도체를 포함할 수 있다. 구체적인 예로, 채널층(C10)은 ZnON층일 수 있다. 상기 ZnON은 Zn(1-x-y)OxNy (0＜x＜1, 0＜y＜1)으로 표현될 수 있지만, 이는 예시적인 것이고, 조성식은 달라질 수 있다. 채널층(C10)의 에너지 밴드갭(energy band gap)은 Zn3N2의 에너지 밴드갭보다 크거나 같고, ZnO의 에너지 밴드갭보다 작거나 같을 수 있다. ZnON에서 산소(O)의 함유량이 적을 때, ZnON의 에너지 밴드갭은 Zn3N2의 에너지 밴드갭과 유사할 수 있다. ZnON에서 질소(N)의 함유량이 적을 때, ZnON의 에너지 밴드갭은 ZnO의 에너지 밴드갭과 유사할 수 있다. 예컨대, 채널층(C10)의 에너지 밴드갭은 1.3eV 보다 크거나 같고 3.3 eV 보다 작거나 같을 수 있다. 즉, 채널층(C10)의 에너지 밴드갭은 1.3∼3.3 eV 정도일 수 있다. 채널층(C10)은 ZnON에 소정의 금속 원소(Zn 이외에 다른 금속 원소)가 도핑된 층일 수도 있다. 상기 금속 원소는, 예컨대, Ga, Hf, Al, In, Sn 등일 수 있다. 채널층(C10)을 구성하는 상기 질산화물 반도체(ZnON 등)는 비정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. 채널층(C10)의 두께는 10∼150nm 정도, 예컨대, 30∼100nm 정도일 수 있다. 그러나 채널층(C10)의 두께 범위는 달라질 수 있다.
게이트절연층(GI10) 상에 채널층(C10)을 덮는 식각정치층(etch stop layer)(ES10)이 구비될 수 있다. 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각정지층(ES10)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다. 식각정지층(ES10)의 사용 여부는 채널층(C10)의 물질과 소오스전극(S10) 및 드레인전극(D10)의 물질에 따라 결정될 수 있다. 식각정지층(ES10)에 채널층(C10)의 제1 및 제2 영역을 노출시키는 제1 및 제2 콘택홀(H1, H2)이 구비될 수 있다. 채널층(C10)의 상기 제1 영역은 채널층(C10)의 일단 또는 그와 인접한 영역일 수 있고, 채널층(C10)의 상기 제2 영역은 채널층(C10)의 타단 또는 그와 인접한 영역일 수 있다.
식각정지층(ES10)의 제1 콘택홀(H1) 내에 채널층(C10)에 전기적으로 연결된 소오스전극(S10)이 구비될 수 있다. 식각정지층(ES10)의 제2 콘택홀(H2) 내에 채널층(C10)에 전기적으로 연결된 드레인전극(D10)이 구비될 수 있다. 소오스전극(S10)은 제1 콘택홀(H1)에 의해 노출된 채널층(C10)의 상기 제1 영역에 연결될 수 있고, 드레인전극(D10)은 제2 콘택홀(H2)에 의해 노출된 채널층(C10)의 상기 제2 영역에 연결될 수 있다. 소오스전극(S10)은 제1 콘택홀(H1) 주변의 식각정지층(ES10) 위로 연장된 구조를 가질 수 있고, 이와 유사하게, 드레인전극(D10)도 제2 콘택홀(H2) 주변의 식각정지층(ES10) 위로 연장된 구조를 가질 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S10) 및 드레인전극(D10)은 단일층 또는 다중층일 수 있다.
채널층(C10)과 소오스전극(S10) 사이 및 채널층(C10)과 드레인전극(D10) 사이 중 적어도 하나에 홀블로킹층(hole blocking layer)(HBL10)이 구비될 수 있다. 본 실시예에서는, 홀블로킹층(HBL10)이 채널층(C10)과 소오스전극(S10) 사이 및 채널층(C10)과 드레인전극(D10) 사이 양측 모두에 구비된 경우가 도시되어 있다. 홀블로킹층(HBL10)은 소오스/드레인전극(S10, D10)과 식각정지층(ES10) 사이로 연장된 구조를 가질 수 있다. 그러나 홀블로킹층(HBL10)의 구조는 예시적인 것이고, 다양하게 변형될 수 있다. 예컨대, 홀블로킹층(HBL10)은 채널층(C10)과 소오스/드레인전극(S10, D10) 사이에만 구비되고, 소오스/드레인전극(S10, D10)과 식각정지층(ES10) 사이로 연장되지 않을 수도 있다.
홀블로킹층(HBL10)은 채널층(C10)과 소오스/드레인전극(S10, D10) 사이의 홀(hole)에 대한 전위 장벽(potential barrier)을 증가시키는 역할을 할 수 있다. 이를 위해, 홀블로킹층(HBL10)의 가전대 최고 에너지레벨(valence band maximum energy level)(EV)은 채널층(C10)의 가전대 최고 에너지레벨(EV)보다 낮을 수 있다. 또한, 홀블로킹층(HBL10)의 전자친화도(electron affinity)와 에너지 밴드갭의 합은 채널층(C10)의 전자친화도와 에너지 밴드갭의 합보다 클 수 있다. 예컨대, 채널층(C10)이 ZnON층인 경우, 채널층(C10)의 전자친화도와 에너지 밴드갭을 합한 값은 5.6 eV 정도일 수 있으므로, 홀블로킹층(HBL10)은 전자친화도와 에너지 밴드갭을 합한 값이 5.6 eV보다 큰 물질로 형성될 수 있다. 이러한 홀블로킹층(HBL10)에 의해 채널층(C10)과 소오스/드레인전극(S10, D10) 사이의 홀(hole)에 의한 전기 전도(conduction)(즉, 홀 전도)가 억제될 수 있다. 이와 관련해서, 트랜지스터의 오프-전류(OFF-current)는 감소할 수 있고, 서브문턱 기울기(subthreshold slope)는 증가할 수 있다. 서브문턱 기울기(subthreshold slope)의 증가는 서브문턱 전류(subthreshold current)의 감소를 의미할 수 있다. 홀블로킹층(HBL10)에 의한 다양한 효과에 대해서는 추후에 보다 상세히 설명한다.
홀블로킹층(HBL10)은 산화물을 포함할 수 있다. 이 경우, 홀블로킹층(HBL10)은 Zn 산화물(ZnO), In 산화물(In2O3), Sn 산화물(SnO2), Ti 산화물(TiO2), Ga 산화물(Ga2O3), Zr 산화물(ZrO2), Hf 산화물(HfO2) 등의 이성분계(binary) 산화물들 중 하나를 포함하거나, 상기 이성분계 산화물 중에서 적어도 두 개의 산화물들로부터 구성된 삼성분계(ternary) 산화물 또는 사성분계(quaternary) 산화물을 포함할 수 있다. 상기 삼성분계 산화물은, 예컨대, InZn 산화물(IZO), InSn 산화물(ITO), ZnSn 산화물(ZTO), GaZn 산화물(GZO), HfIn 산화물(HIO), ZnTi 산화물(ZnTiO), InTi 산화물(InTiO) 등일 수 있고, 상기 사성분계 산화물은, 예컨대, GaInZn 산화물(GIZO), HfInZn 산화물(HIZO), InZnSn 산화물(IZTO), InGaSn 산화물(IGTO) 등일 수 있다. 또한 홀블로킹층(HBL10)은 전술한 산화물들의 혼합물을 포함할 수도 있다.
홀블로킹층(HBL10)은 질산화물을 포함할 수도 있다. 이 경우, 홀블로킹층(HBL10)의 질산화물은 채널층(C10)의 질산화물과 동일한 계열의 물질일 수 있다. 예컨대, 홀블로킹층(HBL10)의 질산화물은 ZnON을 포함할 수 있다. 이 경우, 홀블로킹층(HBL10)의 질산화물(ex, ZnON)은 채널층(C10)의 질산화물(ex, ZnON)보다 높은 산소 농도를 가질 수 있다. 질산화물(ex, ZnON)의 산소 농도가 높을 때, 그의 에너지 밴드갭은 커질 수 있고, 가전대 최고 에너지레벨(EV)은 낮아질 수 있다. 따라서, 홀블로킹층(HBL10)의 질산화물(ex, ZnON)은 채널층(C10)의 질산화물(ex, ZnON)보다 큰 에너지 밴드갭을 가질 수 있고, 홀블로킹층(HBL10)의 가전대 최고 에너지레벨(EV)은 채널층(C10)의 가전대 최고 에너지레벨(EV)보다 낮을 수 있다. 홀블로킹층(HBL10)의 질산화물은 ZnON에 소정의 금속 원소가 도핑된 물질일 수도 있고, ZnON 이외에 다른 질산화물을 포함할 수도 있다.
홀블로킹층(HBL10)은 비산화물(non-oxide)을 포함할 수도 있다. 이 경우, 홀블로킹층(HBL10)은 GaN, GaAs, GaP, InP, CdTe, CdS, ZnSe, ZnS, ZnTe, AlAs 등과 이들로부터 이루어진 화합물, 예컨대, AlGaAs, InGaP, GaAsP 등을 포함할 수 있다. 또한 홀블로킹층(HBL10)은 전술한 비산화물들의 혼합물을 포함할 수도 있다.
앞서 홀블로킹층(HBL10)의 물질로 언급한 산화물, 질산화물, 비산화물들은 그 조성에 따라, 가전대 최고 에너지레벨(EV) 및 에너지 밴드갭(Eg)이 달라질 수 있다. 따라서, 위와 같은 물질이라고 하더라도, 그 조성 및 물성에 따라서는 홀블로킹층(HBL10)의 물질로 적합하지 않은 경우가 있을 수 있다. 본 설명에서는 전술한 물질들이 홀블로킹층(HBL10)으로 적용하기에 적합한 조성 및 물성을 갖는다는 것을 전제로 한다.
한편, 홀블로킹층(HBL10)의 두께는 0.5∼500nm 정도일 수 있다. 예컨대, 홀블로킹층(HBL10)의 두께는 1∼20nm 정도일 수 있다. 홀블로킹층(HBL10)이 절연 물질로 구성되거나, 홀블로킹층(HBL10)의 전도대 최저 에너지레벨(conduction band minimum energy level)(EC)이 채널층(C10)의 전도대 최저 에너지레벨(EC)보다 높은 경우, 홀블로킹층(HBL10)은 전자의 터널링(tunneling)을 허용하는 얇은 두께, 예컨대, 10nm 이하의 두께로 형성될 수 있다. 홀(hole)의 터널링은 전자의 터널링보다 어렵기 때문에, 홀블로킹층(HBL10)이 전자의 터널링(tunneling)을 허용하는 두께로 형성되더라도 홀블로킹층(HBL10)을 통한 홀의 터널링은 용이하지 않을 수 있다. 따라서 홀의 흐름을 억제하는 홀블로킹층(HBL10)의 역할은 유지될 수 있다. 한편, 홀블로킹층(HBL10)이 반도체 물질로 구성되거나, 홀블로킹층(HBL10)의 전도대 최저 에너지레벨(EC)이 채널층(C10)의 전도대 최저 에너지레벨(EC)과 유사하거나 그보다 낮은 경우, 홀블로킹층(HBL10)의 두께가 10nm 이상이라도, 이를 통한 전자의 흐름은 용이할 수 있다.
도 1에 도시하지는 않았지만, 식각정지층(ES10) 상에 홀블로킹층(HBL10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)이 더 구비될 수 있다. 상기 보호층은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다.
도 2는 도 1의 트랜지스터의 소오스전극(S10), 홀블로킹층(HBL10) 및 채널층(C10)의 에너지밴드 다이어그램의 일례를 보여준다. 도 2에서 참조부호 EV 및 EC는 각각 가전대 최고 에너지레벨(valence band maximum energy level) 및 전도대 최저 에너지레벨(conduction band minimum energy level)을 나타내고, EVAC 및 EF 는 각각 진공 에너지레벨(vacuum energy level) 및 페르미 에너지레벨(Fermi energy level)을 나타낸다. 이러한 표시는 도 3에서도 동일하다.
도 2를 참조하면, 홀블로킹층(HBL10)의 EV 가 채널층(C10)의 EV 보다 낮다. 이는 홀블로킹층(HBL10)의 전자친화도(XHBL)와 에너지 밴드갭(Eg1)의 합(XHBL+Eg1)이 채널층(C10)의 전자친화도(XC)와 에너지 밴드갭(Eg2)의 합(XC+Eg2)보다 크다는 것을 의미할 수 있다. 따라서 홀블로킹층(HBL10)에 의해 채널층(C10)과 소오스전극(S10) 사이에 홀(hole)에 대한 전위 장벽(potential barrier)(ΦB)이 생성된다. 전위 장벽(ΦB)은 채널층(C10)과 소오스전극(S10) 사이의 홀의 흐름을 억제하는 역할을 할 수 있다. 따라서 홀 전도(hole conduction)에 의한 문제들이 억제/방지될 수 있다. 그 결과, 트랜지스터의 오프-전류(OFF-current)는 감소할 수 있고, 서브문턱 기울기(subthreshold slope)는 증가할 수 있다.
한편, 홀블로킹층(HBL10)의 EC 는 채널층(C10)의 EC 와 유사하거나 그보다 다소 낮을 수 있다. 그러므로 홀블로킹층(HBL10)에 의해 채널층(C10)과 소오스전극(S10) 사이의 전자의 흐름은 방해를 받지 않을 수 있다. 오히려, 홀블로킹층(HBL10)에 의해 채널층(C10)과 소오스전극(S10) 사이의 전자의 흐름이 용이해질 수 있다. 그러나 홀블로킹층(HBL10)의 EC 는 채널층(C10)의 EC 보다 클 수도 있다. 그 경우가 도 3에 도시되어 있다.
도 3과 같이, 홀블로킹층(HBL10)의 EC 가 채널층(C10)의 EC 보다 높을 경우, 홀블로킹층(HBL10)의 두께는 전자의 터널링을 허용하는 얇은 두께, 예컨대, 10nm 이하의 두께를 가질 수 있다. 홀블로킹층(HBL10)의 두께가 얇을 경우, 홀블로킹층(HBL10)의 EC 가 채널층(C10)의 EC 보다 크더라도, 채널층(C10)과 소오스전극(S10) 사이의 전자의 흐름이 용이할 수 있다. 한편, 홀의 터널링은 전자의 터널링보다 어렵기 때문에, 홀블로킹층(HBL10)의 두께가 얇더라도, 이를 통한 홀의 터널링은 용이하지 않을 수 있다.
도 2 및 도 3은 소오스전극(S10), 홀블로킹층(HBL10) 및 채널층(C10) 사이의 에너지밴드 다이어그램을 예시적으로 보여주는데, 드레인전극(D10), 홀블로킹층(HBL10) 및 채널층(C10) 사이의 에너지밴드 다이어그램도 이와 유사할 수 있다. 즉, 소오스전극(S10)의 에너지밴드와 드레인전극(D10)의 에너지밴드는 동일하거나 유사할 수 있으므로, 도 2 및 도 3에서 소오스전극(S10)의 에너지밴드는 드레인전극(D10)의 에너지밴드로 대체될 수 있다.
본 발명의 실시예에 따른 트랜지스터에 사용되는 질산화물 반도체는 종래의 산화물 트랜지스터에 사용되는 산화물 반도체와 다른 특성을 갖는다. 이에 대해서는 도 4 내지 도 6을 참조하여 상세히 설명한다.
도 4는 질산화물 반도체(ZnON)와 산화물 반도체(ZnO, In2O3)의 포톤 에너지(photon energy)에 따른 흡수 계수(absorption coefficient)(α)의 변화를 보여주는 그래프이다. 제1 그래프(G1)는 ZnON에 대한 것이고, 제2 그래프(G2)는 ZnO에 대한 것이며, 제3 그래프(G3)는 In2O3에 대한 것이다. 여기서, 상기 ZnON은 질소(N)의 함유량이 산소(O)의 함유량보다 많은 N-리치(rich) ZnON이었다.
도 4를 참조하면, 제1 그래프(G1)는 제2 및 제3 그래프(G2, G3)보다 상당히 왼쪽에 치우쳐 있는 것은 알 수 있다. 이는 제1 그래프(G1)에 해당하는 질산화물 반도체(ZnON)의 광학적 에너지 밴드갭이 제2 및 제3 그래프(G2, G3)에 해당하는 산화물 반도체(ZnO, In2O3)의 광학적 에너지 밴드갭보다 상당히 작다는 것을 의미한다. 도 4의 결과로부터 계산한 결과, 상기 산화물 반도체(ZnO, In2O3)의 광학적 에너지 밴드갭은 3eV 정도인데 반해, 상기 질산화물 반도체(ZnON)의 광학적 에너지 밴드갭은 1.3eV 정도로 작았다.
또한 상기 산화물 반도체(ZnO, In2O3)의 경우, 많은 양의 산소 공공(oxygen vacancy)을 포함하기 때문에, 밴드갭 내부의 깊은 준위(deep level)에 많은 양의 결함 상태(defect state)가 존재하는 것으로 알려져 있다. 상기 결함 상태(defect state)의 에너지레벨은 가전대(valence band)의 바로 윗부분이기 때문에, 상기 산화물 반도체(ZnO, In2O3)는 p형 반도체의 특성을 띠기 어렵다. 즉, 상기 산화물 반도체(ZnO, In2O3)에서는 홀(hole)에 의한 전기 전도를 기대하기 어렵다. 그러나 상기 질산화물 반도체(ZnON)의 경우, 광학적 밴드갭이 1.3eV 정도로 작고, 그 가전대(valence band)는 주로 질소(N)의 p-오비탈(orbital)로 구성되기 때문에, 깊은 준위(deep level)에 산소 공공(oxygen vacancy)에 의한 결함 상태(defect state)가 존재할 확률이 낮다. 따라서 상기 질산화물 반도체(ZnON)에서는 홀(hole)의 생성 및 홀(hole)에 의한 전도가 상대적으로 용이할 수 있다. 그러므로 상기 질산화물 반도체(ZnON)를 트랜지스터의 채널 물질로 적용할 경우, 홀 전도(hole conduction)에 의한 문제가 발생할 수 있다. 이는 도 5에서 확인할 수 있다.
도 5는 질산화물 반도체(ZnON)를 채널 물질로 적용한 트랜지스터 및 산화물 반도체(IZO)를 채널 물질로 적용한 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 이때, 상기 트랜지스터들은 도 1과 같은 홀블로킹층(HBL10)을 포함하지 않는다. 각각의 트랜지스터에 0.1V 및 10V의 드레인전압(VD)을 인가하면서 게이트전압(VGS)-드레인전류(IDS) 특성을 측정하였다. 도 5에서 제1 그래프(GG1)는 질산화물 반도체(ZnON)를 채널 물질로 적용한 트랜지스터에 대한 것이고, 제2 그래프(GG2)는 산화물 반도체(IZO)를 채널 물질로 적용한 트랜지스터에 대한 것이다.
도 5를 참조하면, 질산화물 반도체(ZnON)를 채널 물질로 적용한 트랜지스터의 경우(GG1), 산화물 반도체(IZO)를 채널 물질로 적용한 트랜지스터(GG2)에 비해, 오프-전류(OFF-current)는 높고 서브문턱 기울기(subthreshold slope)는 작은 것을 알 수 있다. 특히, 질산화물 반도체(ZnON)를 채널 물질로 적용한 트랜지스터의 경우(GG1), 드레인전압(VD)이 0.1V 에서 10V로 증가함에 따라, 오프-전류(OFF-current)가 크게 증가한 것을 알 수 있다. 이는 홀 전도(hole conduction)에 의한 영향이라고 여겨진다.
도 6의 (A)는 에너지 밴드갭이 작고, 깊은 준위(deep level)에서의 결함 상태(defect state) 밀도가 낮은 채널층을 사용하는 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 시뮬레이션 결과이다. 도 6의 (A)는 앞서 설명한 ZnON을 채널 물질로 적용한 트랜지스터(홀블로킹층 미사용)에 대한 결과라고 할 수 있다.
도 6의 (B)는 에너지 밴드갭이 크고, 깊은 준위(deep level)에서의 결함 상태(defect state) 밀도가 높은 채널층을 사용하는 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 시뮬레이션 결과이다. 도 6의 (B)는 IZO를 채널 물질로 적용한 트랜지스터(홀블로킹층 미사용)에 대한 결과라고 할 수 있다.
도 6의 (A)를 참조하면, 드레인전압(VD)이 0.1V 에서 10V로 증가함에 따라, 오프-전류(OFF-current)가 크게 증가한 것을 알 수 있다. 이는 드레인전압(VD)이 소정 수준으로 높아지면, 게이트전압(VGS)이 음(-)의 방향으로 증가함에 따라, 홀(hole)에 의한 전도가 크게 증가한 결과라고 볼 수 있다. 반면, 도 6의 (B)에서는 드레인전압(VD)이 증가하더라도 오프-전류(OFF-current)의 증가가 발생하지 않는 것을 알 수 있다.
도 4 내지 도 6의 결과로부터, 질산화물 반도체(ZnON)는 산화물 반도체(ZnO, In2O3, IZO)와 확연히 다른 특성을 갖는 것을 알 수 있다. 특히, 질산화물 반도체(ZnON)의 경우, 홀에 의한 전도가 용이할 수 있고, 그로 인해 트랜지스터의 오프-전류(OFF-current)가 증가하고 서브문턱 기울기(subthreshold slope)가 낮아지는 등의 문제가 발생할 수 있다.
본 발명의 실시예에서는 위에서 설명한 바와 같은 질산화물 반도체의 문제점을 해결하기 위해, 도 1에서 설명한 바와 같은 홀블로킹층(HBL10)을 사용할 수 있다. 이러한 홀블로킹층(HBL10)에 의해 상기 질산화물 반도체의 홀 전도로 인한 문제를 억제/방지할 수 있다. 따라서 본 발명의 실시예에 따르면, 질산화물 반도체를 채널 물질로 포함하면서도, 우수한 성능을 갖는 트랜지스터를 구현할 수 있다.
도 7은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 상기 실시예에 따른 트랜지스터는 도 1의 구조를 갖되, 채널층(C10)으로 ZnON층(두께:50nm)을 사용하고, 홀블로킹층(HBL10)으로 GZO층(두께:20nm)을 사용하였다. 한편, 상기 비교예에 따른 트랜지스터는 홀블로킹층(HBL10)을 사용하지 않는다. 홀블로킹층(HBL10)을 사용하지 않는 것을 제외하면, 상기 비교예에 따른 트랜지스터는 상기 실시예에 따른 트랜지스터와 동일한 구조를 갖는다. 제1 그래프(G11)는 상기 실시예에 따른 트랜지스터에 대한 결과이고, 제2 그래프(G22)는 상기 비교예에 따른 트랜지스터에 대한 결과이다.
도 7을 참조하면, 실시예에 따른 트랜지스터(홀블로킹층 사용)에 대응하는 제1 그래프(G11)의 오프-전류(OFF-current) 레벨이 비교예에 따른 트랜지스터(홀블로킹층 미사용)에 대응하는 제2 그래프(G22)의 오프-전류(OFF-current) 레벨보다 약 1 차수(order)(즉, 10 배) 정도 낮은 것을 알 수 있다. 또한, 본 결과로부터 계산한 결과, 제1 그래프(G11)의 서브문턱 기울기(subthreshold slope)는 0.52 dec/V 정도였고, 제2 그래프(G22)의 서브문턱 기울기(subthreshold slope)는 0.45 dec/V 정도였다. 한편, 제1 그래프(G11)의 온/오프 전류비(ON/OFF current ratio)는 8.0×106 정도였고, 제2 그래프(G22)의 온/오프 전류비(ON/OFF current ratio)는 2.0×106 정도였다. 이를 통해, 본 발명의 실시예에 따른 홀블로킹층(HBL10)을 사용할 경우, 질산화물 반도체를 채널 물질로 사용하는 트랜지스터의 오프-전류(OFF-current)는 낮출 수 있고, 서브문턱 기울기(subthreshold slope)는 높일 수 있으며, 온/오프 전류비(ON/OFF current ratio)는 증가시킬 수 있음을 알 수 있다. 따라서, 본 발명의 실시예에 따르면, 우수한 성능을 갖는 트랜지스터를 구현할 수 있다.
본 발명의 실시예에 따른 트랜지스터에서는 홀블로킹층(HBL10)에 의해 오프-전류(OFF-current)가 감소하고, 서브문턱 기울기(subthreshold slope)는 증가하므로, 상기 트랜지스터의 오프(OFF) 상태를 유지하기 위한 전압(즉, VOFF)을 낮출 수 있다. 또한, 게이트전압이 0V 일 때의 트랜지스터의 누설 전류를 낮출 수 있으므로, 이러한 트랜지스터를 이용한 회로의 구성이 용이해질 수 있다.
도 1에 도시한 트랜지스터의 구조는 예시적인 것이고, 이는 다양하게 변형될 수 있다. 도 1의 트랜지스터의 변형예들이 도 8 및 도 9에 도시되어 있다.
도 8을 참조하면, 기판(SUB10) 상에 게이트전극(G10) 및 이를 덮는 게이트절연층(GI10)이 구비되고, 게이트절연층(GI10) 상에 채널층(C10)이 구비될 수 있다. 채널층(C10) 상에 식각정지층(ES11)이 구비될 수 있다. 식각정지층(ES11)의 X축 방향 폭은 채널층(C10)보다 작을 수 있다. 채널층(C10)의 양단은 식각정지층(ES11)으로 커버되지 않을 수 있다. 채널층(C10)의 일단 및 그와 인접한 식각정지층(ES11) 부분을 덮는 소오스전극(S11)이 구비될 수 있고, 채널층(C10)의 타단 및 그와 인접한 식각정지층(ES11) 부분을 덮는 드레인전극(D11)이 구비될 수 있다. 채널층(C10)과 소오스전극(S11) 사이 및 채널층(C10)과 드레인전극(D11) 사이 중 적어도 하나에 홀블로킹층(HBL11)이 구비될 수 있다. 본 실시예에서는 채널층(C10)과 소오스전극(S11) 사이 및 채널층(C10)과 드레인전극(D11) 사이 양쪽 모두에 홀블로킹층(HBL11)이 구비된 경우가 도시되어 있지만, 양쪽 중 하나에는 홀블로킹층(HBL11)이 구비되지 않을 수도 있다. 홀블로킹층(HBL11)은 소오스전극(S11)과 식각정지층(ES11) 사이 및 소오스전극(S11)과 게이트절연층(GI10) 사이로 연장된 구조를 가질 수 있다. 이와 유사하게, 홀블로킹층(HBL11)은 드레인전극(D11)과 식각정지층(ES11) 사이 및 드레인전극(D11)과 게이트절연층(GI10) 사이로 연장된 구조를 가질 수 있다. 홀블로킹층(HBL11)의 물질, 두께, 물성 등은 도 1의 홀블로킹층(HBL10)과 동일하거나 유사할 수 있다.
도 8에서 식각정지층(ES11)은 구비되지 않을 수도 있다. 그 예가 도 9에 도시되어 있다. 도 9를 참조하면, 식각정지층 없이 소오스전극(S12)이 채널층(C10)의 일단을 덮도록 구비될 수 있고, 드레인전극(D12)이 채널층(C10)의 타단을 덮도록 구비될 수 있다. 채널층(C10)과 소오스전극(S12) 사이 및 채널층(C10)과 드레인전극(D12) 사이 중 적어도 하나에 홀블로킹층(HBL12)이 구비될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 게이트전극(G20)이 채널층(C20) 위에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 10을 참조하면, 기판(SUB20) 상에 채널층(C20)이 구비될 수 있다. 채널층(C20)은 도 1의 채널층(C10)과 동일한 혹은 유사한 물질(질산화물 반도체)로 구성될 수 있다. 예컨대, 채널층(C20)은 ZnON을 포함할 수 있다. 채널층(C20)은 ZnON에 소정의 금속 원소(Zn 이외에 다른 금속 원소)가 도핑된 층일 수도 있다. 상기 금속 원소는, 예컨대, Ga, Hf, Al, In, Sn 등일 수 있다. 채널층(C20)의 에너지 밴드갭(energy band gap)은 Zn3N2의 에너지 밴드갭보다 크거나 같고, ZnO의 에너지 밴드갭보다 작거나 같을 수 있다. 예컨대, 채널층(C20)의 에너지 밴드갭은 1.3∼3.3 eV 정도일 수 있다. 채널층(C20)의 제1 및 제2 영역을 각각에 각각 연결된 소오스전극(S20) 및 드레인전극(D20)이 구비될 수 있다. 소오스전극(S20)은 채널층(C20)의 일단을 커버하면서, 상기 일단과 인접한 기판(SUB20) 영역으로 연장된 구조를 가질 수 있다. 드레인전극(D20)은 채널층(C20)의 타단을 커버하면서, 상기 타단과 인접한 기판(SUB20) 영역으로 연장된 구조를 가질 수 있다. 채널층(C20)과 소오스전극(S20) 사이 및 채널층(C20)과 드레인전극(D20) 사이 중 적어도 하나에 홀블로킹층(HBL20)이 구비될 수 있다. 홀블로킹층(HBL20)의 물질, 두께, 물성 등은 도 1의 홀블로킹층(HBL10)과 동일하거나 유사할 수 있다. 기판(SUB20) 상에 채널층(C20), 소오스전극(S20) 및 드레인전극(D20)을 덮는 게이트절연층(GI20)이 구비될 수 있다. 게이트절연층(GI20) 상에 게이트전극(G20)이 구비될 수 있다. 도시하지는 않았지만, 게이트절연층(GI20) 상에 게이트전극(G20)을 덮는 보호층이 더 구비될 수 있다.
도 10의 기판(SUB20), 채널층(C20), 소오스전극(S20), 드레인전극(D20), 게이트절연층(GI20) 및 게이트전극(G20) 각각의 물질 및 두께 등은 도 1의 기판(SUB10), 채널층(C10), 소오스전극(S10), 드레인전극(D10), 게이트절연층(GI10) 및 게이트전극(G10) 각각의 그것들과 동일하거나 유사할 수 있다.
도 10에서 채널층(C20)과 소오스전극(S20) 및 드레인전극(D20)의 위치 관계는 도 11과 같이 달라질 수 있다.
도 11을 참조하면, 기판(SUB20) 상에 서로 이격된 소오스전극(S21) 및 드레인전극(D21)이 구비될 수 있다. 소오스전극(S21) 및 드레인전극(D21) 사이의 기판(SUB20) 상에 채널층(C21)이 구비될 수 있다. 채널층(C21)은 소오스전극(S21) 및 드레인전극(D21)에 연결될 수 있다. 채널층(C21)은 소오스전극(S21) 및 드레인전극(D21)의 서로 마주하는 단부를 덮도록 구비될 수 있다. 채널층(C21)은 질산화물 반도체, 예컨대, ZnON을 포함할 수 있다. 채널층(C21)은 ZnON에 소정의 금속 원소(Zn 이외에 다른 금속 원소)가 도핑된 층일 수도 있다. 채널층(C21)의 에너지 밴드갭은 1.3∼3.3 eV 정도일 수 있다. 채널층(C21)과 소오스전극(S21) 사이 및 채널층(C21)과 드레인전극(D21) 사이 중 적어도 하나에 홀블로킹층(HBL21)이 구비될 수 있다. 기판(SUB20) 상에 채널층(C21), 소오스전극(S21) 및 드레인전극(D21)을 덮는 게이트절연층(GI20)이 구비될 수 있다. 게이트절연층(GI20) 상에 게이트전극(G20)이 구비될 수 있다. 도시하지는 않았지만, 게이트절연층(GI20) 상에 게이트전극(G20)을 덮는 보호층이 더 구비될 수 있다. 채널층(C21)과 소오스전극(S21) 및 드레인전극(D21) 사이의 위치 관계 및 이들의 형태를 제외하면, 도 11의 구조는 도 10과 동일할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 것으로, 탑(top) 게이트 구조를 갖는 트랜지스터의 다른 예를 보여준다.
도 12를 참조하면, 기판(SUB20) 상에 채널층(C22)이 구비되고, 채널층(C22)을 덮는 게이트절연층(GI22)이 구비될 수 있다. 게이트절연층(GI22) 상에 게이트전극(G22)이 구비될 수 있고, 게이트전극(G22)을 덮는 층간절연층(IL22)이 구비될 수 있다. 층간절연층(IL22)과 게이트절연층(GI22) 내에 채널층(C22)의 제1 및 제2 영역을 노출시키는 제1 및 제2 콘택홀(H11, H22)이 구비될 수 있다. 제1 콘택홀(H11) 내에 소오스전극(S22)이 구비될 수 있고, 제2 콘택홀(H22) 내에 드레인전극(D22)이 구비될 수 있다. 소오스전극(S22) 및 드레인전극(D22)은 층간절연층(IL22) 위로 연장된 구조를 가질 수 있다. 소오스전극(S22)과 채널층(C22) 사이 및 드레인전극(D22)과 채널층(C22) 사이 중 적어도 하나에 홀블로킹층(HBL22)이 구비될 수 있다. 채널층(C22)과 홀블로킹층(HBL22)의 물질, 두께, 물성 등은 도 1의 채널층(C10) 및 홀블로킹층(HBL10)과 동일하거나 유사할 수 있다.
이상에서 설명한 본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 낮은 오프-전류(OFF-current) 및 큰 서브문턱 기울기(subthreshold slope)를 갖는 등 우수한 성능을 갖기 때문에, 이를 표시장치에 적용하면, 표시장치의 성능을 향상시킬 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자(표시장치)의 일례를 보여주는 단면도이다. 본 실시예의 전자소자(표시장치)는 액정표시장치이다.
도 13을 참조하면, 제1 기판(100)과 제2 기판(200) 사이에 액정층(liquid crystal layer)(150)이 구비될 수 있다. 제1 기판(100)은 본 발명의 실시예에 따른 트랜지스터, 예컨대, 도 1 및 도 8 내지 도 12의 트랜지스터 중 적어도 하나를 스위칭소자 또는 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제1 기판(100)은 트랜지스터에 연결된 화소전극(미도시)을 포함할 수 있다. 제2 기판(200)은 상기 화소전극에 대응하는 상대전극(미도시)을 포함할 수 있다. 제1 기판(100)과 제2 기판(200) 사이에 인가되는 전압에 따라, 액정층(150)의 액정 배열상태가 달라질 수 있다. 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 구성은 도 13의 구조에 한정되지 않고, 다양하게 변형될 수 있다.
도 14a 내지 도 14e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 14a를 참조하면, 기판(SUB10) 상에 게이트전극(G10)을 형성하고, 게이트전극(G10)을 덮는 게이트절연층(GI10)을 형성할 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성할 수 있다. 게이트절연층(GI10)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다.
도 14b를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)을 형성할 수 있다. 채널층(C10)은 질산화물 반도체로 형성할 수 있다. 예컨대, 채널층(C10)은 ZnON를 포함하는 질산화물 반도체로 형성할 수 있다. 구체적인 예로, 채널층(C10)은 ZnON층으로 형성할 수 있다. 채널층(C10)은 ZnON에 소정의 금속 원소(Zn 이외에 다른 금속 원소)가 도핑된 층일 수도 있다. 상기 금속 원소는, 예컨대, Ga, Hf, Al, In, Sn 등일 수 있다. 채널층(C10)의 에너지 밴드갭은 1.3eV 보다 크거나 같고 3.3 eV 보다 작거나 같을 수 있다. 채널층(C10)의 두께는 10∼150nm 정도, 예컨대, 30∼100nm 정도일 수 있다. 채널층(C10)의 두께 범위는 달라질 수 있다.
다음, 게이트절연층(GI10) 상에 채널층(C10)을 덮는 식각정지층(ES10)을 형성할 수 있다. 식각정지층(ES10)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 유기절연물 등으로 형성할 수 있다.
도 14c를 참조하면, 식각정지층(ES10)에 제1 및 제2 콘택홀(H1, H2)을 형성할 수 있다. 상기 제1 및 제2 콘택홀(H1, H2)은 각각 채널층(C10)의 제1 및 제2 영역을 노출시키도록 형성될 수 있다. 채널층(C10)의 상기 제1 영역은 채널층(C10)의 일단 또는 그와 인접한 영역일 수 있고, 상기 제2 영역은 채널층(C10)의 타단 또는 그와 인접한 영역일 수 있다.
도 14d를 참조하면, 제1 및 제2 콘택홀(H1, H2)에 의해 노출된 채널층(C10) 영역 및 식각정지층(ES10) 상에 홀블로킹 물질층(HBL100)을 형성할 수 있다. 홀블로킹 물질층(HBL100)은 가전대 최고 에너지레벨(EV)이 채널층(C10)보다 낮은 물질로 형성할 수 있다. 또는 홀블로킹 물질층(HBL100)은 전자친화도와 에너지 밴드갭의 합이 채널층(C10)의 그것보다 큰 물질로 형성할 수 있다. 구체적인 예로, 홀블로킹 물질층(HBL100)은 Zn 산화물(ZnO), In 산화물(In2O3), Sn 산화물(SnO2), Ti 산화물(TiO2), Ga 산화물(Ga2O3), Zr 산화물(ZrO2), Hf 산화물(HfO2) 등의 이성분계(binary) 산화물들 중 하나로 형성하거나, 상기 이성분계 산화물 중에서 적어도 두 개의 산화물들로부터 구성된 삼성분계(ternary) 산화물 또는 사성분계(quaternary) 산화물로 형성할 수 있다. 상기 삼성분계 산화물은, 예컨대, InZn 산화물(IZO), InSn 산화물(ITO), ZnSn 산화물(ZTO), GaZn 산화물(GZO), HfIn 산화물(HIO), ZnTi 산화물(ZnTiO), InTi 산화물(InTiO) 등일 수 있고, 상기 사성분계 산화물은, 예컨대, GaInZn 산화물(GIZO), HfInZn 산화물(HIZO), InZnSn 산화물(IZTO), InGaSn 산화물(IGTO) 등일 수 있다. 홀블로킹 물질층(HBL100)은 전술한 산화물들의 혼합물로 형성할 수도 있다. 또는 홀블로킹 물질층(HBL100)은 질산화물로 형성할 수 있다. 이 경우, 홀블로킹 물질층(HBL100)의 질산화물은 채널층(C10)의 질산화물과 동일한 계열의 물질일 수 있다. 예컨대, 홀블로킹 물질층(HBL100)의 질산화물은 ZnON을 포함할 수 있다. 이 경우, 홀블로킹 물질층(HBL100)의 질산화물(ex, ZnON)은 채널층(C10)의 질산화물(ex, ZnON)보다 높은 산소 농도 및/또는 큰 에너지 밴드갭을 가질 수 있다. 홀블로킹 물질층(HBL100)은 비산화물(non-oxide)로 형성할 수도 있다. 이 경우, 홀블로킹 물질층(HBL100)은 GaN, GaAs, GaP, InP, CdTe, CdS, ZnSe, ZnS, ZnTe, AlAs 등과 이들로부터 이루어진 화합물, 예컨대, AlGaAs, InGaP, GaAsP 등으로 형성할 수 있다. 홀블로킹 물질층(HBL100)은 전술한 비산화물들의 혼합물로 형성할 수도 있다.
홀블로킹 물질층(HBL100) 상에 소오스/드레인용 도전층(SD100)을 형성할 수 있다. 소오스/드레인용 도전층(SD100)은 게이트전극(G10)과 동일한 물질로 형성할 수 있지만, 그렇지 않을 수도 있다. 소오스/드레인용 도전층(SD100)은 단일층 또는 다중층으로 형성할 수 있다.
다음, 소오스/드레인용 도전층(SD100) 및 홀블로킹 물질층(HBL100)을 패터닝(식각)할 수 있다. 상기 패터닝(식각) 공정의 결과물이 도 14e에 도시되어 있다.
도 14e를 참조하면, 소오스/드레인용 도전층(SD100)으로부터 소오스전극(S10)과 드레인전극(D10)이 형성되고, 홀블로킹 물질층(HBL100)으로부터 홀블로킹층(HBL10)이 형성될 수 있다. 상기 패터닝(식각)시, 식각정지층(ES10)은 소오스전극(S10)과 드레인전극(D10) 사이의 채널층(C10) 영역을 보호하는 역할을 할 수 있다. 그러나 식각정지층(ES10)의 형성은 선택적인(optional) 것이다.
도시하지는 않았지만, 식각정지층(ES10) 상에 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)을 형성할 수 있다. 상기 보호층은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도로 어닐링(annealing) 할 수 있다.
전술한 도 14a 내지 도 14e의 제조방법은 도 1의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 8 및 도 9의 트랜지스터를 제조할 수 있다. 도 14a 내지 도 14e를 참조하여 설명한 방법에 기초해서 도 8 및 도 9의 트랜지스터를 제조하는 것은 당업자가 잘 알 수 있는바, 이에 대한 상세할 설명은 생략한다.
도 15a 내지 도 15c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 15a를 참조하면, 기판(SUB20) 상에 채널층(C20)을 형성할 수 있다. 채널층(C20)의 물질, 두께, 물성 등은 도 14b의 채널층(C10)과 동일하거나 유사할 수 있다. 기판(SUB20) 상에 채널층(C20)을 덮는 홀블로킹 물질층(HBL200) 및 소오스/드레인용 도전층(SD200)을 형성할 수 있다. 홀블로킹 물질층(HBL200) 및 소오스/드레인용 도전층(SD200)의 물질은 각각 도 14d의 홀블로킹 물질층(HBL100) 및 소오스/드레인용 도전층(SD100)과 동일하거나 유사할 수 있다.
다음, 홀블로킹 물질층(HBL200) 및 소오스/드레인용 도전층(SD200)을 패터닝하여, 도 15b에 도시된 바와 같은 소오스전극(S20), 드레인전극(D20) 및 홀블로킹층(HBL20)을 형성할 수 있다.
도 15c를 참조하면, 채널층(C20)과 소오스전극(S20) 및 드레인전극(D20)을 덮는 게이트절연층(GI20)을 형성할 수 있다. 게이트절연층(GI20)은 도 14a의 게이트절연층(GI10)과 동일하거나 유사한 물질로 형성할 수 있다. 다음, 게이트절연층(GI20) 상에 게이트전극(G20)을 형성할 수 있다. 게이트전극(G20)은 채널층(C20) 위쪽에 형성할 수 있다. 게이트전극(G20)은 소오스전극(S20) 및 드레인전극(D20)과 동일한 물질 또는 다른 물질로 형성할 수 있다. 도시하지는 않았지만, 게이트절연층(GI20) 상에 게이트전극(G20)을 덮는 보호층을 형성할 수 있다. 상기 보호층은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링할 수 있다.
전술한 도 15a 내지 도 15c의 제조방법은 도 10의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 11 및 도 12의 트랜지스터를 제조할 수 있다. 도 15a 내지 도 15c를 참조하여 설명한 방법에 기초해서 도 11 및 도 12의 트랜지스터를 제조하는 방법은 당업자가 잘 알 수 있는바, 이에 대한 상세할 설명은 생략한다.
위와 같은 본 발명의 실시예에 따르면, 질산화물 반도체를 채널 물질로 포함하면서 우수한 성능을 갖는 트랜지스터를 용이하게 제조할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 8 내지 도 12의 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층은 다층 구조로 형성될 수 있고, 이 경우, 채널층을 구성하는 복수의 층 중 하나가 전술한 질산화물계(ZnON based) 반도체층일 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수도 있다. 그리고 도 14a 내지 도 14e 및 도 15a 내지 도 15c의 제조방법도 다양하게 변화될 수 있다. 예컨대, 도 14a 내지 도 14e 및 도 15a 내지 도 15c의 제조방법에서 소오스전극(S10, S20)과 채널층(C10, C20) 사이의 홀블로킹층(HBL10, HBL20) 및 드레인전극(D10, D20)과 채널층(C10, C20) 사이의 홀블로킹층(HBL10, HBL20) 중 하나는 형성하지 않을 수도 있다. 그 밖에도, 트랜지스터의 제조방법은 다양하게 변경될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 도 13과 같은 표시장치 이외에 다양한 전자소자에 여러 가지 용도로 적용될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
<도면의 주요 부분에 대한 부호의 설명>
C10, C20 : 채널층 D10, D20 : 드레인전극
ES10, ES11 : 식각정지층 G10, G20 : 게이트전극
GI10, GI20 : 게이트절연층 H1, H2 : 콘택홀
HBL10, HBL20 : 홀블로킹층 S10, S20 : 소오스전극
SD100, SD200 : 도전층 SUB10, SUB20 : 기판
100 : 제1 기판 150 : 액정층
200 : 제2 기판

Claims (28)

  1. 질산화물 반도체를 포함하는 채널층;
    상기 채널층에 대응하는 게이트전극;
    상기 채널층의 제1 영역에 연결된 소오스전극;
    상기 채널층의 제2 영역에 연결된 드레인전극; 및
    상기 채널층과 소오스전극 사이 및 상기 채널층과 드레인전극 사이 중 적어도 하나에 구비된 홀블로킹층(hole blocking layer);을 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 질산화물 반도체는 ZnON을 포함하는 트랜지스터.
  3. 제 2 항에 있어서,
    상기 질산화물 반도체는 Zn 이외에 다른 금속 원소를 더 포함하는 트랜지스터.
  4. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 질산화물 반도체의 에너지 밴드갭(energy band gap)은 1.3∼3.3 eV 인 트랜지스터.
  5. 제 1 항에 있어서,
    상기 홀블로킹층의 가전대 최고 에너지레벨(valence band maximum energy level)(EV)은 상기 채널층의 가전대 최고 에너지레벨(EV)보다 낮은 트랜지스터.
  6. 제 1 항에 있어서,
    상기 홀블로킹층의 전자친화도와 에너지 밴드갭의 합은 상기 채널층의 전자친화도와 에너지 밴드갭의 합보다 큰 트랜지스터.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 홀블로킹층의 전도대 최저 에너지레벨(conduction band minimum energy level)(EC)은 상기 채널층의 전도대 최저 에너지레벨(EC)과 같거나 그보다 낮은 트랜지스터.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 홀블로킹층의 전도대 최저 에너지레벨(EC)은 상기 채널층의 전도대 최저 에너지레벨(EC)보다 높고,
    상기 홀블로킹층은 전자의 터널링(tunneling)을 허용하는 두께를 갖는 트랜지스터.
  9. 제 1 항에 있어서,
    상기 홀블로킹은 상기 트랜지스터의 오프-전류(OFF-current)를 낮추는 구성을 갖는 트랜지스터.
  10. 제 1 항에 있어서,
    상기 홀블로킹은 상기 트랜지스터의 서브문턱 기울기(subthreshold slope)를 증가시키는 구성을 갖는 트랜지스터.
  11. 제 1 항에 있어서,
    상기 홀블로킹층은 산화물을 포함하는 트랜지스터.
  12. 제 11 항에 있어서,
    상기 홀블로킹층은 Zn 산화물, In 산화물, Sn 산화물, Ti 산화물, Ga 산화물, Zr 산화물, Hf 산화물, InZn 산화물, InSn 산화물, ZnSn 산화물, GaZn 산화물, HfIn 산화물, ZnTi 산화물, InTi 산화물, GaInZn 산화물, HfInZn 산화물, InZnSn 산화물, InGaSn 산화물 및 이들의 혼합물 중 하나를 포함하는 트랜지스터.
  13. 제 1 항에 있어서,
    상기 홀블로킹층은 질산화물을 포함하는 트랜지스터.
  14. 제 13 항에 있어서,
    상기 홀블로킹층의 질산화물은 상기 채널층의 질산화물과 동일한 계열인 트랜지스터.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 홀블로킹층의 질산화물은 상기 채널층의 질산화물보다 큰 에너지 밴드갭을 갖는 트랜지스터.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 홀블로킹층의 질산화물은 상기 채널층의 질산화물보다 높은 산소 농도를 갖는 트랜지스터.
  17. 제 1 항에 있어서,
    상기 홀블로킹층은 비산화물을 포함하는 트랜지스터.
  18. 제 17 항에 있어서,
    상기 홀블로킹층은 GaN, GaAs, GaP, InP, CdTe, CdS, ZnSe, ZnS, ZnTe, AlAs, AlGaAs, InGaP, GaAsP 및 이들의 혼합물 중 하나를 포함하는 트랜지스터.
  19. 제 1 항에 있어서,
    상기 홀블로킹층은 0.5∼500nm 의 두께를 갖는 트랜지스터.
  20. 제 19 항에 있어서,
    상기 홀블로킹층은 1∼20nm 의 두께를 갖는 트랜지스터.
  21. 제 1 항에 있어서,
    상기 채널층과 상기 소오스전극 사이 및 상기 채널층과 상기 드레인전극 사이 모두에 상기 홀블로킹층이 구비된 트랜지스터.
  22. 제 1 항에 있어서,
    상기 게이트전극은 상기 채널층 아래에 구비된 트랜지스터.
  23. 제 22 항에 있어서,
    상기 채널층 상에 구비된 식각정지층을 더 포함하는 트랜지스터.
  24. 제 1 항에 있어서,
    상기 게이트전극은 상기 채널층 위에 구비된 트랜지스터.
  25. 청구항 1에 기재된 트랜지스터를 포함하는 전자소자.
  26. 제 25 항에 있어서,
    상기 전자소자는 표시장치인 전자소자.
  27. 제 26 항에 있어서,
    상기 표시장치는 액정표시장치 또는 유기발광표시장치인 전자소자.
  28. 제 25 내지 27 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 스위칭소자 또는 구동소자로 사용되는 전자소자.
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