KR20130063984A - 배선기판 및 그 제조방법 - Google Patents
배선기판 및 그 제조방법 Download PDFInfo
- Publication number
- KR20130063984A KR20130063984A KR1020120006558A KR20120006558A KR20130063984A KR 20130063984 A KR20130063984 A KR 20130063984A KR 1020120006558 A KR1020120006558 A KR 1020120006558A KR 20120006558 A KR20120006558 A KR 20120006558A KR 20130063984 A KR20130063984 A KR 20130063984A
- Authority
- KR
- South Korea
- Prior art keywords
- solder
- terminal
- pedestal
- wiring board
- terminal pad
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 229910000679 solder Inorganic materials 0.000 claims abstract description 179
- 229920005989 resin Polymers 0.000 claims abstract description 85
- 239000011347 resin Substances 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000004020 conductor Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000012772 electrical insulation material Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 76
- 239000000463 material Substances 0.000 claims description 59
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 53
- 239000011810 insulating material Substances 0.000 claims description 35
- 239000002344 surface layer Substances 0.000 claims description 34
- 229920001187 thermosetting polymer Polymers 0.000 claims description 26
- 238000010438 heat treatment Methods 0.000 claims description 21
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 11
- 238000001816 cooling Methods 0.000 claims description 10
- 230000009477 glass transition Effects 0.000 claims description 8
- 239000007787 solid Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract description 4
- 238000003475 lamination Methods 0.000 abstract 1
- 239000003822 epoxy resin Substances 0.000 description 23
- 229920000647 polyepoxide Polymers 0.000 description 23
- 238000007747 plating Methods 0.000 description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 239000010949 copper Substances 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 15
- 238000010292 electrical insulation Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 239000000654 additive Substances 0.000 description 6
- 238000005304 joining Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000003351 stiffener Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- IISBACLAFKSPIT-UHFFFAOYSA-N bisphenol A Chemical compound C=1C=C(O)C=CC=1C(C)(C)C1=CC=C(O)C=C1 IISBACLAFKSPIT-UHFFFAOYSA-N 0.000 description 4
- PXKLMJQFEQBVLD-UHFFFAOYSA-N bisphenol F Chemical compound C1=CC(O)=CC=C1CC1=CC=C(O)C=C1 PXKLMJQFEQBVLD-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- ZUOUZKKEUPVFJK-UHFFFAOYSA-N diphenyl Chemical compound C1=CC=CC=C1C1=CC=CC=C1 ZUOUZKKEUPVFJK-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 4
- 229920000178 Acrylic resin Polymers 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 3
- 229910020830 Sn-Bi Inorganic materials 0.000 description 3
- 229910018728 Sn—Bi Inorganic materials 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- RAXXELZNTBOGNW-UHFFFAOYSA-N imidazole Natural products C1=CNC=N1 RAXXELZNTBOGNW-UHFFFAOYSA-N 0.000 description 3
- 239000003960 organic solvent Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 230000003014 reinforcing effect Effects 0.000 description 3
- 239000006087 Silane Coupling Agent Substances 0.000 description 2
- 125000002723 alicyclic group Chemical group 0.000 description 2
- 150000001412 amines Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 235000010290 biphenyl Nutrition 0.000 description 2
- 239000004305 biphenyl Substances 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 2
- 239000012948 isocyanate Substances 0.000 description 2
- 150000002513 isocyanates Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000012286 potassium permanganate Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 239000013008 thixotropic agent Substances 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229930182556 Polyacetal Natural products 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020935 Sn-Sb Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 229910008757 Sn—Sb Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 150000008065 acid anhydrides Chemical class 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012190 activator Substances 0.000 description 1
- 239000013543 active substance Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- QHIWVLPBUQWDMQ-UHFFFAOYSA-N butyl prop-2-enoate;methyl 2-methylprop-2-enoate;prop-2-enoic acid Chemical compound OC(=O)C=C.COC(=O)C(C)=C.CCCCOC(=O)C=C QHIWVLPBUQWDMQ-UHFFFAOYSA-N 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000805 composite resin Substances 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910001502 inorganic halide Inorganic materials 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000003094 microcapsule Substances 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 150000007524 organic acids Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920005668 polycarbonate resin Polymers 0.000 description 1
- 239000004431 polycarbonate resin Substances 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920006324 polyoxymethylene Polymers 0.000 description 1
- -1 polypropylene Polymers 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K1/00—Soldering, e.g. brazing, or unsoldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
- B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
- B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
- B23K35/24—Selection of soldering or welding materials proper
- B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
-
- C—CHEMISTRY; METALLURGY
- C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
- C22C—ALLOYS
- C22C11/00—Alloys based on lead
- C22C11/06—Alloys based on lead with tin as the next major constituent
-
- C—CHEMISTRY; METALLURGY
- C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
- C22C—ALLOYS
- C22C13/00—Alloys based on tin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
- H01L2221/68386—Separation by peeling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/1031—Surface mounted metallic connector elements
- H05K2201/10318—Surface mounted metallic pins
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mechanical Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(과제) 수지에 의한 보강을 할 경우에 제조공정을 간이화할 수 있고, 특히 단자부재에 소켓 등의 접속부재를 장착할 경우에는 접속부재의 장착을 확실하게 할 수 있는 배선기판 및 그 제조방법을 제공하는 것.
(해결수단) PGA용 단자패드(21) 상에 단자 핀(15)의 받침대(63)를 배치함과 아울러, PGA용 단자패드(21) 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재 페이스트(85)를 배치하고, 상기 접합재 페이스트(85)를 가열함에 의해서 솔더를 용융시킴과 동시에 전기 절연재를 연화시킴다. 그리고, 그 후 냉각함에 의해서 솔더를 고화시켜서 받침대(63)와 PGA용 단자패드(21)를 접합함과 아울러, 받침대(63)에 접합된 솔더 접합부(70)의 노출면에 전기 절연 표면층(72)을 형성한다.
(해결수단) PGA용 단자패드(21) 상에 단자 핀(15)의 받침대(63)를 배치함과 아울러, PGA용 단자패드(21) 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재 페이스트(85)를 배치하고, 상기 접합재 페이스트(85)를 가열함에 의해서 솔더를 용융시킴과 동시에 전기 절연재를 연화시킴다. 그리고, 그 후 냉각함에 의해서 솔더를 고화시켜서 받침대(63)와 PGA용 단자패드(21)를 접합함과 아울러, 받침대(63)에 접합된 솔더 접합부(70)의 노출면에 전기 절연 표면층(72)을 형성한다.
Description
본 발명은 도체층과 수지 절연층이 교호로 적층된 코어리스기판 등의 적층기판의 단자패드에 핀부재 등의 단자부재를 구비한 배선기판 및 그 제조방법에 관한 것이다.
종래에는 배선기판에 접속단자가 되는 단자부재로서 핀부재(단자 핀)가 부착된 구조의 반도체 패키지가 있다. 이와 같은 반도체 패키지에서는 배선기판의 단자 핀 측의 반대면에 반도체 칩(IC칩)이 실장되고, 단자 핀이 실장 기판의 소켓 등에 삽입되어 접속된다.
이러한 종류의 단자 핀으로서는, 예를 들면 원반형상의 받침대에서 봉형상의 핀이 돌출되는 형상의 것이 알려져 있다. 또, 단자 핀은 통상 배선기판의 단자패드(예를 들면, PGA용 단자패드) 상에 솔더 등을 사용하여 접합되는데, 근래에는 솔더뿐만 아니라 수지를 사용하여 접합하는 기술이 제안되어 있다.
예를 들면, 하기한 특허문헌 1에는 솔더에 의해서 단자 핀의 받침대를 배선기판의 단자패드에 접합한 후에, 배선기판의 표면과 단자 핀의 받침대의 표면을 수지로 덮음에 의해서 접속강도를 높임과 아울러 전기 절연성을 향상시키는 기술이 개시되어 있다.
또, 하기한 특허문헌 2에는 반도체 칩의 표면에 형성된 솔더범프의 근원부분을 둘러싸도록 보강용 수지를 형성하여 솔더 접합부의 신뢰성을 향상시키는 기술이 개시되어 있다.
그러나, 상기한 특허문헌 1의 기술에서는 단자 핀을 솔더로 접합한 후에 배선기판의 표면이나 단자 핀의 받침대의 표면(즉, 단자 핀의 핀이 돌출되어 있는 측의 표면) 등을 수지로 덮기 때문에, 제조공정이 복잡하고 시간과 품이 많이 든다는 문제가 있었다.
게다가, 이러한 종래의 제조방법에 의해서 제조된 배선기판에서는 단자 핀의 받침대의 표면 측이 수지로 덮여져 있기 때문에 그 표면 측이 불규칙하게 부풀어올라 있으며, 따라서 단자 핀에 소켓을 끼워넣을 경우에는 소켓을 확실하게 끼워넣을 수 없는 일이 있다는 문제도 있었다.
또, 특허문헌 2의 기술에서도 솔더범프를 형성하고서 그 주위에 수지를 형성하기 때문에, 제조공정이 복잡하고 시간과 품이 많이 든다는 문제가 있었다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로서, 그 목적은, 수지에 의한 보강을 할 경우에 제조공정을 간이화할 수 있고, 특히 단자부재에 소켓 등의 접속부재를 장착할 경우에는 상기 접속부재의 장착을 확실하게 할 수 있는 배선기판 및 그 제조방법을 제공하는 것이다.
(1) 본 발명은 제 1 형태로서, 도체층과 수지 절연층이 교호로 적층되어 이루어지는 적층기판 상의 단자패드에 단자부재를 접합하는 배선기판의 제조방법에 있어서, 상기 단자부재로서 솔더를 통해서 상기 단자패드에 저면이 접합되는 받침대와 상기 받침대의 표면에 세워진 핀을 구비한 핀부재를 사용하고, 상기 단자패드 상에 상기 핀부재의 받침대를 배치함과 아울러, 상기 단자패드 상에 상기 솔더와 수지제의 전기 절연재를 함유하는 접합재를 배치하고, 상기 접합재를 가열함에 의해서 상기 솔더를 용융시킴과 동시에 상기 전기 절연재를 연화시키고, 그 후 냉각함에 의해서 상기 솔더를 고화시켜서 상기 받침대와 상기 단자패드를 접합함과 아울러, 상기 받침대에 접합된 상기 솔더의 노출면에는 상기 전기 절연재로 이루어지는 전기 절연 표면층을 형성하는 것을 특징으로 한다.
본 제 1 형태에서는, 단자패드 상에 핀부재(단자부재)의 받침대를 배치함과 아울러, 단자패드 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재를 배치하고, 상기 접합재를 가열함에 의해서 솔더를 용융시킴과 동시에 전기 절연재를 연화시킨다. 그리고, 그 후 냉각함에 의해서 솔더를 고화시켜서 받침대와 단자패드를 접합함과 아울러, 받침대에 접합된 솔더의 노출면에 전기 절연재로 이루어지는 전기 절연 표면층을 형성한다.
즉, 본 제 1 형태에서는 단자패드 상에 예를 들면 페이스트상의 접합재를 배치하고, 가열함에 의해서 접합재 중의 솔더를 용융시키기 때문에(그 후 고화되기 때문에), 솔더에 의해서 단자패드와 핀부재의 받침대를 접합할 수 있음과 동시에, 접합재 중의 전기 절연재를 연화시키기 때문에(그 후 경화되기 때문에), 전기 절연재에 의해서 솔더의 표면을 덮을 수 있다. 따라서, 본 제 1 형태는 종래의 제조방법에 비해서 제조공정을 간이화할 수 있다는 현저한 효과를 가진다.
또, 본 제 1 형태에서는 사용하는 접합재의 양(量) 등을 조절함에 의해서 핀부재의 받침대의 어느 정도까지 솔더로 덮을 것인지(즉, 전기 절연재로 덮는 범위)를 용이하게 조절할 수 있다. 따라서, 받침대의 (핀이 세워져 있는 측의) 표면을 전기 절연재로 덮지 않도록 조절함에 의해서, 본 제 1 형태에 의해서 제조된 배선기판에서는 받침대의 표면이 외부에 노출되어 있어 소켓 등의 접속부재의 장착을 확실하게 할 수 있다.
또한, 본 제 1 형태의 제조방법에 의해서 제조된 배선기판은 고화된 솔더의 표면이 전기 절연재에 의해서 덮여져 있기 때문에, 단자패드와 핀부재가 강고하게 접합되어 있어 외부로부터의 응력에 대해서 파손되기 어렵다는 효과가 있다. 이와 아울러, 전기 절연성이 높고, 또한 솔더의 산화를 효과적으로 방지할 수 있다는 이점이 있다.
여기서, 상기 적층기판으로서는 코어기판을 제거한 코어리스기판을 채용할 수 있다.
상기 핀부재는 단자패드에 접속되는 받침대와 상기 받침대에 세워진 핀을 구비하고 있으며, 받침대로서는 저면 및 측면을 구비한 평판형상(예를 들면, 원반형상)의 구성, 또는 저면이 구상(球狀) 등과 같이 외측으로 볼록하게 만곡된 구성을 채용할 수 있다.
상기 도체층 및 상기 단자패드의 형성 재료로서는 구리, 구리 합금, 니켈, 니켈 합금, 주석, 주석 합금 등을 채용할 수 있다. 이 도체층 및 단자패드는 서브 트랙티브법, 세비 에디티브법, 풀 에디티브법 등의 공지 수법에 따라서 형성할 수 있다. 예를 들면, 동박의 에칭, 무전해 구리 도금 혹은 전해 구리 도금 등의 수법이 적용된다. 또한, 스패터링이나 CVD 등의 수법에 의해서 박막을 형성한 후에 에칭을 실시함에 의해서 도체층이나 단자패드를 형성하거나, 도전성 페이스트 등의 인쇄에 의해서 도체층이나 단자패드를 형성할 수도 있다.
상기 수지 절연층은 절연성, 내열성, 내습성 등을 고려하여 적절하게 선택할 수 있다. 이 수지 절연층을 형성하기 위한 고분자 재료의 매우 적합한 예로서는 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지, 폴리이미드 수지 등의 열경화성 수지, 폴리카보네이트 수지, 아크릴 수지, 폴리아세탈 수지, 폴리프로필렌 수지 등의 열가소성 수지 등을 들 수 있다. 그 외에도 이들 수지와 유리섬유(유리 직포나 유리 부직포)나 폴리아미드 섬유 등의 유기 섬유와의 복합재료, 혹은 연속 다공질 PTFE 등의 삼차원 그물망 형상 불소계 수지 기재에 에폭시 수지 등의 열경화성 수지를 함침시킨 수지-수지 복합재료 등을 사용하여도 좋다.
상기 접합재 중의 솔더의 재료로서는 90Pb-10Sn, 95Pb-5Sn, 40Pb-60Sn 등의 Pb-Sn계 솔더, Sn-Bi계 솔더, Sn-Sb계 솔더, Sn-Ag계 솔더, Sn-Ag-Cu계 솔더, Au-Ge계 솔더, Au-Sn계 솔더 등의 솔더를 들 수 있다.
상기 접합재 중의 전기 절연재로서는 열경화성 수지를 들 수 있다. 이 열경화성 수지로서는 에폭시 수지를 매우 적합하게 사용할 수 있으며, 에폭시 수지의 종류로서는 비스페놀 A형, 비스페놀 F형, 다관능형, 지환식형, 비페닐형 등을 채용할 수 있다. 또한, 열경화성 수지로서는 에폭시 수지 이외에도 아크릴 수지, 오키세탄 수지, 폴리이미드 수지, 이소시아네이트 수지 등을 이용하여도 좋다.
(2) 본 발명에서는 제 2 형태로서, 상기 접합재는 페이스트상이며, 상기 접합재 중 상기 가열 후의 냉각에 의해서 고체가 되는 성분은, 상기 솔더가 50∼95중량%, 상기 전기 절연재가 5∼50중량%인 구성을 채용할 수 있으며, 더 바람직하게는 상기 솔더가 80∼90중량%, 상기 전기 절연재가 10∼20중량%의 구성을 채용할 수 있다.
이 구성에 의해서 용이하게 솔더의 표면을 전기 절연재로 덮는 구조로 할 수 있다.
여기서, 상기 접합재로서는 열경화성 수지 등의 수지에 솔더(솔더 입자 등)를 함유시킨 페이스트상의 것을 채용할 수 있다. 또, 이 접합재 중에는 수지나 솔더 이외에 각종 성분을 함유하고 있어도 좋다. 예를 들면, 수지로서 열경화성 수지를 사용하는 경우에는 열경화성 수지 및 솔더 이외에 열경화성 수지의 경화제, 솔더의 산화막을 제거하는 활성작용을 부여하는 활성제, 페이스트의 칙소성을 조정하는 칙소제, 그 외의 첨가제가 첨가되어 있는 것을 채용할 수 있다. 이것들의 배합량은 접합재에 함유되는 솔더의 함유량, 솔더의 입경 및 접합 대상의 산화의 진행 정도 등에 따라서 적절하게 조정된다.
상기 열경화성 수지로서는 상기한 바와 같이 에폭시 수지가 매우 적합하게 사용되며, 에폭시 수지의 종류로서는 비스페놀 A형, 비스페놀 F형, 다관능형, 지환식형, 비페닐형 등을 채용할 수 있다.
상기 경화제로서는 사용되는 열경화성 수지에 대응한 종류의 것이 선정되며, 열경화성 수지가 에폭시 수지인 경우에는 이미다졸류, 산무수물류, 아민류, 히드라지드류, 마이크로 캅셀형 경화제 등이 선정된다. 상기 활성제로서는 무기 할라이드, 아민, 유기산 등 일반적인 크림 솔더에 사용되는 것을 채용할 수 있다. 상기 칙소제로서는 일반적으로 전자 재료용 접착제에 사용되는 무기계 미분말이 배합된다.
또한, 첨가제로서는 실란 커플링제, 유기용제, 가요재(可撓材), 안료, 촉매 등이 필요에 따라서 배합된다. 실란 커플링제는 밀착성을 향상시킬 목적으로 배합되고, 유기용제는 접합재의 점도를 조정하기 위해서 사용된다.
(3) 본 발명에서는 제 3 형태로서, 전기 절연재로서는 열경화성 수지로 이루어지며, 그 유리전이온도가 솔더의 융점 이하인 재료를 채용할 수 있다.
이것에 의해서, 가열에 의해서 솔더가 용융되기 전에 열경화성 수지를 연화시킬 수 있다. 따라서, 연화된 열경화성 수지 중에서 솔더를 용융시켜서 솔더범프를 형성함과 아울러, 그 주위에 전기 절연 표면층을 매우 적합하게 형성할 수 있다.
상기 열경화성 수지로서는 에폭시 수지가 매우 적합하며, 그 이외에 아크릴 수지, 오키세탄 수지, 폴리이미드 수지, 이소시아네이트 수지 등을 채용할 수 있다.
상기 유리 전이점으로서는 80∼220℃의 범위를 들 수 있고, 솔더의 융점으로서는 120∼230℃의 범위를 들 수 있다.
(4) 본 발명에서는 제 4 형태로서, 도체층과 수지 절연층이 교호로 적층되어 이루어지는 적층기판 상의 단자패드에 단자부재를 접합하는 배선기판의 제조방법에 있어서, 상기 단자패드 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재를 배치하고, 상기 접합재를 가열함에 의해서 상기 솔더를 용융시킴과 동시에 상기 전기 절연재를 연화시키고, 그 후 냉각함에 의해서 상기 솔더를 고화시켜서 상기 솔더로 구성되는 단자부재를 형성함과 아울러, 상기 단자부재의 노출면에는 상기 전기 절연재로 이루어지는 전기 절연 표면층을 형성하는 것을 특징으로 한다.
본 제 4 형태에서는, 단자패드 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재를 배치하고, 상기 접합재를 가열함에 의해서 솔더를 용융시킴과 동시에 전기 절연재를 연화시킨다. 그리고, 그 후 냉각함에 의해서 솔더를 고화시켜서 단자부재를 형성함과 아울러, 단자부재의 노출면에 전기 절연재로 이루어지는 전기 절연 표면층을 형성한다.
즉, 본 제 4 형태에서는, 단자패드 상에 예를 들면 페이스트상의 접합재를 배치하고, 가열함에 의해서 접합재 중의 솔더가 용융되고, 접합재 중의 전기 절연재가 연화되고, 그 후 솔더가 고화됨에 의해서 단자부재를 형성할 수 있고, 또한 전기 절연재에 의해서 단자부재의 표면을 덮을 수 있다. 따라서, 본 제 4 형태는 종래의 제조방법에 비해서 제조공정을 간이화할 수 있다는 현저한 효과를 가진다.
또, 본 제 4 형태에서는 사용하는 접합재의 양 등을 조절함에 의해서 단자부재의 노출면을 어느 정도까지 솔더로 덮을 것인지(즉, 전기 절연재로 덮는 범위)를 용이하게 조절할 수 있다. 따라서, 단자부재의 표면의 일부를 전기 절연재로 덮지 않도록 조절할 수 있기 때문에, 본 제 4 형태에 의해서 제조된 배선기판에서는 각종 도통부재의 전기적 접속이 용이하다.
또한, 본 제 4 형태의 제조방법에 의해서 제조된 배선기판은 고화된 단자부재의 표면이 전기 절연재에 의해서 덮여져 있기 때문에, 단자패드와 단자부재가 강고하게 접합되어 있어 외부로부터의 응력에 대해서 파손되기 어렵다는 효과가 있다. 이와 아울러, 단자부재의 전기 절연재로 덮여져 있는 부분은 전기 절연성이 높고, 또한 산화를 효과적으로 방지할 수 있다는 이점이 있다.
또한, 본 제 4 형태에서도 상기한 제 1 형태에서 예시한 바와 같은 각종의 적층기판, 도체층 및 단자패드의 형성 재료나 형성 방법, 수지 절연층의 재료, 단자부재인 솔더의 재료, 전기 절연재의 재료를 채용할 수 있다.
(5) 본 발명에서는 제 5 형태로서, 도체층과 수지 절연층이 교호로 적층되어 이루어지는 적층기판의 단자패드 상에 단자부재를 구비한 배선기판에 있어서, 상기 단자부재는 상기 단자패드에 솔더를 통해서 저면이 접합된 받침대와 상기 받침대의 표면에 세워진 핀을 구비한 핀부재이고, 상기 받침대의 저면에 상기 솔더가 접합됨과 아울러 상기 받침대의 표면에는 상기 솔더가 접합되어 있지 않는 구성을 가지며, 또한 상기 받침대에 접합된 상기 솔더의 노출면에는 상기 전기 절연재로 이루어지는 전기 절연 표면층이 형성되어 있는 것을 특징으로 한다.
본 제 5 형태의 배선기판에서는, 단자부재인 핀부재의 받침대의 저면에는 솔더가 접합되어 있으나 받침대의 표면에는 솔더가 접합되어 있지 않고, 또한 솔더의 노출면에는 전기 절연재로 이루어지는 전기 절연 표면층이 형성되어 있다.
따라서, 핀부재에 대해서 확실하게 소켓 등의 접속부재를 장착할 수 있다. 또, 솔더의 노출면은 전기 절연 표면층이 덮여져 있는 구조이기 때문에, 접합강도가 크고, 또한 전기 절연성이 우수함과 아울러 솔더의 산화를 방지할 수 있다는 이점이 있다.
여기서, 솔더와 받침대가 접합되는 범위는 받침대의 표면이 솔더나 전기 절연 표면층으로 덮여져 있지 않으면 되며, 받침대의 측면에 솔더나 전기 절연 표면층이 접합되어 있어도 좋다.
도 1은 제 1 실시예의 전자부품 실장용 배선기판을 두께방향으로 파단한 개략 구성을 나타내는 단면도
도 2(a)는 전자부품 실장용 배선기판의 제 1 주면(主面) 측을 나타내는 평면도, 도 2(b)는 전자부품 실장용 배선기판의 제 2 주면 측을 나타내는 평면도
도 3은 전자부품 실장용 배선기판의 중앙부분을 두께방향으로 파단하여 나타내는 단면도
도 4는 적층기판의 종단면(제 1 주면에 수직한 단면)의 일부를 확대하여 나타내는 단면도
도 5(a), 도 5(b), 도 5(c), 도 5(d), 도 5(e)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 6(a), 도 6(b), 도 6(c)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 7(a), 도 7(b)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 8(a), 도 8(b), 도 8(c)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 9(a), 도 9(b), 도 9(c), 도 9(d)는 단자 핀을 접합할 때의 순서를, 전자부품 실장용 배선기판을 두께방향으로 파단하여 나타내는 설명도
도 10은 제 2 실시예의 전자부품 실장용 배선기판에 있어서의 단자 핀의 접합상태에 대해서, 배선기판을 두께방향으로 파단하여 나타내는 설명도
도 11(a)는 제 3 실시예의 전자부품 실장용 배선기판을 (IC칩 측을 상측으로 하여) 두께방향으로 파단한 개략 구성을 나타내는 단면도, 도 11(b)는 그 요부인 단자부재 근방을 (마더기판 측을 상측으로 하여) 두께방향으로 파단한 개략 구성을 나타내는 단면도
도 12는 다른 전자부품 실장용 배선기판에 있어서의 단자 핀의 접합상태에 대해서, 배선기판을 두께방향으로 파단하여 나타내는 설명도
도 2(a)는 전자부품 실장용 배선기판의 제 1 주면(主面) 측을 나타내는 평면도, 도 2(b)는 전자부품 실장용 배선기판의 제 2 주면 측을 나타내는 평면도
도 3은 전자부품 실장용 배선기판의 중앙부분을 두께방향으로 파단하여 나타내는 단면도
도 4는 적층기판의 종단면(제 1 주면에 수직한 단면)의 일부를 확대하여 나타내는 단면도
도 5(a), 도 5(b), 도 5(c), 도 5(d), 도 5(e)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 6(a), 도 6(b), 도 6(c)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 7(a), 도 7(b)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 8(a), 도 8(b), 도 8(c)는 전자부품 실장용 배선기판의 제조방법의 순서를, 각 부재를 두께방향으로 파단하여 나타내는 설명도
도 9(a), 도 9(b), 도 9(c), 도 9(d)는 단자 핀을 접합할 때의 순서를, 전자부품 실장용 배선기판을 두께방향으로 파단하여 나타내는 설명도
도 10은 제 2 실시예의 전자부품 실장용 배선기판에 있어서의 단자 핀의 접합상태에 대해서, 배선기판을 두께방향으로 파단하여 나타내는 설명도
도 11(a)는 제 3 실시예의 전자부품 실장용 배선기판을 (IC칩 측을 상측으로 하여) 두께방향으로 파단한 개략 구성을 나타내는 단면도, 도 11(b)는 그 요부인 단자부재 근방을 (마더기판 측을 상측으로 하여) 두께방향으로 파단한 개략 구성을 나타내는 단면도
도 12는 다른 전자부품 실장용 배선기판에 있어서의 단자 핀의 접합상태에 대해서, 배선기판을 두께방향으로 파단하여 나타내는 설명도
이하, 본 발명이 적용되는 실시예에 대해서 도면을 이용하여 설명한다.
[제 1 실시예]
여기서는 코어리스기판의 어느 한 쪽 주면(主面)에 IC칩 등을 실장하기 위한 전자부품 실장용 배선기판(이하, 단순히 '배선기판'이라 한다)을 예로 들어 설명한다.
a) 우선, 본 실시예의 배선기판(PGA기판)의 구성에 대해서 도 1∼도 4에 의거하여 설명한다.
도 1에 나타낸 바와 같이, 본 실시예의 배선기판(1)은 IC칩(3)을 실장하기 위한 반도체 패키지이며, 이 배선기판(1)은 주로 코어기판을 포함하지 않고 형성된 적층기판(코어리스기판)(5)을 구비하고 있다.
상기 적층기판(5)의 어느 한 쪽의 주면 측(제 1 주면 측, 도 1에서의 상측)에는, 즉 IC칩(3)이 실장되는 측에는 IC칩(3)의 실장영역(7){도 2(a) 참조} 내에 다수의 솔더범프(9)가 형성되고, 또한 실장영역(7)의 주위에는 다수의 칩 콘덴서(CP)(11)가 실장됨과 아울러, 스티프너(보강판)(13)이 접합되어 있다.
또, 적층기판(5)의 다른 한 쪽의 주면 측(제 2 주면 측, 도 1에서의 하측)에는 다수의 단자 핀(15)이 세워져 있다. 또한, 상기 단자 핀(15)이 본 발명의 단자부재(핀부재)에 해당한다.
이하, 각 구성에 대해서 상세하게 설명한다.
도 2(a)에 나타낸 바와 같이, 적층기판(5)의 제 1 주면 측에는 그 중앙에 대략 정사각형의 실장영역(7)이 형성되어 있으며, 이 실장영역(7)에는 IC칩(3)을 적층기판(5)에 접합하기 위한 솔더범프(9)가 형성되는 칩 실장용 단자패드(17)가 어레이 형상으로 복수 형성되어 있다. 또한, 도 2(a)에서는 솔더범프(9)를 생략하고 있다.
또, 상기 제 1 주면 측에는 실장영역(7)의 주위(사방)에 각 가장자리를 따라서 다수의 칩 콘덴서(11)이 실장되어 있다.
또한, 상기 제 1 주면 측에는 IC칩(3)의 실장영역(7) 및 칩 콘덴서(11)의 직사각형상의 실장영역(19) 이외의 부분을 덮도록 스티프너(13)가 접합되어 있다.
한편, 도 2(b)에 나타낸 바와 같이, 적층기판(5)의 제 2 주면 측에는 PGA(핀 그리드 어레이)용 단자패드(21)가 어레이 형상으로 복수 배치되고, 상기 PGA용 단자패드(21) 상에, 예를 들면 마더기판(마더보드, 실장기판)의 소켓 등을 장착하기 위해서, 상기 단자 핀(15)이 접합되어 있다.
또, 도 3에 배선기판(1)의 중앙부분의 단면을 나타낸 바와 같이, 적층기판(5)의 내부에는 도체층(23)이나 비아 도체(24) 등이 각 층에 형성되고 있으며, 이 도체층(23)이나 비아 도체(24)에 의해서 적층기판(5)의 제 1 주면 측의 솔더범프(9)와 제 2 주면 측의 단자 핀(15)이 전기적으로 접속되어 있다.
상세하게는, 도 4에 배선기판(1)의 일부를 확대하여 나타낸 바와 같이, 상기 적층기판(5)은 같은 수지 절연재료(전기 절연재)를 주체로 한 복수 층(여기서는 4층을 나타낸다)의 수지 절연층(25,27,29,31)과 구리로 이루어지는 도체층(23)을 교호로 적층한 배선 적층부(35)를 가지고 있다.
상기 수지 절연층(25,27,29,31)은 광경화성을 부여하지 않은 수지 절연재료, 구체적으로는 열경화성 에폭시 수지의 경화체를 주체로 한 빌드업재를 사용하여 형성되어 있다.
상기 수지 절연층(25,27,29,31)에는 각각 비아 홀(37) 및 비아 도체(24)가 형성되어 있다. 비아 도체(24)는 제 1 주면 측이 확대되는 테이퍼 형상을 가지며, 도체층(23), 칩 실장용 단자패드(17), PGA용 단자패드(21)를 서로 전기적으로 접속하고 있다.
배선 적층부(35)의 표면 측(제 1 주면 측)에 있어서, 최외층의 수지 절연층(31)에는 복수의 표면 개구부(41)가 형성됨과 아울러, 표면 개구부(41) 내에는 수지 절연층(31)의 외측 표면보다도 낮게 되도록 칩 실장용 단자패드(17)가 형성되어 있다. 또한, 칩 실장용 단자패드(17)는 주체가 되는 구리층의 상면만을 구리 이외의 도금층(니켈-금 도금)(43)으로 덮은 구조를 가지고 있다.
그리고, 상기 칩 실장용 단자패드(17) 상에는 표면 개구부(41)를 메우면서 상측(도 4에서의 상측)으로 돌출되는 대략 구상(球狀)의 솔더범프(9)가 형성되어 있다.
또, 상기 적층기판(5)의 제 1 주면 측에는 칩 콘덴서(11)가 접합되는 콘덴서용 단자패드(47)가 형성되어 있으며, 이 콘덴서용 단자패드(47)는 구리층을 주체로 하여 구성되어 있다. 또한, 콘덴서용 단자패드(47)는 주체가 되는 구리층의 상면 및 측면을 구리 이외의 도금층(니켈-금 도금)(49)으로 덮은 구조를 가지고 있다.
한편, 상기 배선 적층부(35)의 이면 측(제 2 주면 측)에 있어서, 최외층의 수지 절연층(25)에는 복수의 이면 개구부(51)가 형성됨과 아울러, 이들 이면 개구부(51)에 대응하여 PGA용 단자패드(21)가 배치되어 있다. 구체적으로는, PGA용 단자패드(21)는 이면 개구부(51) 내에 위치하는 하단 금속 도체부(53)와, 이 하단 금속 도체부(53) 및 그 주위를 덮는 상단 금속 도체부(55)의 2단 구조를 가지고 있다. 또한, PGA용 단자패드(21)는 주체가 되는 구리층의 상면 및 측면을 구리 이외의 도금층(니켈-금 도금)(57)으로 덮은 구조를 가지고 있다.
특히 본 실시예에서는 배선 적층부(35)의 이면 측(제 2 주면 측)의 표면을 덮도록, 예를 들면 광경화성의 에폭시 수지로 이루어지는 솔더 레지스트층(59)이 형성되어 있다. 이 솔더 레지스트층(59)에는 PGA용 단자패드(21) 상의 중앙부분에 하측(도 4에서의 하측)으로 향해서 넓어지는 원형의 단자용 개구부(60)가 형성되어 있다. 그리고, 이 단자용 개구부(60)에 상기 단자 핀(15)이 {적층기판(5)에 대해서 세워지도록} 접합되어 있다.
상기 단자 핀(15)은 예를 들면 Cu로 이루어지는 금속제 부재의 표면에 Au도금을 실시하여 이루어지며, 원반형상의 받침대(63)와 이 받침대(63)의 중앙에서 수직으로 세워진 원기둥형상의 핀(64)으로 구성되어 있다. 또한, 받침대(63)는 원반형상의 평판으로 이루어지는 저부(61)와 이 저부(61)보다 지름이 작은 원반형상의 평판으로 이루어지는 상부(62)가 서로 겹쳐진 2단 구조를 가지고 있으며, 핀(64)은 상부(62)에서 수직으로 연장되어 있다.
그리고, 상기 단자 핀(15)은 상기 단자용 개구부(60) 내에서 솔더로 이루어지는 솔더 접합부(70)에 의해서 PGA용 단자패드(21)와 접합되어 있다. 상세하게는, 솔더 접합부(70)는 받침대(63)의 저부(61)의 저면(도 4에서의 상측 표면)과 측면을 덮도록 하여 단자 핀(15)과 접합되어 있다.
또한, 솔더 접합부(70)의 노출되는 표면(도 4에서의 하측 표면)은, 예를 들면 에폭시 수지 등의 열경화성 수지로 이루어지는 전기 절연 표면층(72)에 의해서 덮여져 있다. 상세하게는, 상기 전기 절연 표면층(72)에 의해서 솔더 접합부(70)의 표면이 외부에 노출되지 않도록 틈새 없이 덮여져 있으나, 받침대(63)의 표면(도 4에서의 하측 표면)은 덮여져 있지 않다.
또한, 열경화성 수지로서 그 유리전이온도가 솔더의 융점 이하가 되는 재료를 사용하고 있다. 예를 들면, 유리 전이점으로서는 80∼220℃의 범위 중 예를 들면 95℃의 것을 사용하고, 솔더의 융점으로서는 120∼230℃의 범위 중 예를 들면 139℃의 Sn-Bi계 솔더를 사용하고 있다.
b) 계속해서, 본 실시예의 배선기판(1)의 제조방법에 대해서 도 5∼도 8에 의거하여 설명한다.
<적층기판 제조공정>
우선 충분한 강도를 가지는 지지기판(유리 에폭시 기판 등)(65)을 준비하고, 이 지지기판(65) 상에 수지 절연층(25,27,29,31) 및 도체층(23)을 빌드업하여 배선 적층부(35)를 형성한다.
상세하게는, 도 5(a)에 나타낸 바와 같이, 지지기판(65) 상에 에폭시 수지로 이루어지는 시트형상의 절연 수지 기재를 붙여서 하지 수지 절연층(67)을 형성함에 의해서 기재(基材)(69)를 제작한다.
그 다음에, 도 5(b)에 나타낸 바와 같이, 기재(69)의 상면에 적층 금속 시트체(71)를 배치한다. 이 적층 금속 시트체(71)는 2장의 동박(73,75)을 박리 가능하게 밀착시킨 것이다.
그 다음에, 도 5(c)에 나타낸 바와 같이, 적층 금속 시트체(71)의 상면에 하단 금속 도체부(53)를 형성하기 위해서, 하단 금속 도체부(53)의 형상에 대응한 도금 레지스터(77)을 형성한다.
구체적으로는, 적층 금속 시트체(71)의 상면에 도금 레지스터(77) 형성용의 드라이 필름을 적층하고, 이 드라이 필름에 대해서 노광 및 현상을 실시하여 도금 레지스터(77)를 형성한다.
그 다음에, 도 5(d)에 나타낸 바와 같이, 도금 레지스터(77)을 형성한 상태에서 선택적으로 전해 구리 도금을 실시하여 적층 금속 시트체(71) 상에 하단 금속 도체부(53)를 형성한 후, 도금 레지스터(77)를 박리한다.
그 다음에, 도 5(e)에 나타낸 바와 같이, 하단 금속 도체부(53)가 형성된 적층 금속 시트체(71)를 덮어씌우도록 시트형상의 수지 절연층(25)을 배치하고, 이 수지 절연층(25)을 하단 금속 도체부(53) 및 적층 금속 시트체(71)에 밀착시킨다.
그 다음에, 도 6(a)에 나타낸 바와 같이, 예를 들면 엑시머 레이저나 UV 레이저나 CO2 레이저 등을 사용한 레이저 가공에 의해서 수지 절연층(25)의 소정 위치{하단 금속 도체부(53)의 상부}에 비아 홀(37)을 형성한다. 그 다음에, 과망간산칼륨 용액 등의 에칭 용액이나 O2 플라즈마를 사용하여 비아 홀(37) 내의 스미어를 제거한다.
그 다음에, 도 6(b)에 나타낸 바와 같이, 종래의 공지 수법에 따라서 무전해 구리 도금 및 전해 구리 도금을 실시함에 의해서 각 비아 홀(37) 내에 비아 도체(24)를 형성한다. 또한, 종래의 공지 수법(예를 들면, 세미 에디티브법)에 따라서 에칭을 실시함에 의해서 수지 절연층(25) 상에 도체층(23)을 패턴 형성한다.
그 다음에, 도 6(c)에 나타낸 바와 같이, 다른 수지 절연층(27,29,31) 및 도체층(23)에 대해서도 상기한 수지 절연층(25) 및 도체층(23)과 같은 수법에 따라서 순차적으로 형성한다. 그리고, 최외층의 수지 절연층(31)에 대해서 레이저 가공에 의해서 복수의 표면 개구부(41)를 형성한다. 그 다음에, 과망간산칼륨 용액이나 O2 플라즈마를 사용하여 각 표면 개구부(41) 내의 스미어를 제거한다.
그 다음에, 수지 절연층(31)의 상면에 무전해 구리 도금을 실시하여, 수지 절연층(31)의 표면 개구부(41) 내 및 수지 절연층(31)의 표면을 덮는 전면 도금층(도시생략)을 형성한다. 그리고, 배선 적층부(35)의 상면에, 콘덴서용 단자패드(47)의 대응 개소에 개구부를 가지는 상기한 바와 같은 도금 레지스터(도시생략)를 형성한다.
그 후, 도금 레지스터를 형성한 기판 표면에 선택적으로 패턴 도금을 실시함에 의해서, 도 7(a)에 나타낸 바와 같이 복수의 표면 개구부(41) 중 일부의 내부에 비아 도체(24)를 형성함과 아울러, 이 비아 도체(24)의 상부에 콘덴서용 단자패드(47)를 형성한다. 그 후, 세미 에디티브법으로 패터닝함에 의해서 비아 도체(24) 및 콘덴서용 단자패드(47)를 남기면서 상기 전면 도금층을 제거한다.
그 다음에, 배선 적층부(35)를 다이싱 장치(도시생략)로 화살표 부분에서 절단하여 배선 적층부(35)의 주위 부분을 제거한다.
그 다음에, 도 7(b)에 나타낸 바와 같이, 적층 금속 시트체(71)의 1쌍의 동박(73,75)을 그 계면에서 박리함에 의해서, 배선 적층부(35)로부터 기재(69)를 제거하여 동박(73)을 노출시킨다.
그 다음에, 도 8(a)에 나타낸 바와 같이, 배선 적층부(35)의 이면 측(제 2 주면 측)에 있어서, 하단 금속 도체부(53)를 남기면서 동박(73)을 부분적으로 에칭 제거함에 의해서 상단 금속 도체부(55)를 형성한다.
그 다음에, 도 8(b)에 나타낸 바와 같이, 칩 실장용 단자패드(17), 콘덴서용 단자패드(47), PGA용 단자패드(21)의 표면에 대해서 무전해 니켈 도금, 무전해 금 도금을 순차적으로 실시함에 의해서 니켈-금 도금층(43,49,57)을 형성한다.
그 다음에, 도 8(c)에 나타낸 바와 같이, 배선 적층부(35)의 이면 측(제 2 주면 측)에 감광성 에폭시 수지를 도포하고서 경화시킴에 의해서 표면 전체를 덮는 솔더 레지스트층(59)를 형성한다.
그 다음에, 솔더 레지스트층(59) 상에 소정의 마스크를 배치하고, 노광 및 현상을 실시하여 PGA용 단자패드(21)에 대응한 개소에 단자용 개구부(60)를 형성하도록 패터닝한다.
<솔더범프 형성공정>
여기서는 칩 실장용 단자패드(17) 상에 솔더범프(9)를 형성하는 통상의 형성방법에 대해서 간단하게 설명한다.
도시하지는 않았으나, 상기한 제조방법에 따라서 제조된 적층기판(5)의 제 1 주면 측의 표면에 솔더 인쇄용 마스크를 배치한다. 이 솔더 인쇄용 마스크에는 칩 실장용 단자패드(17)에 대응하는 위치에 칩 실장용 단자패드(17)의 평면 형상과 같은 형상의 인쇄용 개구부가 형성되어 있다.
그 다음에, 솔더 인쇄용 마스크와 인쇄용 재료인 주지의 솔더 페이스트를 사용하여 인쇄를 실시함에 의해서, 솔더 페이스트를 솔더 인쇄용 마스크의 인쇄용 개구부에 충전한다.
그 다음에, 솔더 인쇄용 마스크를 적층기판(5)에서 박리한다. 이것에 의해서, 칩 실장용 단자패드(17) 상에 솔더 페이스트가 층상(層狀)으로 배치된 상태가 된다.
그 다음에, 솔더 페이스트를 가열하고, 그 후 냉각함에 의해서 솔더범프(9)를 형성한다.
<단자 핀 접합공정>
여기서는 PGA용 단자패드(21) 상에 단자 핀(15)을 접합하는 방법에 대해서 설명한다.
도 9(a)에 나타낸 바와 같이, 상기한 제조방법에 따라서 제조된 적층기판(5)의 제 2 주면 측을 상측으로 하고, 그 표면에 솔더 인쇄용 마스크(81)를 배치한다. 이 솔더 인쇄용 마스크(81)에는 PGA용 단자패드(21)에 대응하는 위치에 PGA용 단자패드(21)의 평면 형상과 같은 형상(원반형상)의 인쇄용 개구부(83)가 형성되어 있다.
그 다음에, 도 9(b)에 나타낸 바와 같이, 솔더 인쇄용 마스크(81)와 인쇄용 재료인 접합재(접합재 페이스트)(85)를 사용하여 인쇄를 실시한다. 즉, 접합재 페이스트(85)를 솔더 인쇄용 마스크(81)의 인쇄용 개구부(83)에 충전하고, 그 후 솔더 인쇄용 마스크(81)를 박리함에 의해서 PGA용 단자패드(21) 상에 원반형상의 접합재 페이스트(85)의 층을 형성한다.
본 실시예에서 사용하는 접합용 페이스트(85)에는 솔더 및 열경화성 수지 이외에 페이스트화하기 위한 각종 성분(예를 들면, 유기용제, 첨가제)이 함유되어 있다. 여기서는 접합용 페이스트의 조성으로서, 예를 들면 Sn-Bi계 솔더 85중량%, 열경화성 수지(예를 들면 에폭시 수지) 10중량%, 그 외의 성분 5중량%를 채용할 수 있다.
이것들 중, 접합 후의 고체 성분(즉, 솔더와 열경화성 수지)에 있어서, 솔더와 열경화성 수지의 비율은, 솔더가 50∼95중량%의 범위 내의 예를 들면 85중량%, 열경화성 수지가 5∼50중량%의 범위 내의 예를 들면 15중량%이다.
그 다음에, 도 9(c)에 나타낸 바와 같이, 접합재 페이스트(85) 상에 단자 핀(15)을 얹어놓는다. 상세하게는, 단자 핀(15)의 받침대(63)의 저부(61)를 접합재 페이스트(85)에 얹어놓으면서 약간 눌러서 밀어 넣는다.
그 다음에, 도 9(d)에 나타낸 바와 같이, 접합용 페이스트(85)를 가열하고, 그 후 냉각함에 의해서 솔더 접합부(70) 및 전기 절연 표면층(72)을 형성한다.
상세하게는, 예를 들면 140∼230℃ 범위의 가열 온도, 5∼300초 범위의 가열 시간에 의거하여 설정된 가열 프로필이 적용된다. 여기서는, 예를 들면 180℃의 가열 온도, 180초의 가열 시간이 설정된다. 또한, 상기 가열 온도는 상기한 솔더의 용융 온도 및 열경화성 수지의 유리전이온도보다도 높게 되도록 설정되어 있다.
따라서, 본 실시예에서는, 접합용 페이스트(85) 중의 에폭시 수지는 그 유리 전이점 이상의 온도(예를 들면 120℃)로 가열됨으로써 연화된다.
그 후, 솔더가 용융되는 온도(예를 들면 140℃)로 더 가열되면, 연화된 에폭시 수지 중에서 솔더가 용융되어 일체화된다. 이와 동시에, 솔더의 노출되는 (제 2 주면 측의) 표면이 에폭시 수지에 의해서 덮여진다. 그리고, 온도가 더 상승하면, 그 상태로 에폭시 수지가 경화되어 전기 절연 표면층(72)이 된다.
그 후, 온도가 상온으로 내려가면, 솔더가 고화되어 솔더 접합부(70)가 되고, 이 솔더 접합부(70)의 표면이 전기 절연 표면층(72)에 의해서 덮여진 접합구조가 얻어진다.
특히 본 실시예에서는, 솔더 및 전기 절연재는 단자 핀(15)의 받침대(63)의 표면(도 9에서의 상측 표면)을 덮지 않게 되는데, 이것은 PGA용 단자패드(21) 상의 단자용 개구부(60)의 크기나 단자 핀(15)의 받침대(63)의 크기를 고려하여 접합재 페이스트(85)의 양을 조절함에 의해서 실현할 수 있다.
또한, 칩 콘덴서(11)의 실장이나 스티프너(13)의 접합은 솔더 레지스트층 형성공정 후에 실시할 수 있다.
c) 이와 같이 본 실시예에서는, PGA용 단자패드(21) 상에 단자 핀(15)의 받침대(63)를 배치함과 아울러, PGA용 단자패드(21) 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재 페이스트(85)를 배치하고, 상기 접합재 페이스트(85)를 가열함에 의해서 솔더를 용융시킴과 동시에 전기 절연재를 연화시킨다. 그리고, 그 후 냉각함에 의해서 솔더를 고화시켜서 받침대(63)와 PGA용 단자패드(21)를 접합함과 아울러, 받침대(63)에 접합된 솔더 접합부(70)의 노출면에 전기 절연 표면층(72)을 형성한다. 이것에 의해서, 종래의 제조방법에 비해서 제조공정을 간이화할 수 있다는 현저한 효과를 가진다.
또, 본 실시예에서는 사용하는 접합재 페이스트(85)의 양 등을 조절함에 의해서 단자 핀(15)의 받침대(63)의 어느 정도까지 솔더로 덮을 것인지(즉, 전기 절연재로 덮는 범위)를 용이하게 조절할 수 있다. 따라서, 본 실시예와 같이 받침대(63)의 표면 측이 전기 절연재에 의해서 덮여져 있지 않는 배선기판(1)에서는 소켓 등의 접속부재의 장착을 확실하게 할 수 있다.
또한, 본 실시예의 배선기판(1)은 고화된 솔더의 표면이 전기 절연재에 의해서 덮여져 있기 때문에, PGA용 단자패드(21)와 단자 핀(15)이 강고하게 접합되어 있어 외부로부터의 응력에 대해서 파손되기 어렵다는 효과가 있다. 이와 아울러, 전기 절연성이 높고, 또한 솔더의 산화를 효과적으로 방지할 수 있다는 이점이 있다.
또한, 본 실시예에서는 접합재 페이스트(85)로서, 그 고체가 되는 성분으로서 솔더가 50∼95중량%, 전기 절연재가 5∼50중량%인 구성을 채용하기 때문에, 용이하게 솔더 접합부(70)의 표면을 전기 절연재로 덮는 구조로 할 수 있다.
[제 2 실시예]
이어서, 제 2 실시예의 배선기판에 대해서 설명하는데, 상기한 제 1 실시예와 같은 내용의 설명은 생략한다.
도 10에 나타낸 바와 같이, 본 실시예의 배선기판(90)에서는 사용하는 단자 핀(91)의 형상이 상기한 제 1 실시예와 다르다.
구체적으로는, 본 실시예에서 사용하는 단자 핀(91)은 받침대(93)와 이 받침대(93)에 세워진 핀(95)으로 이루어지며, 받침대(93)는 저부(97)와 상부(99)로 이루어진다. 특히, 저부(97)는 그 저면(도 10에서의 하측 표면) 전체가 구상(球狀)으로 볼록하게 된 원반형상이다.
또, 본 실시예에서는 상기한 제 1 실시예와 마찬가지로, 적층기판(101)의 표면에 형성된 솔더 레지스트층(103)에는 PGA용 단자패드(105) 상에 단자용 개구부(107)가 형성되어 있으며, 이 단자용 개구부(107)에 단자 핀(91)의 받침대(93)가 접합되어 있다.
상세하게는, 단자용 개구부(107) 내에 있어서, 받침대(93)의 저부(97)의 만곡된 저면 전체에 접하도록 솔더로 이루어지는 솔더 접합부(109)가 형성되어 있으며, 이 솔더 접합부(109)에 의해서 단자 핀(91)이 PGA용 단자패드(105)에 접합되어 있다.
또한, 솔더 접합부(109)의 표면(노출면) 전체를 덮도록 전기 절연재로 이루어지는 전기 절연 표면층(111)이 형성되어 있다.
이들 솔더 접합부(109)와 전기 절연 표면층(111)은, 상기 제 1 실시예와 마찬가지로, 받침대(93)의 표면(도 10에 있어서의 상측 표면)을 덮지 않도록 형성되어 있다.
따라서, 본 실시예에 대해서도 상기한 제 1 실시예와 같은 효과를 가진다.
[제 3 실시예]
이어서, 제 3 실시예의 배선기판 및 그 제조방법에 대해서 설명하는데, 상기한 제 1 실시예와 같은 내용의 설명은 생략 또는 간략화한다.
도 11에 나타낸 바와 같이, 본 실시예의 배선기판(BGA기판) 및 그 제조방법에서는, 상기한 제 1 실시예에서 사용하는 단자 핀이 아니고, 솔더에 의해서 단자부재를 형성하고 있다.
a) 우선 본 실시예의 배선기판의 구성에 대해서 설명한다.
도 11(a)에 나타낸 바와 같이, 본 실시예의 배선기판(121)은 상기한 제 1 실시예와 거의 같은 구조의 적층기판(123)을 구비하고 있다.
상기 적층기판(123)의 어느 한 쪽의 주면 측(제 1 주면 측, 도 11(a)에서의 상측), 즉 IC칩(125)이 실장되는 측에는 다수의 솔더범프(127)가 형성됨과 아울러, 다른 한 쪽의 주면 측(제 2 주면 측, 도 11(a)에서의 하측)에는 다수의 단자부재(129)가 형성되어 있다.
상세하게는, 적층기판(123)은 배선 적층부(131)와 솔더 레지스트층(133)이 적층된 것이고, 그 중 배선 적층부(131)는 복수의 수지 절연층(135)이 적층됨과 아울러 그 내부에 도체층(137)이나 비아 도체(139) 등이 각 층에 형성되어 있다. 또, 상기 도체층(137)이나 비아 도체(139)에 의해서 적층기판(123)의 제 1 주면 측의 솔더범프(127)와 제 2 주면 측의 단자부재(129)가 전기적으로 접속되어 있다.
특히 본 실시예에서는, 도 11(b)에 요부를 상하 반전하여 나타낸 바와 같이, 제 2 주면 측(도 11(b)에서의 상측)을 덮는 솔더 레지스트층(133)에는 단자패드(141) 상의 중앙부분에 상측{도 11(b)에서의 상측}으로 향해서 넓어지는 원형의 단자용 개구부(143)가 형성되어 있다. 그리고, 상기 단자용 개구부(143)에 단자부재(129)가 접합되게{즉, 상기 단자용 개구부(143)를 채우도록 하여} 배치되어 있다.
상기 단자부재(129)는 전체가 솔더로 이루어지며, 그 선단은 단자용 개구부(143)보다 외측(적층기판 표면보다 외측)으로 대략 반구상(돔형상)으로 돌출되어 있다.
또한, 상기 단자부재(129)의 적층기판 표면에서의 돌출부(129a) 중 그 적층기판(123) 측{도 11(b)에서의 하측}은 상기한 제 1 실시예와 같은 전기 절연 표면층(145)에 의해서 덮여져 있다. 상세하게는, 돌출부(129a)는 전기 절연 표면층(145)에 의해서 {도 11(b)에서의 상측의 선단부분을 제외하고} 근원부분의 표면이 외부에 노출되지 않도록 틈새 없이 덮여져 있다.
b) 계속해서, 본 실시예의 배선기판(121)의 제조방법에 대해서 설명한다.
또한, <적층기판 제조공정>과 <솔더범프 형성공정>에 대해서는 상기한 제 1 실시예와 같으므로 그 설명을 생략하고, 이하에서는 본 실시예의 요부인 단자부재 형성 공정에 대해서 설명한다.
<단자부재 형성공정>
도 11(a)에 나타낸 바와 같이 상기한 제 1 실시예와 같은 제조방법에 따라서 제조된 적층기판(123)의 제 2 주면 측을 상측으로 하고, 그 표면에 솔더 인쇄용 마스크(도시생략)를 배치한다. 이 솔더 인쇄용 마스크에는 BGA용 단자패드(141)에 대응하는 위치에 BGA용 단자패드(141)의 평면 형상과 같은 형상(원반형상)의 인쇄용 개구부가 형성되어 있다.
그 다음에, 솔더 인쇄용 마스크와 인쇄용 재료인 접합재(제 1 실시예와 같은 조성의 접합재 페이스트, 도시생략)를 사용하여 인쇄를 실시한다. 이 인쇄에 의해서 단자부재(129)를 형성하기에 충분한 양의 접합재 페이스트를 단자용 개구부(143)를 메우면서 또한 적층기판 표면에서 솟아오르도록 배치한다.
그 다음에, 접합용 페이스트를 가열하고, 그 후 냉각함에 의해서 솔더만을 고화시켜서 단자부재(129)를 형성함과 아울러, 전기 절연 표면층(145)을 형성한다.
상세하게는, 접합용 페이스트 중의 에폭시 수지는 그 유리 전이점 이상의 온도로 가열되면 연화되고, 더 가열되면 솔더가 용융된다. 그리고, 용융된 솔더는 표면장력에 의해서 적층기판 표면에서 돔형상으로 돌출되고, 이와 동시에 돔형상으로 돌출된 솔더의 표면의 일부(근원부분의 외주)가 연화된 에폭시 수지에 의해서 덮여진다.
그 후, 온도가 더 상승하면, 그 상태로 에폭시 수지가 경화되어 전기 절연 표면층(145)이 된다. 그리고, 온도가 상온으로 내려가면, 솔더는 그 선단측이 돔형상으로 돌출된 상태로 고화되어 단자부재(129)가 된다.
이것에 의해서, 단자부재(129)의 돌출부(129a)의 (선단부분을 제외한) 표면이 전기 절연 표면층(145)에 의해서 덮여진 접합구조가 얻어진다.
또한, 본 실시예에서는 돌출부(129a)의 선단부분을 전기 절연 표면층(145)으로 덮지 않았는데, 이것은 BGA용 단자패드(141) 상의 단자용 개구부(143)의 크기나 단자부재(129)의 크기를 고려하여 접합재 페이스트의 양 및 솔더와 에폭시 수지의 비율을 조절함에 의해서 실현할 수 있다.
c) 본 실시예에서는 상기한 제 1 실시예와 같은 효과를 가짐과 아울러, 단자 핀이 아니라 솔더를 용융시킨 후 고화시켜서 단자부재(129)를 형성하기 때문에, 단자 핀을 세워서 접합하는 작업이 불필요하게 되어 한층 더 제조방법이 용이하게 된다는 이점이 있다.
또한, 여기서는 단자부재(129)의 돌출부(129a)의 선단부분을 전기 절연 표면층(145)으로 덮지 않도록 하였으나, 이것과는 별도로, 단자부재(129)의 돌출부(129a)의 표면 전체를 전기 절연 표면층(145)으로 덮고, 그 후 예를 들면 연마 등에 의해서 선단부분에서 전기 절연 표면층(145)을 제거하도록 하여도 좋다.
또한, 본 발명은 상기한 실시예에 하등 한정되는 것이 아니며, 본 발명의 기술적 범위에 속하는 한 여러 가지 형태를 채용할 수 있다.
(1) 예를 들면, 배선기판의 표면에 솔더 레지스트가 있는 경우 혹은 없는 경우에서도 본 발명을 채용할 수 있다.
(2) 또, 상기한 제 1 실시예∼제 3 실시예에서는 솔더범프나 CP나 스티프너를 구비한 배선기판에 대해서 설명하였으나, 본 발명은 솔더범프나 CP나 스티프너를 구비하지 않는 배선기판에도 적용할 수 있다.
(3) 또한, 상기한 제 1 실시예 및 제 2 실시예에서는 솔더 접합부의 표면 전체를 전기 절연 표면층으로 덮었으나, 도 12에 나타낸 바와 같이 솔더 접합부(151)의 표면의 일부를 전기 절연 표면층(153)으로 덮어도 좋다. 구체적으로는, 단자 핀(155)의 저부(157)의 외주 근방에 있어서의 솔더 접합부(151)의 표면 외측을 전기 절연 표면층(153)으로 덮어도 좋다. 이것에 의해서도, 상기한 제 1 실시예 및 제 2 실시예만큼은 아니지만, 전기 절연 표면층(153)의 넓이에 따라서 전기 절연성 등과 같은 효과를 얻을 수 있다.
(4) 또한, 본 발명자들의 연구에 따르면, 상기 접합재의 성분의 수치범위 중 솔더의 하한값(솔더가 50중량%, 전기 절연재가 50중량%) 및 상한값(솔더가 95중량%, 전기 절연재가 5중량%)의 경우에서도 상기한 실시예와 같은 효과가 있었다.
1,90,121 - 전자부품 실장용 배선기판 3,125 - IC칩
5,101,123 - 적층기판 9,127 - 솔더범프
15,91,155 - 단자 핀 17 - 칩 실장용 단자패드
21,105 - PGA용 단자패드 63,93 - 받침대
64,95 - 핀 61,97,157 - 저부
70,109,151 - 솔더 접합부
72,111,145,153 - 전기 절연 표면층 85 - 접합용 페이스트
129 - 단자부재 141 - BGA용 단자패드
5,101,123 - 적층기판 9,127 - 솔더범프
15,91,155 - 단자 핀 17 - 칩 실장용 단자패드
21,105 - PGA용 단자패드 63,93 - 받침대
64,95 - 핀 61,97,157 - 저부
70,109,151 - 솔더 접합부
72,111,145,153 - 전기 절연 표면층 85 - 접합용 페이스트
129 - 단자부재 141 - BGA용 단자패드
Claims (5)
- 도체층(23)과 수지 절연층(25,27,29,31)이 교호로 적층되어 이루어지는 적층기판(5) 상의 단자패드(21)에 단자부재(15)를 접합하는 배선기판의 제조방법에 있어서,
상기 단자부재(15)로서, 솔더를 통해서 상기 단자패드(21)에 저면이 접합되는 받침대(63)와 상기 받침대(63)의 표면에 세워진 핀(64)을 구비한 핀부재(15)를 사용하고,
상기 단자패드(21) 상에 상기 핀부재(15)의 받침대(63)를 배치함과 아울러, 상기 단자패드(21) 상(의 근방)에 상기 솔더와 수지제의 전기 절연재를 함유하는 접합재(85)를 배치하고, 상기 접합재(85)를 가열함에 의해서 상기 솔더를 용융시킴과 동시에 상기 전기 절연재를 연화시키고,
그 후 냉각함에 의해서 상기 솔더를 고화시켜서 상기 받침대(63)와 상기 단자패드(21)를 접합함과 아울러, 상기 받침대(63)에 접합된 상기 솔더의 노출면에는 상기 전기 절연재로 이루어지는 전기 절연 표면층(72)을 형성하는 것을 특징으로 하는 배선기판의 제조방법.
- 청구항 1에 있어서,
상기 접합재(85)는 페이스트상이며, 상기 접합재(85) 중 상기 가열 후의 냉각에 의해서 고체가 되는 성분은, 상기 솔더가 50∼95중량%, 상기 전기 절연재가 5∼50중량%인 것을 특징으로 하는 배선기판의 제조방법.
- 청구항 1 또는 청구항 2에 있어서,
상기 전기 절연재는 열경화성 수지로 이루어지며, 그 유리전이온도가 상기 솔더의 융점 이하인 것을 특징으로 하는 배선기판의 제조방법.
- 도체층(137)과 수지 절연층(135)이 교호로 적층되어 이루어지는 적층기판(123) 상의 단자패드(141)에 단자부재(129)를 접합하는 배선기판의 제조방법에 있어서,
상기 단자패드(141) 상에 솔더와 수지제의 전기 절연재를 함유하는 접합재를 배치하고, 상기 접합재를 가열함에 의해서 상기 솔더를 용융시킴과 동시에 상기 전기 절연재를 연화시키고,
그 후 냉각함에 의해서 상기 솔더를 고화시켜서 상기 솔더로 구성되는 단자부재(129)를 형성함과 아울러, 상기 단자부재(129)의 노출면에는 상기 전기 절연재로 이루어지는 전기 절연 표면층(145)을 형성하는 것을 특징으로 하는 배선기판의 제조방법.
- 도체층(23)과 수지 절연층(25,27,29,31)이 교호로 적층되어 이루어지는 적층기판(5)의 단자패드(21) 상에 단자부재(15)를 구비한 배선기판(1)에 있어서,
상기 단자부재(15)는 상기 단자패드(21)에 솔더를 통해서 저면이 접합된 받침대(63)와 상기 받침대(63)의 표면에 세워진 핀(64)을 구비한 핀부재(15)이고,
상기 받침대(63)의 저면에 상기 솔더가 접합됨과 아울러 상기 받침대(63)의 표면에는 상기 솔더가 접합되어 있지 않는 구성을 가지며,
또한, 상기 받침대(63)에 접합된 상기 솔더의 노출면에는 상기 전기 절연재로 이루어지는 전기 절연 표면층(72)이 형성되어 있는 것을 특징으로 하는 배선기판.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2011-011294 | 2011-01-21 | ||
JP2011011294 | 2011-01-21 | ||
JP2011268119A JP2012164965A (ja) | 2011-01-21 | 2011-12-07 | 配線基板及びその製造方法 |
JPJP-P-2011-268119 | 2011-12-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20130063984A true KR20130063984A (ko) | 2013-06-17 |
Family
ID=46529325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120006558A KR20130063984A (ko) | 2011-01-21 | 2012-01-20 | 배선기판 및 그 제조방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9132494B2 (ko) |
JP (1) | JP2012164965A (ko) |
KR (1) | KR20130063984A (ko) |
CN (1) | CN102612274A (ko) |
TW (1) | TW201246471A (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013077747A (ja) * | 2011-09-30 | 2013-04-25 | Ibiden Co Ltd | ピングリッドアレイパッケージ基板、およびピングリッドアレイパッケージ基板の製造方法 |
JP6181455B2 (ja) * | 2013-07-31 | 2017-08-16 | 京セラ株式会社 | 配線基板 |
JP2017152536A (ja) * | 2016-02-24 | 2017-08-31 | イビデン株式会社 | プリント配線板及びその製造方法 |
CN109937110B (zh) * | 2016-09-16 | 2021-06-08 | 株式会社旺得未来 | 焊接接合方法和焊接接合装置 |
WO2018135650A1 (ja) | 2017-01-19 | 2018-07-26 | 株式会社村田製作所 | 電子部品及び電子部品の製造方法 |
JP7107120B2 (ja) * | 2018-09-14 | 2022-07-27 | 富士電機株式会社 | 半導体装置、半導体装置の製造方法 |
CN109727947B (zh) * | 2018-11-19 | 2020-12-15 | 华为技术有限公司 | 一种引脚、引脚组合结构、封装体及其制作方法 |
CN110913572B (zh) * | 2019-12-04 | 2022-02-18 | 东莞市若美电子科技有限公司 | Led灯板焊盘on pad设计结构及方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5006922A (en) * | 1990-02-14 | 1991-04-09 | Motorola, Inc. | Packaged semiconductor device having a low cost ceramic PGA package |
JP3355353B2 (ja) * | 1993-08-20 | 2002-12-09 | ケル株式会社 | 電気コネクタ |
JP2842361B2 (ja) | 1996-02-28 | 1999-01-06 | 日本電気株式会社 | 半導体装置 |
EP1802186B1 (en) * | 1996-11-20 | 2011-05-11 | Ibiden Co., Ltd. | Printed circuit board |
DE69936319T2 (de) * | 1998-12-16 | 2008-02-14 | Ibiden Co., Ltd., Ogaki | Leitender verbindungsstift und baugruppenplatte |
JP3378550B2 (ja) * | 2000-02-03 | 2003-02-17 | 日本特殊陶業株式会社 | リードピン付き配線基板 |
JP4129971B2 (ja) * | 2000-12-01 | 2008-08-06 | 新光電気工業株式会社 | 配線基板の製造方法 |
US6974765B2 (en) * | 2001-09-27 | 2005-12-13 | Intel Corporation | Encapsulation of pin solder for maintaining accuracy in pin position |
TWI255022B (en) * | 2004-05-31 | 2006-05-11 | Via Tech Inc | Circuit carrier and manufacturing process thereof |
JP4836425B2 (ja) * | 2004-09-15 | 2011-12-14 | イビデン株式会社 | 半導体搭載用リードピン |
JP4619223B2 (ja) * | 2004-12-16 | 2011-01-26 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
JP4881211B2 (ja) * | 2007-04-13 | 2012-02-22 | 新光電気工業株式会社 | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
JP2008277525A (ja) * | 2007-04-27 | 2008-11-13 | Shinko Electric Ind Co Ltd | ピン付き基板並びに配線基板および半導体装置 |
JP5175489B2 (ja) * | 2007-04-27 | 2013-04-03 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
JP4993754B2 (ja) * | 2008-02-22 | 2012-08-08 | 新光電気工業株式会社 | Pga型配線基板及びその製造方法 |
US20090243100A1 (en) * | 2008-03-27 | 2009-10-01 | Jotaro Akiyama | Methods to Form a Three-Dimensionally Curved Pad in a Substrate and Integrated Circuits Incorporating such a Substrate |
JP5290017B2 (ja) * | 2008-03-28 | 2013-09-18 | 日本特殊陶業株式会社 | 多層配線基板及びその製造方法 |
KR101003684B1 (ko) * | 2008-07-03 | 2010-12-23 | 삼성전기주식회사 | 패키지 기판용 리드핀 |
JP5079646B2 (ja) | 2008-08-26 | 2012-11-21 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法と半導体装置 |
JP5281346B2 (ja) * | 2008-09-18 | 2013-09-04 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
US20110014826A1 (en) * | 2009-07-20 | 2011-01-20 | Samsung Electro-Mechanics Co., Ltd. | Lead pin for package substrate |
KR100959866B1 (ko) * | 2009-07-20 | 2010-05-27 | 삼성전기주식회사 | 패키지 기판용 리드핀 |
KR101060924B1 (ko) * | 2009-09-22 | 2011-08-30 | 삼성전기주식회사 | 패키지 기판용 리드핀 |
US8766450B2 (en) * | 2009-09-22 | 2014-07-01 | Samsung Electro-Mechanics Co., Ltd. | Lead pin for package substrate |
US8929092B2 (en) * | 2009-10-30 | 2015-01-06 | Panasonic Corporation | Circuit board, and semiconductor device having component mounted on circuit board |
JP5253357B2 (ja) * | 2009-11-05 | 2013-07-31 | 新光電気工業株式会社 | リードピン及びリードピン付き配線基板とリードピン付き配線基板の製造方法 |
KR20110058938A (ko) * | 2009-11-27 | 2011-06-02 | 삼성전기주식회사 | 반도체 패키지용 리드핀 및 반도체 패키지 |
JP5404513B2 (ja) | 2010-04-19 | 2014-02-05 | ソニー株式会社 | 半導体装置の製造方法 |
KR20120017606A (ko) * | 2010-08-19 | 2012-02-29 | 삼성전기주식회사 | 패키지 기판용 리드핀 및 이를 이용한 패키지 기판의 제조 방법 |
KR20120053386A (ko) * | 2010-11-17 | 2012-05-25 | 삼성전기주식회사 | 패키지 기판용 리드핀과 이를 이용한 패키지 기판 |
KR101167443B1 (ko) * | 2010-11-17 | 2012-07-19 | 삼성전기주식회사 | 인쇄회로기판용 리드핀과 이를 이용한 인쇄회로기판 |
TWI436529B (zh) * | 2011-07-14 | 2014-05-01 | Nan Ya Printed Circuit Board | 電子元件 |
-
2011
- 2011-12-07 JP JP2011268119A patent/JP2012164965A/ja active Pending
-
2012
- 2012-01-19 US US13/354,043 patent/US9132494B2/en not_active Expired - Fee Related
- 2012-01-20 TW TW101102351A patent/TW201246471A/zh unknown
- 2012-01-20 CN CN2012100207262A patent/CN102612274A/zh active Pending
- 2012-01-20 KR KR1020120006558A patent/KR20130063984A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
JP2012164965A (ja) | 2012-08-30 |
CN102612274A (zh) | 2012-07-25 |
US20120186864A1 (en) | 2012-07-26 |
TW201246471A (en) | 2012-11-16 |
US9132494B2 (en) | 2015-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4145730B2 (ja) | 半導体内蔵モジュール | |
KR20130063984A (ko) | 배선기판 및 그 제조방법 | |
KR100987688B1 (ko) | 프린트 배선 기판 및 프린트 배선 기판의 제조 방법 | |
JP4729963B2 (ja) | 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法 | |
TWI461118B (zh) | 具有電子零件之配線基板及其製造方法 | |
WO2006112384A1 (ja) | 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法 | |
JP2000138313A (ja) | 半導体装置及びその製造方法 | |
JP2002290022A (ja) | 配線基板およびその製造方法ならびに電子装置 | |
JP2005191156A (ja) | 電気部品内蔵配線板およびその製造方法 | |
JP4661122B2 (ja) | 部品実装配線基板および配線基板への部品の実装方法 | |
TW201145466A (en) | Electronic component for wiring and method of manufacturing the same | |
JP2008177619A (ja) | チップキャリア及び半導体装置並びにチップキャリアの製造方法 | |
JP2008288490A (ja) | チップ内蔵基板の製造方法 | |
KR101596074B1 (ko) | 전자부품 실장용 배선기판의 제조방법, 전자부품 실장용 배선기판, 및 전자부품을 가진 배선기판의 제조방법 | |
JP2004327743A (ja) | 半田バンプ付き配線基板およびその製造方法 | |
CN108305864B (zh) | 端子 | |
US9673063B2 (en) | Terminations | |
JP3888210B2 (ja) | フィルムキャリアの製造方法 | |
KR20120047098A (ko) | 패키지 기판용 리드핀과 상기 리드핀을 포함하는 반도체 패키지 인쇄회로기판 및 그 제조방법. | |
CN103039130B (zh) | 电子部件的表面安装方法及使用该方法制造的印刷电路板 | |
JP2004327741A (ja) | 半田バンプ付き配線基板およびその製造方法 | |
JP2004247393A (ja) | 半導体装置の製造方法 | |
JP2004327742A (ja) | 半田バンプ付き配線基板の製造方法 | |
TW201828396A (zh) | 新型端子 | |
JP2008021916A (ja) | 電子部品装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |