KR20130039945A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 절연 기판, 상기 절연 기판 위에 배치되어 있는 게이트 전극, 상기 게이트 전극 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 반도체, 상기 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 배치되어 있는 오믹 접촉층을 포함하고, 상기 소스 전극과 상기 드레인 전극의 표면 높이는 서로 다르고, 상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같고, 상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속의 실리사이드로 형성된다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적인 박막 트랜지스터 기판은 기판 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 반도체층, 반도체층 위에 배치되어 있으며, 게이트 전극을 중심으로 서로 마주보는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극과 반도체층 사이에 배치되어 있는 저항성 접촉 부재층을 포함한다.
이러한 박막 트랜지스터 기판의 경우, 박막 트랜지스터의 채널은 게이트 전극을 중심으로 서로 마주보는 소스 전극 및 드레인 전극 사이에 배치되어 있는 반도체층에 형성되고, 이를 수평 채널이라고 지칭한다.
이 때, 소스 전극과 드레인 전극 사이의 간격은 포토리소그라피 공정에 의해 소스 전극 및 드레인 전극을 형성할 때 사용되는 노광기의 해상도에 의해 최소 값이 결정된다. 따라서, 소스 전극과 드레인 전극 사이의 간격을 노광기의 해상도보다 더 좁게 형성하기는 어렵고, 이에 의해, 소스 전극과 드레인 전극 사이의 간격인 채널 길이를 짧게 형성하기 어렵다.
또한, 소스 전극과 드레인 전극이 게이트 전극과 중첩하기 때문에 발생하는 게이트 전극과 소스 전극 사이의 기생 용량과 게이트 전극과 드레인 전극 사이의 기생 용량에 의하여, 박막 트랜지스터의 온 전류(On current)가 감소하게 된다.
또한, 소스 전극과 드레인 전극 하부에 불순물이 도포된 반도체층으로 이루어진 저항성 접촉 부재층을 형성하는데, 저항성 접촉 부재층을 형성하면서, 채널부를 이루는 반도체층이 손상될 수 있다.
본 발명의 위에 기술한 문제점을 해결하기 위한 것으로서, 박막 트랜지스터의 채널 길이를 줄일 수 있고, 게이트 전극과 소스 전극 및 드레인 전극과 게이트 전극 사이의 기생 용량에 의한 온 전류의 감소를 방지할 수 있고, 채널부를 이루는 반도체층을 손상시키지 않으면서, 소스 전극 또는 드레인 전극과 반도체층 사이의 오믹 접촉(ohmic contact)을 구현할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 배치되어 있는 게이트 전극, 상기 게이트 전극 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 반도체, 상기 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 배치되어 있는 오믹 접촉층을 포함하고, 상기 소스 전극과 상기 드레인 전극의 표면 높이는 서로 다르고, 상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같다.
상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속의 실리사이드로 형성될 수 있다.
상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 중첩하지 않을 수 있다.
상기 오믹 접촉층은 상기 소스 전극과 상기 반도체층 사이의 계면에 형성되는 제1 오믹 접촉층과 상기 드레인 전극과 상기 반도체층 사이의 계면에 형성되는 제2 오믹 접촉층을 포함할 수 있다.
상기 게이트 전극과 연결되어 있는 게이트선, 상기 소스 전극과 연결되어 있는 데이터선, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함할 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판은 절연 기판, 상기 절연 기판 위에 배치되어 있으며, 절연막을 사이에 두고 중첩하는 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 측면을 덮는 반도체, 상기 반도체 위에 배치되어 있는 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 배치되어 있는 오믹 접촉층을 포함하고, 상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같다.
상기 소스 전극과 상기 드레인 전극은 상기 게이트 전극과 중첩하지 않을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체 위에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극을 형성한 후, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 오믹 접촉층을 형성하는 단계를 포함하고, 상기 소스 전극과 상기 드레인 전극의 표면 높이는 서로 다르고, 상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같다.
상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속을 어닐링하여 형성할 수 있다.
상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 중첩하지 않도록 형성할 수 있다.
상기 게이트 전극을 형성하는 단계에서 상기 게이트 전극과 연결되어 있는 게이트선을 형성하고, 상기 소스 전극을 형성하는 단계에서, 상기 소스 전극과 연결되어 있는 데이터선을 형성하고, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기 반도체를 형성하는 단계와 상기 소스 전극 및 드레인 전극을 형성하는 단계는 하나의 사진 공정으로 동시에 이루어질 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판 위에 절연막을 사이에 두고 중첩하는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 측면을 덮는 반도체를 형성하는 단계, 상기 반도체 위에 게이트 전극을 형성하는 단계, 그리고 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 오믹 접촉층을 형성하는 단계를 포함하고, 상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같다.
본 발명의 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터의 채널을 수직 방향으로 형성함으로써, 채널의 길이를 줄일 수 있고, 소스 전극과 드레인 전극 중 적어도 하나는 게이트 전극과 중첩하지 않도록 형성함으로써, 소스 전극 및 드레인 전극과 게이트 전극 사이의 기생 용량에 의한 온 전류의 감소를 줄일 수 있고, 소스 전극과 드레인 전극 중 적어도 하나와 채널부를 이루는 반도체층 사이의 계면에 실리사이드로 형성된 오믹 접촉층을 형성함으로써, 채널부를 이루는 반도체층을 손상하지 않으면서, 반도체층과 소스 전극 및 드레인 전극의 오믹 접촉을 구현할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2 내지 도 7은 도 1의 박막 트랜지스터 기판의 제조 단계를 나타내는 단면도이다.
도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 기판을 도시하는 배치도이다.
도 9는 도 8의 표시 기판을 IX-IX 선을 따라 잘라 도시한 단면도이다.
도 10은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 11 및 도 12는 본 발명의 한 실험예에 따른 박막 트랜지스터의 특성을 나타내는 그래프이다.
도 13은 본 발명의 한 실험예에 따른 박막 트랜지스터의 일부를 나타내는 전자 현미경 사진이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124)이 형성되어 있다. 게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나, 게이트 전극(124)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어질 수 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 반도체(150)가 형성되어 있다.
반도체(150)와 게이트 절연막(140) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173)과 드레인 전극(175)의 표면은 서로 다른 높이를 가진다.
소스 전극(173) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 소스 전극(173) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
소스 전극(173)과 그 아래에 배치되어 있는 반도체(150) 사이의 계면에는 제1 오믹 접촉층(163)이 형성되어 있고, 드레인 전극(175)과 그 아래에 배치되어 있는 반도체(150) 사이의 계면에는 제2 오믹 접촉층(165)이 형성되어 있다.
제1 오믹 접촉층(163)과 제2 오믹 접촉층(165)의 표면의 높이는 반도체(150)의 표면의 높이과 거의 일치하고, 제1 오믹 접촉층(163)과 제2 오믹 접촉층(165)은 소스 전극(173)과 드레인 전극(175)을 이루는 금속의 실리사이드로 형성된다.
본 실시예에 따른 박막 트랜지스터의 채널은 게이트 전극(124) 위에 배치되어 있는 소스 전극(173)과 게이트 전극(124)의 측면에 위치한 드레인 전극(175) 사이의 반도체(150)에 형성된다. 소스 전극(173)과 드레인 전극(175)의 높이가 서로 다르기 때문에, 서로 높이가 다른 소스 전극(173)과 드레인 전극(175) 사이에 배치되어 있는 반도체(150)에 기판(110) 표면에 대하여 거의 수직 방향으로 형성되는 채널을 가지게 된다. 즉, 본 실시예에 따른 박막 트랜지스터는 수직 채널을 가진다. 따라서, 박막 트랜지스터의 수직 채널 길이는 소스 전극(173)과 드레인 전극(175) 사이의 높이 차에 의해 결정되기 때문에, 채널 길이를 매우 짧게 형성할 수 있다. 이처럼 본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 수직 채널을 가지기 때문에, 채널 길이를 줄일 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 소스 전극(173)과 드레인 전극(175) 중 적어도 하나는 게이트 전극(124)과 중첩하지 않기 때문에, 소스 전극 및 드레인 전극과 게이트 전극 사이의 기생 용량에 의한 온 전류의 감소를 줄일 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 오믹 접촉층은 불순물이 도포된 반도체층을 적층한 후 사진 식각하여 형성하는 것이 아니라, 반도체층 위에 소스 전극(173)과 드레인 전극(175)을 형성한 후, 어닐링하여 금속 실리사이드로 형성함으로써, 채널부를 이루는 반도체층을 손상하지 않으면서, 반도체층과 소스 전극 및 드레인 전극의 오믹 접촉을 구현할 수 있다.
그러면, 도 2 내지 도 7을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다.
도 2를 참고하면, 절연 기판(110) 위에 게이트 전극(124)을 형성한다. 게이트 전극(124)은 제1 금속층을 적층하고, 포토리소그라피 공정을 통해 형성한다.
도 3을 참고하면, 게이트 전극(124)을 포함하는 절연 기판(110) 위에 게이트 절연막(140), 반도체(150), 제2 금속층(170)을 차례로 적층한다.
도 4를 참고하면, 제2 금속층(170) 위에 감광막 층(400)을 적층한 후, 포토 마스크(300)를 이용하여 노광함으로써, 도 5에 도시한 바와 같이, 소스 전극과 드레인 전극을 형성한 영역에 배치되어 있는 감광막 패턴(400a)을 형성한다.
도 6을 참고하면, 감광막 패턴(400a)을 식각 마스크로 하여, 제2 금속층(170)을 식각하여, 소스 전극(173) 및 드레인 전극(175)을 형성한다.
여기서, 소스 전극(173) 및 드레인 전극(175)과 반도체(150)는 하나의 마스크를 이용하여 한 번의 사진 공정으로 동시에 형성할 수 있다. 구체적으로, 반도체(150)과 제2 금속층(170) 위에 위치에 따라 두께가 다른 제1 감광막 패턴을 형성한다. 제1 감광막을 식각 마스크로 제2 금속층(170)과 반도체(150)을 식각한 후, 제1 감광막의 두께를 줄이고 동시에 두께가 얇은 부분의 감광막을 제거하여 제2 감광막 패턴을 형성한다. 제2 감광막 패턴을 식각 마스크로 하여, 제2 금속층(170)을 식각하여, 채널을 이루는 반도체(150)를 노출함으로써, 소스 전극(173) 및 드레인 전극(175)과 반도체(150)를 한번의 사진 공정으로 형성할 수 있다. 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 예를 들면 광마스크에 투광 영역(light transmitting area) 및 차광 영역(light blocking area) 외에 반투명 영역(translucent area)을 두는 방법이 있다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 방법이 있다. 즉, 투광 영역과 차광 영역만을 지닌 통상의 노광 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성하는 것이다. 이와 같이 하면 한 번의 사진 공정을 줄일 수 있으므로 제조 방법이 간단해진다.
도 7을 참고하면, 소스 전극(173) 및 드레인 전극(175)이 형성되어 있는 기판(110)을 어닐링함으로써, 도 1에 도시한 바와 같이, 소스 전극(173)과 반도체(150) 사이의 계면 또는 드레인 전극(175)과 반도체(150) 사이의 계면에 오믹 접촉층(163, 165)을 형성한다. 어닐링 온도는 약 150℃ 내지 약 600℃일 수 있다.
오믹 접촉층(163, 165)의 형성 시 공정 조건은 금속층의 종류에 따라 다를 수 있다. 구체적으로, 아래의 표 1에서와 같이, 각 금속층의 종류 및 그 두께에 따라 어닐링 온도가 다를 수 있다.
금속 종류 니켈(Ni) 티타늄(Ti) 구리(Cu) 몰리브덴(Mo) 알루미늄(Al)
어닐링 온도(℃) 230-660 200-600 500이하 200-600 157-355
이 때, 니켈(Ni)의 두께는 약 100Å, 티타늄의 두께는 약 300Å, 구리의 두께는 약 100Å, 몰리브덴의 두께는 약 500Å, 알루미늄의 두께는 약 100Å일 수 있다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 오믹 접촉층을 어닐링 조건을 조절하여 형성함으로써, 오믹 접촉층을 포함하는 박막 트랜지스터를 원하는 온 전류와 오프 전류 값을 가지도록 형성할 수 있다.
이처럼, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 오믹 접촉층은 불순물이 도포된 반도체층을 적층한 후 사진 식각하여 형성하는 것이 아니라, 반도체층 위에 소스 전극(173)과 드레인 전극(175)을 형성한 후, 어닐링하여 금속 실리사이드로 형성함으로써, 채널부를 이루는 반도체층을 손상하지 않으면서, 반도체층과 소스 전극 및 드레인 전극의 오믹 접촉을 구현할 수 있다.
그러면, 도 8 및 도 9를 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판에 대하여 설명한다. 도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 기판을 도시하는 배치도이고, 도 9는 도 8의 표시 기판을 IX-IX 선을 따라 잘라 도시한 단면도이다.
도 8 및 도 9를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124)을 포함하는 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)과 게이트 전극(124) 위에는 질화 규소로 만들어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 반도체(150)가 형성되어 있다.
반도체(150)와 게이트 절연막(140) 위에는 소스 전극(173)을 포함하는 복수의 데이터선(171)과 드레인 전극(175)이 형성되어 있다. 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있다.
소스 전극(173)과 드레인 전극(175)은 서로 다른 높이를 가진다.
소스 전극(173)과 그 아래의 반도체(150) 사이의 계면에는 소스 전극(173)을 이루는 금속의 실리사이드로 형성된 제1 오믹 접촉층(163)이 형성되어 있다. 또한, 드레인 전극(175)과 그 아래의 반도체(150) 사이의 계면에는 드레인 전극(175)을 이루는 금속의 실리사이드로 형성된 제2 오믹 접촉층(165)이 형성되어 있다.
제1 오믹 접촉층(163)과 제2 오믹 접촉층(165)의 표면 높이는 반도체(150)의 표면 높이와 같다.
데이터선(171) 및 드레인 전극(175), 반도체(150) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다. 화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 박막 트랜지스터는 수직 채널을 가진다. 박막 트랜지스터의 수직 채널 길이는 소스 전극(173)과 드레인 전극(175) 사이의 높이 차에 의해 결정되기 때문에, 채널 길이를 매우 짧게 형성할 수 있다. 이처럼 본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 수직 채널을 가지기 때문에, 채널 길이를 줄일 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 소스 전극(173)과 드레인 전극(175) 중 적어도 하나는 게이트 전극(124)과 중첩하지 않기 때문에, 소스 전극 및 드레인 전극과 게이트 전극 사이의 기생 용량에 의한 온 전류의 감소를 줄일 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 오믹 접촉층은 불순물이 도포된 반도체층을 적층한 후 사진 식각하여 형성하는 것이 아니라, 반도체층 위에 소스 전극(173)과 드레인 전극(175)을 형성한 후, 어닐링하여 금속 실리사이드로 형성함으로써, 채널부를 이루는 반도체층을 손상하지 않으면서, 반도체층과 소스 전극 및 드레인 전극의 오믹 접촉을 구현할 수 있다.
그러면, 도 10을 참고하면, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다.
도 10을 참고하면, 절연 기판(110) 위에 절연막(70)을 사이에 두고 중첩하는 소스 전극(173)과 드레인 전극(175)이 형성되어 있다. 소스 전극(173)과 절연막(70) 측면에는 반도체(140)가 형성되어 있고, 반도체(150) 위에는 게이트 전극(124)이 형성되어 있다.
드레인 전극(175)과 반도체(150) 사이의 계면에는 금속 실리사이드로 형성된 오믹 접촉층(167)이 형성된다. 오믹 접촉층(167)은 소스 전극(173)과 드레인 전극(175)을 형성한 후, 어닐링하여, 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나와 반도체(150)의 계면에 금속 실리사이드로 형성한다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터는 서로 중첩하는 소스 전극(173)과 드레인 전극(175)으로 인해, 수직 채널을 가진다. 박막 트랜지스터의 수직 채널 길이는 소스 전극(173)과 드레인 전극(175) 사이의 높이 차에 의해 결정되기 때문에, 채널 길이를 매우 짧게 형성할 수 있다. 이처럼 본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 수직 채널을 가지기 때문에, 채널 길이를 줄일 수 있다.
또한, 본 실시예에 따른 박막 트랜지스터 기판의 소스 전극(173)과 드레인 전극(175)은 게이트 전극(124)과 중첩하지 않는다. 따라서, 소스 전극 및 드레인 전극과 게이트 전극 사이의 기생 용량에 의한 온 전류의 감소를 줄일 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 오믹 접촉층은 불순물이 도포된 반도체층을 적층한 후 사진 식각하여 형성하는 것이 아니라, 소스 전극과 드레인 전극을 형성한 후, 어닐링하여 금속 실리사이드로 형성함으로써, 채널부를 이루는 반도체층을 손상하지 않으면서, 반도체층과 소스 전극 및 드레인 전극의 오믹 접촉을 구현할 수 있다.
그러면, 도 11 및 도 12를 참고하면, 본 발명의 한 실험예에 따른 박막 트랜지스터 기판의 특성에 대하여 설명한다. 도 11 및 도 12는 본 발명의 한 실험예에 따른 박막 트랜지스터의 특성을 나타내는 그래프이다.
본 실험예에서는 소스 전극 및 드레인 전극을 티타늄으로 형성하고, 약 300℃ 내지 400℃로 온도를 변화시키며 어닐링하여, 오믹 접촉층을 형성한 후, 게이트 전극에 가해지는 전압을 변화시키며, 박막 트랜지스터의 전류를 측정하였고, 그 결과를 도 11 및 도 12에 나타내었다. 도 11 및 도 12의 가로축은 게이트 전극에 가해지는 전압이고, 세로축은 박막 트랜지스터의 전류 값이다.
도 11을 참고하면, 박막 트랜지스터의 오프 전류 값이 스위칭 소자로 이용할 수 있는 크기만큼 작은 크기를 가짐을 알 수 있었다.
도 12를 참고하면, 박막 트랜지스터의 온 전류 값이 스위칭 소자로 이용할 수 있을 만큼 증가함을 알 수 있었다.
이에 의하여, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터는 우수한 특성을 가짐을 알 수 있었다.
다음으로, 도 13을 참고하여, 본 발명의 한 실험예에 따른 박막 트랜지스터의 반도체와 소스 전극 및 드레인 전극의 접촉 특성에 대하여 설명한다. 도 13은 본 발명의 한 실험예에 따른 박막 트랜지스터의 일부를 나타내는 전자 현미경 사진이다.
도 13의 좌측 사진은 기존의 방법과 같이, 불순물이 포함된 실리콘 층을 이용하여 오믹 접촉층을 형성한 경우를 나타내고, 도 13의 우측 사진은 본원 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 소스 전극 또는 드레인 전극의 금속 실리사이드를 이용하여 오믹 접촉층을 형성한 경우를 나타낸다. 도 13을 참고하면, 기존의 방법에 의한 박막 트랜지스터의 경우, 오믹 접촉층이 형성됨으로써, 소스 전극 하부 표면이 불규칙하게 형성되어 있으나, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 소스 전극 또는 드레인 전극의 금속 실리사이드를 이용하여 오믹 접촉층을 형성한 경우 소스 전극과의 계면이 좀더 균일한 표면을 가지도록 형성되어 있다. 따라서, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 소스 전극 또는 드레인 전극의 금속 실리사이드를 이용하여 오믹 접촉층을 형성한 경우 오믹 접촉층을 사이에 두는 반도체층과 소스 전극 또는 드레인 전극 사이의 접촉 특성이 향상될 수 있음을 알 수 있었다.
앞에서 설명한 실시예에 따른 박막 트랜지스터 기판은 게이트 전극, 반도체, 소스 전극 및 드레인 전극의 특정한 구조를 예를 들어 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 많은 특징은 수직 방향으로 형성된 수직 채널을 가지는 모든 박막 트랜지스터를 포함하는 박막 트랜지스터 기판에 적용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 절연 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
150: 반도체 163, 165, 167: 오믹 접촉층
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
191: 화소 전극

Claims (25)

  1. 절연 기판,
    상기 절연 기판 위에 배치되어 있는 게이트 전극,
    상기 게이트 전극 위에 배치되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 배치되어 있는 반도체,
    상기 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 배치되어 있는 오믹 접촉층을 포함하고,
    상기 소스 전극과 상기 드레인 전극의 표면 높이는 서로 다르고,
    상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같은 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속의 실리사이드로 형성된 박막 트랜지스터 기판.
  3. 제2항에서,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 중첩하지 않는 박막 트랜지스터 기판.
  4. 제3항에서,
    상기 오믹 접촉층은 상기 소스 전극과 상기 반도체층 사이의 계면에 형성되는 제1 오믹 접촉층과
    상기 드레인 전극과 상기 반도체층 사이의 계면에 형성되는 제2 오믹 접촉층을 포함하는 박막 트랜지스터 기판.
  5. 제4항에서,
    상기 게이트 전극과 연결되어 있는 게이트선,
    상기 소스 전극과 연결되어 있는 데이터선, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  6. 제1항에서,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 중첩하지 않는 박막 트랜지스터 기판.
  7. 제6항에서,
    상기 오믹 접촉층은 상기 소스 전극과 상기 반도체층 사이의 계면에 형성되는 제1 오믹 접촉층과
    상기 드레인 전극과 상기 반도체층 사이의 계면에 형성되는 제2 오믹 접촉층을 포함하는 박막 트랜지스터 기판.
  8. 제7항에서,
    상기 게이트 전극과 연결되어 있는 게이트선,
    상기 소스 전극과 연결되어 있는 데이터선, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  9. 제1항에서,
    상기 오믹 접촉층은 상기 소스 전극과 상기 반도체층 사이의 계면에 형성되는 제1 오믹 접촉층과
    상기 드레인 전극과 상기 반도체층 사이의 계면에 형성되는 제2 오믹 접촉층을 포함하는 박막 트랜지스터 기판.
  10. 제1항에서,
    상기 게이트 전극과 연결되어 있는 게이트선,
    상기 소스 전극과 연결되어 있는 데이터선, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  11. 절연 기판,
    상기 절연 기판 위에 배치되어 있으며, 절연막을 사이에 두고 중첩하는 소스 전극 및 드레인 전극,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 측면을 덮는 반도체,
    상기 반도체 위에 배치되어 있는 게이트 전극,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 배치되어 있는 오믹 접촉층을 포함하고,
    상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같은 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속의 실리사이드로 형성된 박막 트랜지스터 기판.
  13. 제12항에서,
    상기 소스 전극과 상기 드레인 전극은 상기 게이트 전극과 중첩하지 않는 박막 트랜지스터 기판.
  14. 제13항에서,
    상기 게이트 전극과 연결되어 있는 게이트선,
    상기 소스 전극과 연결되어 있는 데이터선, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  15. 제11항에서,
    상기 소스 전극과 상기 드레인 전극은 상기 게이트 전극과 중첩하지 않는 박막 트랜지스터 기판.
  16. 제11항에서,
    상기 게이트 전극과 연결되어 있는 게이트선,
    상기 소스 전극과 연결되어 있는 데이터선, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  17. 절연 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 오믹 접촉층을 형성하는 단계를 포함하고,
    상기 소스 전극과 상기 드레인 전극의 표면 높이는 서로 다르고,
    상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같은 박막 트랜지스터 기판의 제조 방법.
  18. 제17항에서,
    상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속을 어닐링하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18항에서,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 중첩하지 않도록 형성하는 박막 트랜지스터 기판의 제조 방법.
  20. 제19항에서,
    상기 게이트 전극을 형성하는 단계에서 상기 게이트 전극과 연결되어 있는 게이트선을 형성하고
    상기 소스 전극을 형성하는 단계에서, 상기 소스 전극과 연결되어 있는 데이터선을 형성하고, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  21. 제17항에서,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 중첩하지 않도록 형성하는 박막 트랜지스터 기판의 제조 방법.
  22. 제17항에서,
    상기 게이트 전극을 형성하는 단계에서 상기 게이트 전극과 연결되어 있는 게이트선을 형성하고
    상기 소스 전극을 형성하는 단계에서, 상기 소스 전극과 연결되어 있는 데이터선을 형성하고, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  23. 제17항에서,
    상기 반도체를 형성하는 단계와 상기 소스 전극 및 드레인 전극을 형성하는 단계는 하나의 사진 공정으로 동시에 이루어지는 박막 트랜지스터 기판의 제조 방법.
  24. 절연 기판 위에 절연막을 사이에 두고 중첩하는 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 측면을 덮는 반도체를 형성하는 단계,
    상기 반도체 위에 게이트 전극을 형성하는 단계, 그리고
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 상기 반도체의 계면에 오믹 접촉층을 형성하는 단계를 포함하고,
    상기 반도체와 상기 오믹 접촉층의 표면 높이는 서로 같은 박막 트랜지스터 기판의 제조 방법.
  25. 제24항에서,
    상기 오믹 접촉층은 상기 소스 전극 및 상기 드레인 전극을 이루는 금속을 어닐링하여 형성하는 박막 트랜지스터 기판의 제조 방법.
KR1020110104634A 2011-10-13 2011-10-13 박막 트랜지스터 기판 및 그 제조 방법 KR101903565B1 (ko)

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