KR100658068B1 - 수직형 박막 트랜지스터 액정표시소자의 제조방법 - Google Patents
수직형 박막 트랜지스터 액정표시소자의 제조방법 Download PDFInfo
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Abstract
Description
도 1a를 참조하면, 유리기판(10) 상부에 ITO막(11)을 증착한 후, 픽셀영역을 한정하는 감광막 패턴(도시되지 않음)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 하여 ITO막(11)을 식각하여 픽셀 영역을 형성한다.
도 2a를 참조하면, 유리기판(20) 상부에 ITO막(21), 소오스 전극용 금속막(22)을 차례로 증착한다. 그런다음, 상기 결과물 상부에 픽셀 영역 및 소오스 전극 영역을 한정하는 제1 감광막 패턴(23a) 및 제2 감광막 패턴(23b)을 형성한다. 이때, 상기 픽셀 영역을 한정하는 제1 감광막 패턴(23a)의 두께 보다 상기 소오스 전극 영역을 한정하는 제2 감광막 패턴(23b)의 두께를 더 두껍게 하며, 이때, 이러한 제1 감광막 패턴(23a)과 제2 감광막 패턴(23b)은 하프-톤 방식을 이용하여 하나의 마스크를 사용해서 동시에 형성하며, 상기 제1 감광막 패턴(23a)은 3000∼8000Å의 두께로 형성하고, 상기 제2 감광막 패턴(23b)은 2㎛ 이상, 바람직하게, 2∼3㎛의 두께로 형성한다.
도 3a를 참조하면, 유리기판(20) 상에 ITO막(21), 소오스 전극용 금속막(22), 그리고, 두 개의 오믹 콘택용 n+ a-Si막(24)을 그 사이에 절연막을 개재하여 증착한 다음, 드레인 전극용 금속막(25)을 증착한다. 그런다음, 상기 드레인 전극용 금속막(25) 상에 도 2a에서와 같이 하나의 하프-톤 마스크를 이용하여 서로 다른 두께를 갖는 제1 및 제2 감광막 패턴(23a, 23b)을 동시에 형성한다.
도 3b를 참조하면, 상기 드레인 전극용 금속막, 오믹 콘택용 n+ a-Si막 및 그 사이의 절연막, 소오스 전극용 금속막, 그리고, ITO막을 상기 제1, 제2 감광막 패턴을 식각 장벽으로 해서 차례로 식각하여 픽셀영역(21a), 소오스 전극(22a), 오믹 콘택층(24a) 및 드레인 전극(25a)을 형성한다.
이후, 도시하지는 않았으나, 도 2e에서와 같이 드레인 전극(25a) 및 이에 인접한 유리기판 부분에 채널층(26)과 절연막(27) 및 게이트 전극(28)을 차례로 형성함으로써 수직형 박막 트랜지스터를 형성한다.
Claims (4)
- 유리기판 상에 ITO막과 소오스 전극용 금속막을 차례로 증착하는 단계;상기 소오스 전극용 금속막 상에, 픽셀 영역 및 소오스 전극 영역을 한정하며, 상기 픽셀 영역을 한정하는 제1 감광막 패턴의 두께 보다 상기 소오스 전극 영역을 한정하는 제2 감광막 패턴의 두께가 두꺼운 상기 제1 및 제2 감광막 패턴을 하나의 마스크를 사용하여 동시에 형성하는 단계;상기 제1 감광막 패턴을 식각 장벽으로 하여 상기 소오스 전극용 금속막 및 ITO막을 제1 식각하여 픽셀 영역을 형성하는 단계;상기 제1 감광막 패턴을 제거하고, 연속해서 제2 감광막 패턴을 식각 장벽으로 하여 소오스 전극용 금속막을 제2 식각하여 소오스 전극을 형성하는 단계;상기 소오스 전극 상에 오믹 콘택층과 드레인 전극을 동시에 형성하는 단계;상기 드레인 전극과 이에 인접한 유리기판 부분 상에 채널층 및 절연막을 동시에 형성하는 단계; 및상기 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 감광막 패턴 및 제2 감광막 패턴은 하프-톤 방식을 이용한 하나의 마스크 공정으로 수행하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 소오스 전극, 오믹 콘택층 및 드레인 전극을 제2 감광막 패턴을 이용하여 동시에 식각하는 것을 더 포함하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
- 제 1 항에 있어서, 제1 감광막 패턴은 3000∼8000Å의 두께로 형성하고, 상기 제2 감광막 패턴은 2∼3㎛의 두께로 형성하는 것을 특징으로 하는 수직형 박막 트랜지스터 액정표시소자의 제조방법.
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8846514B2 (en) | 2011-10-13 | 2014-09-30 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
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US11678531B2 (en) | 2016-10-06 | 2023-06-13 | Samsung Display Co., Ltd. | Display device |
US10411046B2 (en) | 2016-10-07 | 2019-09-10 | Samsung Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof |
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