JPH02192766A - 薄膜半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 り鼠よ匹剋里旦■ 本発明は薄膜半導体素子、より詳細にはゲート電極、ド
レイン電極、ソース電極、絶縁層、半導体層およびオー
ミックコンタクト層を含む薄膜半導体素子であって、例
えばアクティブマトリクス駆動方式のフラットパネル形
デイスプレィなどに応用されるものに関するものである
。

藍米五及歪 近年高度情報化が進むにつれ、映像表示用のデイスプレ
ィの分野においてはより一層の高精細化および高輝度化
が望まれている。現在は家庭用やその他はとんどの分野
においてＣＲＴ　（陰極線管）がその主流を占めている
。しかし小形、軽量、低消費電力でしかも高画質化が可
能なフラットパネル形デイスプレィへの要望が高まって
きている。フラットパネル形デイスプレィのうち液晶を
用いたＬＣＤは現在もっとも広く用いられ将来性の高い
デイスプレィである。このＬＣＤの駆動方式として、単
純マトリスクス駆動方式やアクティブマトリクス駆動方
式があり、このうちアクティブマトリクス駆動方式は各
画素ごとにスイッチ素子を配設して各画素を独立的に駆
動制御するものである。したがって各画素ごとに１００
％近いデユーティ比で駆動でき、画素のコントラスト比
を大きく取ることが可能である。

スイッチ素子としてアモルファスシリコンを用いた薄膜
トランジスタ（ＴＰＴ）形は大面積化が可能であり、し
かも低コストで製作できることから有望視され多くの研
究がなされている。アモルファスシリコンを用いた薄膜
トランジスタ（ＴＰＴ）形デイスプレィの特徴としては
大面積化が可能であること、比較的低温プロセス（３０
０℃前後）で製作できることから安価なガラス基板が使
用可能であること、連続的な成膜により膜外面の清浄性
が保たれることなどが挙げられる。

以上のことから駆動方式としてアクティブマトリクス駆
動方式を採用し、アモルファスシリコンを用いた薄膜ト
ランジスタ（ＴＰＴ）形デイスプレィは今後のニューメ
ディア用のデイスプレィ候補としてその発展が期待され
ている。

次に従来のアモルファスシリコン薄膜半導体素子（ＴＰ
Ｔ）の構造を第４図示す。　ガラス基板１１の上面（第
４図中上側）にはゲート電極１２がバターニングされて
おり、このゲート電極１２の上面にはゲート絶縁膜１３
が積層形成されている。さらにこのゲート絶縁膜１３の
上面にはアモルファスシリコン層１４が積層形成され、
このアモルファスシリコン層１４の上面にはオーミック
コンタクト層としてのｎ“アモルファスシリコン層１５
が積層形成されている。このｎ０アモルファスシリコン
層１５の上面にはさらにドレイン電極１６が積層形成さ
れ、このドレイン電極１６の水平方向に対向してゲート
電極１２を挟んだ所定箇所にはソース電極１７が形成さ
れている。ドレイン電極１６とソース電極１７はそれぞ
れＣｒ層１８とＡ１層１９の積層体である。またドレイ
ン電極１６とソース電極１７の間には保護膜２０が形成
されている。

が　゛しよ　とする　　占 ■ＬＣＤのスイッチング素子としてアモルファスシリコ
ンＴＰＴを用いた場合、ＴＰＴおよび配線が占める面積
はそれぞれ基板面積全体の２０％１５％になり、開口率
（画素が基板に占める面積の割合）は５０％ないし６０
％程度になる。ＬＣＤは用途の広がりとともに高精細化
、高画質化が要求されるようになっており、将来画素面
積が２５００μｍ２程度まで高精細化が進むと、ＴＰＴ
および配線が占める面積の割合は更に大きくなりそれぞ
れ３０％、２５％にまで達し、開口率は３０％ないし４
０％まで下がることが予想される。開口率が下がれば画
面が暗くなり画質が落ちる。画面の明るさを維持するた
めに背面光の輝度を上げれば、消費電力の上昇、素子お
よびカラーフィルタなどの劣化が生じる。

■また、現在アモルファスシリコンＴＰＴの製造にはフ
ォトマスクを８枚程度必要としているが、製造プロセス
が長く歩留まりやコストの面で不利であった。

■特性の面では、背面光が入ると、ＴＰＴがＯＦＦの時
流れるオフ電流が４桁程度上昇する。そのため、オンオ
フ比が小さくなりデイスプレィのコントラス比が小さく
なるという問題があった。

そこで、本発明は上記したような問題点に鑑み、ＴＰＴ
の占める面積が小さく高精細化に適し、製造プロセスが
簡略で歩留まりコストダウンの面で有利な、しかも背面
光によるオフ電流の上昇を低減させた薄膜半導体素子を
提供することを目的としている。

課題を７するための　ｆ 上記課題を解決するために本発明は、ゲート電極、ドレ
イン電極、ソース電極、絶縁層、半導体層およびオーミ
ックコンタクト層を含む薄膜半導体素子であって、前記
ドレイン電極とソース電極が上下方向に配置され、両電
極間に半導体層およびオーミックコンタクト層が形成さ
れ、この両電極、半導体層、オーミックコンタクト層か
らなる積層の側面に絶縁層さらにゲート電極が形成され
ていることを特徴とするものである。

１用 上記した構成によれば、ドレイン電極とソース電極が上
下方向に配置されているので、薄膜半導体素子の積層が
ガラス基板上に占める面積が減少する。半導体層は上下
のドレイン電極とソース電極に挟まれているので、半導
体層に光があたらず光キャリアが発生しない、また、こ
の薄膜半導体素子を製造する場合、ドレイン電極とソー
ス電極に欠損を設ける必要がないのでフォトマスク数が
少なくなる。また、チャネル長が半導体層およびオーミ
ックコンタクト層の膜厚できいてくるので、フォトリン
グラフィの制約を受ずにチャネル長を短くできることと
なる。

夫施胴 以下、本発明の実施例を図面に基づいて例示的に説明す
る。

第１実施例 第１図は薄膜半導体素子の断面図である。図中、３１は
ガラス基板であり、ガラス基板３１上にはドレイン電極
３２がパターニングされており、その上にはオーミック
コンタクト層としてｎ′″アモルファスシリコン層３３
層形３され、さらにその上に半導体層として水素を含む
アモルファスシリコン（ａ−５ｉ；Ｈ）層３４が形成さ
れている。このアモルファスシリコン層３４上にはｎ“
アモルファスシリコン層３５、ソース電極３６が順次形
成されている。

これらドレイン電極３２、ｎ０アモルファスシリコン層
３３、アモルファスシリコン層３４、ｎ１アモルファス
シリコン層３５、ソース電極３６からなる積層の側面に
は絶縁層３７が形成され、さらに絶縁層３７の側面にゲ
ート電極３８が形成されている。絶縁層３７には例えば
窒化けい素（ＳｉＮ、）、酸化けい素（Ｓｉｎ、）など
が用いられている。

次に、上記した薄膜半導体素子の製造方法の一実施例を
第２図に基づいて説明する。

■ガラス基板３１として、例えば直径５インチのコーニ
ング社製７０５９ガラスを使用する。このガラス基板３
１を十分に洗浄した後Ｃｒを蒸着させ、さらにウェット
エツチング加工によりＣｒのドレイン電極３２を幅１０
μｍに形成する（第２図（ａ））。尚、ドレイン電極３
２の膜厚は、ガラス基板３１からの背面光を遮断する必
要から８００Å以上必要であり本実施例では１２００人
としている。

■次に、ドレイン電極３２が形成されたガラス基板３１
（以下試料という）をプラズマＣＶＤ装置（図示せず）
内にセットし、反応容器内を排気するとともに試料を加
熱し、加熱温度を３００℃に設定した０反応容器内の真
空度が５　Ｘ　Ｉ　Ｏ−’Ｔｏｒｒ以下となったところ
で油拡散ポンプが接続されているパルプを閉鎖し、排気
系を油拡散ポンプ（ＤＰ）からメカニカルブースタポン
プ（ＭＢＰ）に切り替え、マスフローコントローラ（Ｍ
ＦＣ）を介して反応容器内に１００％モノシランガスを
ＩＯＳＣＣＭ、１０１００ｐｐ、ペースホスフィンガス
をＩＯ３ｃｃＭ導入し、その後ＭＢＰにより排気して反
応容器内の圧力が０．２Ｔｏｒｒとなるように調節した
。

ガス流量および反応容器内の圧力が安定して５分間経過
後、マツチングユニットを調節しなからＲＦ雷電流流し
始め電極間にグロー放電を起こさせた。ＲＦパワーを５
０Ｗに維持して３分間放電し、ガラス基板３１およびド
レイン電極３２上にオーミックコンタクト層としての０
３アモルファスシリコン層３３を積層させた。

■次に、反応容器内をＤＰにより排気して真空度を５ｘ
ｌＯ−’Ｔｏｒｒ以下とし、その後ＤＰからＭＢＰに切
り替え、反応容器内に原料ガスとして１００％モノシラ
ンガスをＩＯＳＣＣＭ導入し、反応容器内の圧力が０．
２Ｔｏｒｒとなるように調節した。そして、流量が安定
した５分後に、ＲＦパワーを１５０Ｗ印加し、１０分間
成膜を行ない、ｎ４アモルファスシリコン層３３上にア
モルファスシリコン層３４を形成した。

■アモルファスシリコン層３４を形成した後、１００％
モノシランガスをＩＯ３ｃｃＭ、１０１００ｐｐ、ベー
スホスフィンガスをＩＯ３ＣＣＭ導入し、反応容器内の
圧力が０．２Ｔｏｒｒとなるように調節した。ガス流量
および反応容器内の圧力が安定して５分間経過後に、Ｒ
Ｆパワーを５０Ｗ印加し３分開成膜な行ない、アモルフ
ァスシリコン層３４上にオーミックコンタクト層として
ｎ１アモルファスシリコン層３５を形成した。その後、
ＲＦパワーをオフにした後、原料ガスの導入を停止し、
ＭＢＰを全開にして反応容器内を排気し、ガラス基板温
度が５０℃以下になったところでＭＢＰを閉じて反応容
器を大気圧に開放し、試料を取り出した。

■次に、取り出した試料を真空蒸着装置に入れ、抵抗線
加熱法でＣｒを１２００人蒸着させた。さらに、フォト
リソグラフィの手法を用いてバターニングを行ないレジ
ストパターン３９を形成した後（第２図（ｂ））、ウェ
ットエツチング加工により所望のパターンのソース電極
３６を形成した。

■上記のレジストパターン３９を除去した後再びレジス
トを塗布しておき、ドレイン電極３２をマスクとして、
ガラス基板３１側から紫外線を照射してレジストパター
ン４０を形成した（第２図（Ｃ））、このレジストパタ
ーン４０を用いて、ｎ３アモルファスシリコン層３５、
アモルファスシリコン層３４、ｎ゛アモルファスシリコ
ン層３３をウェットエツチング加工により所望の形状に
形成した。レジストパターン４０を除去してから再びフ
ォトリソグラフィ１こよりレジストパターン４１を形成
した（第２図（ｄ））。

次に、レジストパターン４１を形成した試料をドライエ
ツチング装置に約４０・傾斜させてセットし、反応容器
内を５Ｘ１０−’Ｔｏｒｒまで排気した後、ＣＬ　３０
ＳＣＣＭ、Ｏ＊１１０５ＣＣを導入する０反応容器内の
圧力を０．２Ｔｏｒｒに調整した後、ＲＦパワーを１５
０Ｗで２０分間印加し、第２図（ｅ）に示すようにｎ＋
アモルファスシリコン層３５、アモルファスシリコン層
３４、ｎ″″アモルファスシリコン層３３をテーパーを
付けてエツチングした。

■次に、フォトリソグラフィ（こよりレジストパターン
４２を形成しく第２図（ｆ））、ウェットエツチング加
工によりｎ０アモルファスシリコン層３５、アモルファ
スシリコン層３４、ｎ＋アモルファスシリコン層３３の
一部を除去した（第２図（ｇ）　）　。

■次に、レジストパターン４２を除去し、その後再び試
料をプラズマＣＶＤ装置内にセットし、ＤＰにより反応
容器内を排気するとともに試料を３００℃に加熱調節し
、真空度が５Ｘ１０−７Ｔ。

ｒｒ以下になったところでＤＰからＭＢＰに切り替え、
反応容器内に原料ガスとして１００％モノシランガスを
ＩＯＳＣＣＭ、ＮＨ，を４０ＳＣＣＭ、Ｎａを６０ＳＣ
ＣＭ導入し、反応容器内圧力を０．５Ｔｏｒｒに維持し
た。この状態にガス流量および反応容器内圧力が安定し
てから５分間経過した後、ＲＦパワーを５０Ｗで２０分
間印加し、絶縁層３７を形成した（第２図（ｈ））、そ
の後、ＲＦパワーをオフにした後、原料ガスの導入を停
止し、ＭＢＰを全開にして反応容器内を排気し、ガラス
基板３１温度が５０℃以下になったところでＭＢＰを閉
じ、試料を取り出した。

■次に、真空蒸着装置内に試料を入れ、抵抗線加熱法で
Ｃｒを１２００人蒸着させた。その後、フォトリングラ
フィによりレジストパターン４３を形成しく第２図（ｈ
））、このレジストパターン４３を用いてウェットエツ
チング加工によりゲート電極３８および絶縁層３７の一
部を除去した（第２図（ｉ））。

以上の方法により、薄膜半導体素子を製造することがで
きる。

このようにして作成されたアモルファスシリコンＴＰＴ
の特性を測定したところ以下の様であった。

薄膜各層については、ｎ＋アモルファスシリコン層３３
および３５の膜特性は比抵抗が２×１０”Ω・ｃｍ、活
性化エネルギーが０．３０ｅ■であり、膜厚は４００人
であった。アモルファスシリコン層３４の膜特性は比抵
抗が９ＸＩＯ’Ω・ｃｍ、活性化エネルギーが０．７２
ｅＶ、光学的バンドギャップが１．７５ｅＶであり、膜
厚は１２００人であった。

絶縁層３７のＳ　ｉ　Ｎｘの膜特性は、屈折率が１．９
５、膜厚が２５００人、光学的バンドギャップが４．２
ｅＶであった。

アモルファスシリコンＴＦＴアレイの電気的特性につい
ては、電界効果移動度が０．１５ｃｍ２／■・Ｓ、オン
オフ比が約４桁であった。

この実施例では、ドレイン電極３２とソース電極３６と
がｎ′″アモルファスシリコン層３３．３５およびアモ
ルファスシリコン層３４を挟んで上下方向に積層されて
おり、アモルファスシリコンＴＰＴの占める面積は１０
００μｍ２と小さく、従来のアモルファスシリコンＴＰ
Ｔ　（第４図）の約３分の１とすることができた。この
ようにアモルファスシリコンＴＰＴの占有面積が小さく
ても、この実施例ではチャネル長（アモルファスシリコ
ン層３４の膜厚に相当）をフォトリソグラフィの制限を
受けずに短く出来るので、アモルファスシリコンＴＰＴ
のオン電流は８ＸＩＯ−’Ａと十分大きな値を示した。

ところで、フォトリソグラフィによりアモルファスシリ
コンＴＰＴの細密化をする場合、線幅の細線化に限界が
あるためチャネル長を短くするのに限界があった。しか
しながら、この実施例ではアモルファスシリコン層３４
の薄膜化によりチャネル長を短くできるので、フォトリ
ングラフィの制限を受けることがなく、フォトリングラ
フィによる場合に比ベチャネル長を格段に短くすること
ができる。

また、従来のアモルファスシリコンＴＰＴでは背面光が
照射するとオフ電流が４桁程度上昇するため、オンオフ
比が約４桁程度に低下していたが、本実施例のアモルフ
ァスシリコンＴＰＴではアモルファスシリコン層３４が
ドレイン電極３２によって完全に遮光されているためオ
フ電流は上昇しなかった。

第２実施例 第３図は、本発明にかかる薄膜半導体素子であるアモル
ファスシリコンＴＰＴをマトリックス状に組んだものの
平面図である０図中、ａ　−ａ線によって切った断面図
が第１図である。第３図において、４４は画素となるＩ
ＴＯ（ＩｎとＳｎの酸化物）の透明電極である。マトリ
ック状に組まれたアモルファスシリコンＴＰＴの製造方
法は、第１実施例とほぼ同じである。

このマトリック状のアモルファスシリコンＴＰＴの電気
的特性は、電界効果移動度が０，１４ｃｍ２／Ｖ・Ｓ、
オンオフ比が約４桁であった。

アモルファスシリコンＴＰＴの占有面積は上記したよう
に従来の約３分の工程度であるため、同じ集積度では本
実施例のアモルファスシリコンＴＰＴの方が透明電極４
４の面積を大きくとることができ、開口率が従来より１
０％ないし２０％程度大きくとれた。また、アモルファ
スシリコン層３４がドレイン電極３２により完全に遮光
されているため、背面光を照射してもオフ電流の上昇は
なかった。

またアモルファスシリコンＴＰＴをマトリックス状に組
むのに要するフォトマスクは１本実施例では６枚であり
、従来８枚ないし９枚必要であったのと比べて製造工程
数が６割程度に減少した。

及匪Ω四盟 以上の説明により明らかなように、本発明にかかる薄膜
半導体素子にあっては、ドレイン電極とソース電極が上
下方向に配置されて素子が液晶に占める面積が小さいの
で、ＬＣＤの駆動用として用いた場合開口率を大きくと
ることができる。また、半導体層は上下のドレイン電極
とソース電極に挟まれ遮光されているので半導体層から
光キャリアが発生せず、従って背面光照射時のオフ電流
の上昇がないので光シールドを設ける必要がない。また
、従来に比べてドレイン電極とソース電極に欠損がない
ので使用するフォトマスク数が減少し、製造工程の簡略
化が達成され、歩留まりの向上、コストダウンが図られ
る。更には、チャネル長がフォトリングラフィの制約を
受けずに、半導体層の膜厚できいてくるので、チャネル
長を短くして素子としての応答時間を短くでき、高速化
を図ることができる。

４、区１１邊υＬ螢諷朋 第１図は本発明にかかる薄膜半導体素子の一実施例を示
す断面図、第２図（ａ）〜（ｉ）は薄膜半導体素子の製
造方法の一実施例を示す断面図であって、（ａ）はドレ
イン電極の形成を示し、（ｂ）はｎ”アモルファスシリ
コン層、アモルファスシリコン層、ソース電極の形成を
示し、（Ｃ）はレジストパターン４０の形成を示し、（
ｄ）はレジストパターン４１の形成を示し、　（ｅ）〜
（ｇ）はｎ″″ア″７モルフアスシリコン層ルファスシ
リコン層のエツチングを示し、（ｈ）は絶縁層、ゲート
電極の形成を示し、（ｉ）は絶縁層、ゲート電極のエツ
チングを示しており、第３図は薄膜半導体素子であるア
モルファスシリコンＴＰＴをマトリックス状に組んだも
のの平面図であり、第４図は従来例を示す断面図である
。

３２・・・ドレイン電極、３３．３５・・・ｎ０アモル
ファスシリコン層（オーミックコンタクト層）、３４・
・・アモルファスシリコン層（半導体層）、３６・・・
ソース電極、３７・・・絶縁層（ゲート絶縁層）、３８
ゲート電極 特許出願人　：　住友金属株式１業会社代理人　　　：
　弁理士　井内龍二 第２図 第１ 第２図 第２

Claims (1)

【特許請求の範囲】
1. ゲート電極、ドレイン電極、ソース電極、絶縁層、半導
   体層およびオーミックコンタクト層を含む薄膜半導体素
   子であって、前記ドレイン電極とソース電極が上下方向
   に配置され、両電極間に半導体層およびオーミックコン
   タクト層が形成され、この両電極、半導体層、オーミッ
   クコンタクト層からなる積層の側面に絶縁層さらにゲー
   ト電極が形成されていることを特徴とする薄膜半導体素
   子。