KR20150109009A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 기판, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체, 상기 반도체의 채널 위에 위치하는 에치 스토퍼, 상기 반도체 위에 위치하며 상기 제1 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극과 같은 층으로서 상기 반도체의 채널에 위치하는 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 전기적으로 분리된 박막 트랜지스터 표시판을 제공한다. 본 발명에 따르면, 더블 게이트 구조를 통한 수소(H)의 채널로의 유입을 방지함으로서 문턱 전압(Vth)을 균일하게 할 수 있으며, 간단한 제조 공정을 통한 박막 트랜지스터 표시판의 제조가 가능한 장점이 있다.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 구체적으로 에치 스토퍼 및 더블 게이트 전극을 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시 장치에 사용되는 박막 트랜지스터(thin film transistor; TFT)는 각 화소의 동작을 제어하는 스위칭 소자 및 화소를 구동시키는 구동 소자로 사용된다.
일반적으로 이러한 TFT는 고농도의 불순물로 도핑된 소스/ 드레인 영역과, 이 소스/ 드레인 영역의 사이에 형성된 채널 영역을 갖는 활성층을 가지며, 이 활성층과 절연되어 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 소스/ 드레인 영역에 각각 접촉되는 소스/ 드레인 전극을 갖는다.
활성층은 비정질 실리콘(amorphous silicon)이나 다결정 실리콘(poly silicon)과 같은 반도체 물질로 형성된다. 활성층이 비정질 실리콘으로 형성되면 캐리어의 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다. 활성층이 다결정 실리콘으로 형성되면 캐리어의 이동도는 높지만 문턱 전압(threshold voltage: Vth)이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
최근에는 이러한 문제점을 해결하기 위해 산화물 반도체(oxide semiconductor)를 활성층으로 이용하는 연구가 활발하다. 산화물 반도체를 활성층으로 이용하는 산화물 TFT는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이하고, 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 소스 전극 및 드레인 전극과 동시에 제조되는 더블 게이트 전극을 통해 균일한 문턱 전압(Vth)이 균일하고, 제조 공정을 간단히 할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 일실시예에 따르면, 기판, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체, 상기 반도체의 채널 위에 위치하는 에치 스토퍼, 상기 반도체 위에 위치하며 상기 제1 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극과 같은 층으로서 상기 반도체의 채널에 위치하는 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 전기적으로 분리된 박막 트랜지스터 표시판을 제공한다.
상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 저항성 접촉 부재를 더 포함할 수 있다.
상기 반도체는 다결정 규소 또는 산화물 반도체를 포함할 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극은 동일한 물질로 형성될 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극은 티타늄(Ti)을 포함할 수 있다.
상기 에치 스토퍼는 산화 규소를 포함할 수 있다.
상기 제2 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막 위에 위치하는 보호막, 및 상기 보호막 위에 위치하는 화소 전극을 더 포함하고, 상기 화소 전극은 상기 보호막에 형성되어 있는 접촉 구멍을 통해 상기 드레인 전극과 연결될 수 있다.
상기 제2 게이트 전극은 상기 게이트 절연막에 형성된 개구부를 통해 상기 제1 게이트 전극과 전기적으로 연결될 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 전압을 인가 받을 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 기판 위에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체의 채널 위에 에치 스토퍼를 형성하는 단계, 상기 반도체의 채널에 위치하는 제2 게이트 전극, 및 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 함께 형성하는 단계를 포함하며, 상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 전기적으로 분리되도록 형성하는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
이상과 같이 본 발명의 박막 트랜지스터 및 제조 방법에 따르면, 더블 게이트 구조를 통한 수소(H)의 채널로의 유입을 방지함으로서 문턱 전압(Vth)을 균일하게 할 수 있으며, 간단한 제조 공정을 통한 박막 트랜지스터의 제조가 가능한 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 3은 도 1의 III-III 단면선에 따른 단면도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 12는 도 11의 XII-XII 단면선에 따른 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 3은 도 1의 III-III 단면선에 따른 단면도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 12는 도 11의 XII-XII 단면선에 따른 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 도 1 내지 도 3을 참고하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이며, 도 3은 도 1의 III-III 단면선에 따른 단면도이다.
본 발명의 일 실시예에 따른 표시 장치용 박막 트랜지스터 표시판은 유리 또는 플라스틱 따위의 절연 물질로 만들어진 기판(110) 위에 제1 게이트 전극(124)을 포함하는 게이트선(121), 그 위에는 게이트 절연막(140), 반도체층(154), 저항성 접촉 부재(163, 165), 에치 스토퍼(155), 데이터선(171), 드레인 전극(175) 및 제2 게이트 전극이 차례로 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있고, 제1 게이트 전극(124)은 게이트선(121) 위로 돌출되어 있다.
제1 게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 제1 게이트 전극(124)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 제1 게이트 전극(124)은 Mo/ Al/ Mo, Mo/ Al, Mo/ Cu, CuMn/ Cu, Ti/ Cu 등의 다중막 구조를 가질 수 있다.
제1 게이트 전극(124) 위에 배치되는 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 규소(SiON) 등의 절연 물질로 포함할 수 있다. 게이트 절연막(140)은 스퍼터링 방법 등을 사용하여 형성할 수 있다.
게이트 절연막(140) 위에 위치하는 반도체(154)는 다결정 규소(polysilicon) 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
반도체(154) 위의 저항성 접촉 부재(163, 165)는 반도체층(154)과 데이터선(171) 및 드레인 전극(175) 사이에 배치되어 이 둘 사이의 접촉 저항을 낮추어 준다.
반도체(154) 위에는 또한 에치 스토퍼(식각 방지막이라고도 함)(etch stopper)(155)가 위치하는데, 에치 스토퍼(155)는 반도체(154)의 채널을 덮어 후속 공정, 예를 들어 소스 전극(173) 및 드레인 전극(175)의 식각 공정에서 박막 트랜지스터의 채널이 식각 기체 또는 식각액 등에 의해 손상되거나 변성되는 것을 방지할 수 있다. 또한, 에치 스토퍼(155)는 반도체(154) 상부에 위치하는 보호막(180) 등의 절연층에서 반도체(154)로 수소와 같은 불순물이 확산되는 것을 일정 수준 차단하는 역할도 할 수 있다.
에치 스토퍼(155)의 두께는 대략 3000Å 이하일 수 있으며, 에치 스토퍼(155)는 SiOx, SiNx, SiOCx 또는 SiONx 중 적어도 어느 한 물질을 포함하는 무기막이거나, 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있으나, 이에 한정되지 않으며, 바람직하게는 수소와 같은 불순물에 의한 영향을 최소화하기 위해서는 산화 규소(SiOx)로 이루어질 수 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 제1 게이트 전극(124)을 향하여 뻗은 소스 전극(173)을 포함한다. 드레인 전극(175)은 데이터선(171)과 분리되어 있고, 소스 전극(173)과 드레인 전극(175)은 반도체(154)와 접촉하며 제1 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다.
본 발명의 일 실시예에 따르면 반도체(154)는 섬형일 수도 있고, 소스 전극(173)과 드레인 전극(175) 사이의 이격 부분을 제외한 반도체(154)는 소스 전극(173)과 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가질 수도 있다. 여기서 평면 모양이란 기판(110)의 법선 방향에서 보았을 때의 모양을 의미한다.
도 1 내지 도 3은 소스 전극(173)과 드레인 전극(175) 사이의 이격 부분을 제외한 반도체(154)와 소스 전극(173) 및 드레인 전극(175)은 실질적으로 동일한 평면 모양을 가지는 예를 도시한다. 이 경우 소스 전극(173) 및 드레인 전극(175)과 반도체(154)는 하프톤(halftone) 영역을 포함하는 동일한 광학 마스크를 이용한 노광 공정을 통해 형성될 수 있다.
제1 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
또한, 본 발명의 일 실시예에 따르면 에치 스토퍼(155) 위로서, 마주하고 있는 소스 전극(173) 및 드레인 전극(175) 사이의 이격된 부분 사이의 반도체(154)에 형성된 채널에 제2 게이트 전극(174)이 위치한다.
제2 게이트 전극(174)은 소스 전극(173) 및 드레인 전극(175)과는 전기적으로 이격되어 형성되어 있으나, 소스 전극(173) 및 드레인 전극(175)과 전기적으로 이격될 수 있는 한도에서 반도체(154)를 최대한 가릴 수 있도록 배치될 수 있다.
반도체(154)는 후속 공정에서 반도체(154) 상부에 위치하는 보호막(180) 등의 절연층에서 반도체(154)로 특히 수소와 같은 불순물이 확산될 수 있으며, 이러한 수소의 유입으로 인하여 문턱 전압(Vth)이 산포가 커져서 균일하게 형성되지 못할 수 있다.
에치 스토퍼(155)는 반도체(154) 상부에 위치하는 보호막(180) 등의 절연층에서 반도체(154)로 수소와 같은 불순물이 확산되는 것을 일정 수준 차단하는 역할도 할 수 있지만, 에치 스토퍼(155)만으로는 이러한 수소의 유입을 일정 수준 이상 차단하기 어려워 제2 게이트 전극(174)을 에치 스토퍼(155) 상부에 배치시켜 수소의 반도체(154)로의 유입을 더욱 효과적으로 차단하는 것이다. 수소의 반도체(154)로의 유입을 제2 게이트 전극(174) 및 에치 스토퍼(155)를 이용한 두 단계의 차단을 통해서 최종적으로 박막 트랜지스터의 문턱 전압(Vth)이 균일하게 형성되도록 할 수 있다.
제2 게이트 전극(174)은 소스 전극(173), 드레인 전극(175)과 동일한 물질로 함께 형성될 수 있으며, 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 예를 들어, 몰리브덴 합금으로 Mo-Nb, Mo-Ti가 있다. 또는 제2 게이트 전극(174), 소스 전극(173) 및 드레인 전극(175)은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 제2 게이트 전극(174), 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어 제2 게이트 전극(174), 소스 전극(173) 및 드레인 전극(175)은 Mo/ Al/ Mo, Mo/ Al, Mo/ Cu, CuMn/ Cu, Ti/ Cu 등의 다중막 구조를 가질 수 있다.
다만, 본 발명의 일 실시예에 따른 제2 게이트 전극(174)의 경우 특히, 수소의 유입을 효과적으로 차단하기 위한 것으로서 티타늄(Ti)과 같이 수소를 효과적으로 흡착 또는 차단할 수 있는 재료를 사용할 수 있다.
데이터선(171), 소스 전극(173), 제2 게이트 전극(174) 및 드레인 전극(175) 위에는 질화 규소 또는 산화 규소 따위로 만들어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175)을 드러내는 접촉 구멍(185)이 형성되어 있고, 보호막(180) 위에는 화소 전극(191)이 형성되어 있으며, 접촉 구멍(185)을 통하여 드레인 전극(175)과 연결되어 있다.
그러면 본 발명의 일 실시예에 따른 막막 트랜지스터의 제조 방법에 대하여 도 4 내지 도 9를 참고하여 상세하게 설명한다.
도 4 내지 도 9는 본 발명의 일 실시예에 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
먼저 도 4를 참고하면, 투명한 절연 기판(110) 위에 게이트 금속층(120)을 형성한다.
게이트 금속층(120)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트 금속층(120)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 게이트 금속층(120)은 Mo/ Al/ Mo, Mo/ Al, Mo/ Cu, CuMn/ Cu, Ti/ Cu 등의 다중막 구조를 가질 수 있다.
도 5에 도시한 바와 같이, 게이트 금속층(120)을 식각액을 사용하여 식각하여 제1 게이트 전극(124)을 형성하고, 제1 게이트 전극(124)을 포함한 절연 기판(110)의 전면에 게이트 절연막(140)을 형성한다.
제1 게이트 전극(124) 위에 배치되는 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 규소(SiON) 등의 절연 물질로 포함할 수 있다. 게이트 절연막(140)은 스퍼터링 방법 등을 사용하여 형성할 수 있다.
도 6에 도시한 바와 같이, 게이트 절연막(140) 위에 비정질 규소층(150), 불순물이 도핑된 비정질 규소층(160)을 차례대로 적층하고, 제1 게이트 전극(124)과 중첩되는 부분에 에치 스토퍼(155)를 적층한 후, 데이터 금속층(170)을 차례대로 적층한다.
게이트 절연막(140) 위에 위치하는 반도체(154)는 다결정 규소(polysilicon) 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
에치 스토퍼(155)의 두께는 대략 3000Å 이하일 수 있으며, 에치 스토퍼(155)는 SiOx, SiNx, SiOCx 또는 SiONx 중 적어도 어느 한 물질을 포함하는 무기막이거나, 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있으나, 이에 한정되지 않으며, 바람직하게는 수소와 같은 불순물에 의한 영향을 최소화하기 위해서는 산화 규소(SiOx)로 이루어질 수 있다.
이어서, 도 7 및 도 8에 도시한 바와 같이, 데이터 금속층(170)의 식각액을 사용하여 데이터 금속층(170)을 식각하고, 비정질 규소층(150) 및 불순물이 도핑된 비정질 규소층(160)을 식각하여 제2 게이트 전극(174), 소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175), 저항성 접촉 부재(163, 165) 및 반도체(154)를 형성한다.
이 때, 제2 게이트 전극(174)은 에치 스토퍼(155) 위로서, 마주하고 있는 소스 전극(173) 및 드레인 전극(175) 사이의 이격된 부분 사이의 반도체(154)에 형성된 채널에 위치하며, 소스 전극(173) 및 드레인 전극(175)과는 전기적으로 이격되도록 형성한다.
이어서, 도 9에 도시한 바와 같이, 제2 게이트 전극(174), 소스 전극(173), 데이터선(171), 드레인 전극(175) 및 게이트 절연막(140)을 포함한 전면에 보호막(180)을 형성한 후, 도 3에 도시한 바와 같이, 드레인 전극(175)을 노출하는 접촉 구멍(185)을 형성하고, 보호막(180) 위에 화소 전극(191)을 형성한다.
보호막(180)을 형성하는 공정에서 발생할 수 있는 수소의 반도체(154)로의 유입은 에치 스토퍼(155) 및 제2 게이트 전극(174)에 의해 효과적으로 차단될 수 있다.
그러면, 도 10 내지 도 12를 참고하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대해서 상세하게 설명한다.
도 10 내지 도 12에 나타낸 본 발명의 다른 실시예는 도 1 내지 도 3에 나타낸 실시예와 비교하여, 제2 게이트 전극(174)의 구조만을 제외하고는 실질적으로 동일한 바, 중복되는 설명은 생략한다.
도 10 내지 도 12를 참고하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제2 게이트 전극(174)은 제1 게이트 전극(124)과 게이트 절연막(140)에 형성되어 있는 개구부(186)를 통해서 상호 연결될 수 있으며, 제1 게이트 전극(124) 및 제2 게이트 전극(174)은 상호 동일한 전압을 인가 받을 수 있다.
이상과 같이 본 발명의 일실시예에 따른 박막 트랜지스터 및 그 제조 방법은, 더블 게이트 구조를 통한 수소(H)의 채널로의 유입을 방지함으로서 문턱 전압(Vth)을 균일하게 할 수 있으며, 간단한 제조 공정을 통한 박막 트랜지스터의 제조가 가능한 장점이 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
121: 게이트선
154: 반도체층 171: 데이터선
173: 소스 전극 175: 드레인 전극
124: 제1 게이트 전극 140: 게이트 절연막
155: 에치 스토퍼 180: 보호막
174: 제2 게이트 전극 185: 접촉 구멍
186: 개구부
154: 반도체층 171: 데이터선
173: 소스 전극 175: 드레인 전극
124: 제1 게이트 전극 140: 게이트 절연막
155: 에치 스토퍼 180: 보호막
174: 제2 게이트 전극 185: 접촉 구멍
186: 개구부
Claims (17)
- 기판,
상기 기판 위에 위치하는 제1 게이트 전극,
상기 게이트 전극 위에 위치하는 게이트 절연막,
상기 게이트 절연막 위에 위치하는 반도체,
상기 반도체의 채널 위에 위치하는 에치 스토퍼,
상기 반도체 위에 위치하며 상기 제1 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극, 및
상기 소스 전극 및 상기 드레인 전극과 같은 층으로서 상기 반도체의 채널에 위치하는 제2 게이트 전극을 포함하고,
상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 전기적으로 분리된 박막 트랜지스터 표시판. - 제1항에서,
상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 저항성 접촉 부재를 더 포함하는 박막 트랜지스터 표시판. - 제2항에서,
상기 반도체는 다결정 규소 또는 산화물 반도체를 포함하는 박막 트랜지스터 표시판. - 제3항에서,
상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극은 동일한 물질로 형성된 박막 트랜지스터 표시판. - 제4항에서,
상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극은 티타늄(Ti)을 포함하는 박막 트랜지스터 표시판. - 제3항에서,
상기 에치 스토퍼는 산화 규소를 포함하는 박막 트랜지스터 표시판. - 제1항에서,
상기 제2 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막 위에 위치하는 보호막, 및
상기 보호막 위에 위치하는 화소 전극을 더 포함하고,
상기 화소 전극은 상기 보호막에 형성되어 있는 접촉 구멍을 통해 상기 드레인 전극과 연결되는 박막 트랜지스터 표시판. - 제7항에서,
상기 제2 게이트 전극은 상기 게이트 절연막에 형성된 개구부를 통해 상기 제1 게이트 전극과 전기적으로 연결되어 있는 박막 트랜지스터 표시판. - 제8항에서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 전압을 인가 받는 박막 트랜지스터 표시판. - 기판 위에 제1 게이트 전극을 형성하는 단계,
상기 제1 게이트 전극 위에 게이트 절연막을 형성하는 단계,
상기 게이트 절연막 위에 반도체를 형성하는 단계,
상기 반도체의 채널 위에 에치 스토퍼를 형성하는 단계,
상기 반도체의 채널에 위치하는 제2 게이트 전극, 및 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 함께 형성하는 단계를 포함하며,
상기 제2 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 전기적으로 분리되도록 형성하는 박막 트랜지스터 표시판의 제조 방법. - 제10항에서,
상기 제2 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막 위에 보호막을 형성하는 단계, 및
상기 보호막에 형성되어 있는 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제11항에서,
상기 반도체는 다결정 규소 또는 산화물 반도체를 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제12항에서,
상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극은 동일한 물질로 형성하는 박막 트랜지스터 표시판의 제조 방법. - 제13항에서,
상기 소스 전극, 상기 드레인 전극 및 상기 제2 게이트 전극은 티타늄(Ti)을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제12항에서,
상기 에치 스토퍼는 산화 규소를 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제11항에서,
상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 저항성 접촉 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제10항에서,
상기 제1 게이트 전극에 대응되는 상기 게이트 절연막에 개구부를 형성하는 단계, 및
상기 제2 게이트 전극을 상기 개구부를 통해 상기 제1 게이트 전극과 전기적으로 연결되도록 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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