KR20130008035A - 에러 마스킹 팩터를 결정하기 위한 후방 방향 분석의 개선 - Google Patents

Abstract

본 발명은 전자 회로에서 에러의 가관측성을 결정하기 위한 방법 및 장치에 관한 것이다. 상기 방법에 있어서, 발생 에러가 분석 출력 신호들에서 편차를 야기할 수도 있는 동안의 시간 주기가 각각의 소자에 대하여 결정된다.

Description

에러 마스킹 팩터를 결정하기 위한 후방 방향 분석의 개선{IMPROVEMENTS IN BACKWARD ANALYSIS FOR DETERMINING FAULT MASKING FACTORS}

본 발명은 전자 회로에서 에러의 가관측성(obervability)을 결정하기 위한 방법 및 상기 방법의 실시를 위한 장치에 관한 것이다.

예를 들어 반도체 소자를 갖는 전자 회로, 특히 디지털 회로는 외부 영향에 노출되고, 이러한 외부 영향은 원하지 않을지라도 상기 회로의 거동을 바꿀 수 있다. 만약 예를 들어 동작 전압, 온도, 기계적 하중 등과 같은 모든 동작 매개 변수가 명시된 한계 내에 있으면, 사용자는 회로의 정확한, 에러없는 거동을 기대할 수 있을 것이다. 만약 하나 또는 복수의 매개 변수가 상기 한계 밖에 있으면, 시스템의 오동작이 관측될 수 있다.

그러나 오동작은 다른 외부적 영향들, 예를 들어 전자기 방사선 또는 예를 들어 우주 방사선, 방사성 붕괴 생성물 등과 같은 고에너지 입자들을 통해서도 야기될 수 있다. 그와 같은 방사선 영향의 빈도는 특히 상기 회로의 설치 지점(지표상의 지점, 해발 고도, 특별한 방사선원 인접)에 의존적이며 또한 상기 회로 자체의 감도에 의존적이다. 이때 상기 회로의 감도는 회로 소자의 구조적 크기가 작아질수록 현저히 증가한다는 점에 유의해야 한다.

발생 에러는 2개의 그룹으로 나뉘며, 즉 회로의 지속적 변경과 이에 따른 결함을 야기하는 영구 에러와, 상기 회로의 상태 또는 거동의 일시적 변경을 야기하는 과도 에러로 나뉜다.

상기 과도 에러는 다시 2개의 그룹으로 분할될 수 있다.

단일 이벤트 트랜션트(SET): 라인의 전압 레벨에서 단시간 장애 펄스.

단일 이벤트 업셋(SEU): 메모리 셀에서 상태나 정보의 반전 또는 변경.

특히 마이크로프로세서에 있어서 SEU의 에러 마스킹을 다루는 학술 간행물은 많다. 이와 같은 간행물들에서 "정확한 아키텍처 실행(Architectural Correct Execution)"-비트(ACE) 개념이 정의되었다. ACE-비트란 에러 발생의 경우에 시스템 출력에 영향을 미치는 모든 메모리 셀이다.

그 외에, 프로세서 내 명령어 경로에 영향을 줄 수 없는 모든 비트는 "마이크로아키텍처 Un-ACE (microarchitectural Un-ACE)"-비트라 한다. 이들 비트는 정지 상태에서 또는 아이들링 상태에서, 추론적 계산에서 그리고 예측 구조("예측기")에서 발생할 수 있다. 종종 이에서 계산되는 값들은 이용되지 않으며 그 때문에 어떤 영향도 미치지 않는다(Un-ACE).

제3 그룹으로서 정의된 "아키텍처 Un-ACE(architectural Un-ACE)"-비트는 개별 명령어의 결과에 영향을 미치지만 시스템 출력에는 영향을 미치지 않는다. 이들 비트는 NOP(NOP: No Operation) 명령어, 성능을 높이는 스테이트먼트, 예를 들어 프리페치, 예측 레지스터를 포함하는 명령어, 피연산자의 로직 마스킹 효과 그리고 소위 "동적으로 죽은 명령어(dynamically dead instructions)"에서 발생할 수 있다. 이와 같은 경우 "제1 레벨 동적으로 죽은 명령어(first-level dynamically dead instructions)" (FDD)가 분할되며, 예를 들어 제1 값의 리드가 중간에 없는 동일 어드레스에 대한 2개의 라이트 액세스와 "과도적으로 동적으로 죽은 명령어(transitively dynamically dead instructions)" TDD로 분할이 이루어지며, 이들은 각각의 측면에서 단지 FDD 또는 TDD에 의해 이용될 결과를 생산한다.

상기 내용에 대하여 2003년 IEEE 발행된 문헌[Shubhendu S. Mukherjee, Christopher Weaver, Joel Emer, Steven K. Reinhardt, Todd Austin 저, "A Systematic Methodology to Compute the Architectural Vulnerability Factors for a High-Performance Microprocessor"]이 참고가 될 것이다.

디지털 조합 회로는 결정적 거동을 특징으로 한다. 그 결과, 주어진 디지털 논리 함수 및 주어진 입력값들을 이용해 상기 출력값이 결정될 수 있음은 의심의 여지가 없다. 하나의 출력(1비트)을 갖는 논리 함수에서 입력 신호가 하나 또는 복수인 경우 과도 에러가 발생하면, 상기 입력 신호들 및 논리 함수에 의존하여 출력 신호에 에러가 발생할 수 있다. 결정된 에러가 상기 출력들 중 어느 하나에서 상기 회로가 예상 거동에서 이탈하도록 하는지, 즉 에러가 가시적인지 여부를 가관측성 또는 에러의 가관측성이라 한다. 이와 같은 경우에 유의할 점은 각각의 에러 모두가 에러 출력으로서 가시적이지는 않다는 것이며, 이는 마스킹 또는 에러 마스킹이라고 한다.

특정 에러에 대한 입력 신호들의 특정 조합의 민감도는 부울 차(boolean difference)를 이용해 결정될 수 있다. 만약 함수 입력에 대한 부울 차가 바로 1이면, 상기 입력 신호의 변경은 출력 신호의 변경을 야기한다. 만약 상기 어느 한 입력 신호의 변경이 출력 신호의 변경을 불러오면, 일반적으로 한 입력으로부터 한 출력에 이르는 감응형 경로라 부른다.

부울 함수

부울 차

각각의 입력 신호에 대한 부울 차의 결과, 특정 입력 조합 발생의 시간 성분 및 개별 신호의 에러 확률은 함께 에러 확률 또는 에러 마스킹 확률을 계산할 수 있도록 한다. 멀티스테이지 로직에 있어서 개별 스테이지들의 결과는 상관 관계를 이용해 합산되어야 한다.

이와 관련하여 2004년 IEEE발행 문헌[Ming Zhang, Naresh R. Shanbhag 저, A Soft Error Rate Analysis (SERA) Methodology], US 2007/0226572 A1호가 참고된다.

순차 회로(동기 회로 기술)의 경우에 시간 거동 역시 중요하다. 이와 같이, 각각의 더 큰 회로에서는 각각의 시점에서 상기 회로의 기능을 위해 중요하지 않은 많은 노드가 존재한다. 그러므로 시간을 따라서 에러 마스킹 효과 역시 관측될 수 있다. 발생 에러의 일부가 출력에서 가시적일 수 있다는 점이 상기 회로의 특성을 통해 억제된다. 이때 실제 발생 에러에 대한 가시적 에러의 비율은 디레이팅 팩터(Derating Factor)라 한다.

이와 같은 주제에 대해 하기의 개념들이 사용되고 있다.

타이밍 디레이팅(TD).

타이밍 디레이팅이란 한 레지스터 또는 래치로부터 다음 레지스터 또는 래치로 신호의 런타임을 통해, 즉 한 스테이지를 지나갈 때 동기 회로 설계에서 발생하는 효과이다.

2개의 저장 소자(레지스터 또는 래치) 사이의 라인(로직 경로) 및 로직 게이트를 통한 신호의 런타임 때문에, 레지스터 또는 래치에 있어서 상기 로직 경로의 초기에 발생하는 에러(SEUs)가 샘플링 시점에 상기 경로의 종단에 언제나 적시에 도달할 수 있는 것은 아니다. 이와 같은 경우에 상기 에러 역시 회로의 다음 스테이지에 전파되는 것이 아니라 오히려 마스킹된다.

동기 회로 스테이지 내에서 신호의 확산 내지 전파를 위한 초과 시간[로직 경로(tDelay)를 통한 클록 주기(tClk)-신호 런타임]은 슬랙(slack)이라 한다. 상기 로직 경로의 종단에서 저장 소자의 샘플링 시점 전에 tDelay보다 적게 발생하는, 로직 경로의 초기에 있는 저장 소자의 모든 SEU는 샘플링된 신호의 값에 영향을 미치지 않는다. 그 때문에 상기 슬랙은 클록 주기와 관련하여 타이밍 디레이팅 팩터로 간주될 수 있다.

로직 디레이팅(LD).

소위 로직 디레이팅은 회로의 전체 논리 함수 때문에 실제 에러의 수와 관련해 가시적 에러의 감소를 나타낸다. 상기 로직 디레이팅은 회로의 이용에 의존적일 뿐만 아니라 회로 자체의 아키텍처에도 의존적이다. 만약 레지스터 내용에는 에러가 있지만 내용 상태는 더 이상 계속 처리되지 않을 때면 이는, 로직 디레이팅이라 불리며, 클록 게이팅의 정보 또는 분기 예측으로부터 나온 정보가 프로세서에서 이용될 수 있다. 이와 같은 경우에 대안으로서 "소프트 에러 감도 팩터(Soft Error Sensitivity Factors)" 또는 "취약성 팩터(Vulnerability Factors)"라는 명칭도 사용된다.

이와 관련하여 2005년 IEEE발행 문헌[Hang T. Nguyen, Yoad Yagil, Norbert Seifert, Mike Reitsma 저, Chip-Level Soft Error Estimation Method]이 참고가 될 것이다.

만약 고려되는 모든 마스킹 효과가 단일 팩터 안에 집약되면, 아키텍처 취약성 팩터(Architectural Vulnerability Factor, AVF)라 한다. 이 경우, 특정 소자의 에러가 회로 출력에 영향을 미치는 확률은 기술 의존적인 기본적 에러 레이트로부터 계산되고 상기 AVF와 곱해진다.

이와 관련하여 2003년 IEEE발행 문헌[Shubhendu S. Mukherjee, Christopher Weaver, Joel Emer, Steven K. Reinhardt, Todd Austin 저, "A Systematic Methodology to Compute the Architectural Vulnerability Factors for a High-Performance Microprocessor"]이 참고가 될 것이다.

분석적 방법 외에, 회로 시뮬레이션을 통해 상기 회로 안에 에러를 제공함으로써 전체 마스킹 팩터를 결정하는 가능성도 있다. 이와 같은 경우 고정 레이트를 위해 상기 회로의 모든 출력 신호의 파형이 자극 입력(input stimuli)에 저장된다. 이는 상기 회로의 오동작에 대한 기준으로서 이용된다.

에러 인젝션에 있어서 전체 회로에 의해 그리고 전체 시뮬레이션 시간 주기에 걸쳐 확률적으로 분배되어 에러값이 회로 안에 제공된다. 에러 지점에서의 신호 파형에 개별 에러를 제공한 후에, 상기 시뮬레이션은 정기적으로 계속되며, 사전에 결정된 시간 주기에 대한 출력 벡터, 즉 모든 출력 신호들 전체가 관측된다. 상기 시간 주기 내에서 출력 벡터는 목표값으로서 에러없는 기준과 비교되어, 가능성 있는 차이들이 확인된다. 하나 이상의 가시적 에러에 있어서 상기 시뮬레이션 런(simulation run)은 에러가 있는 것으로 평가된다. 에러 지점과, 출력에서의 효과와의 관계가 저장된다.

상기 에러 인젝션은 전체 캠페인에서, 즉 다양한 에러들이 있는 많은 시뮬레이션 런에서 실시되어야 한다. 그와 같이 획득한 결과들은 이제 각각의 에러 지점을 위해 모아진다. 에러 지점마다, 상기 제공된 에러의 수에 대한 에러가 있는 시뮬레이션 런들의 수가 고려된다. 상기 비율은 하나의 신호에 대한 에러 마스킹 팩터이다.

에러 인젝션을 통한 마스킹 팩터의 결정은 매우 큰 계산 복잡성을 필요로 하는데, 시뮬레이션에 있어서 언제나 특정 에러만이 보고될 수 있기 때문이다. 에러 인젝션을 통한 상기 결과의 정확성은 시뮬레이션 런들의 수, 즉 인젝션된 에러의 수에 의존적이다. 높은 수 이상에서야, 통계적 정확성이 커진다.

종래기술 US 2005/0283950 A1호는 소위 동적으로 죽은 명령어의 추적을 통해 마이크로프로세서에서 에러의 검출 오류를 줄이는 방법에 관한 것이다. 이와 같은 경우에 주어진 명령어가 동적으로 죽은 명령어인지 여부가 테스트된다. 이와 같은 방식으로 폴스 포지티브(false positives) 역시 감소될 수 있다.

그러나 회로 동작 동안 발생하는 에러 외에도, 회로의 제조 에러 역시 검출되어야 한다. 회로 에러의 검출은 일반적으로 제조 공장에서 테스트를 통해 그리고 경우에 따라서는 회로 동작 동안 또는 회로 동작 초기에 일정한 테스트 패턴을 이용해 이루어진다. 그러나 상기 테스트 패턴을 만들 때는 어느 에러가 테스트 패턴 레이트를 통해 검출되는지를 종종 알 수 없다. 조합 기능을 갖는 집적 회로에서 임계 경로의 추적(CPT)은, 테스트 패턴 레이트의 테스트 검출율을 결정할 수 있도록 하기 위해, 여러 해전부터 실시되고 있다. CPT에 있어서 상기 부울 차를 이용해 1차 출력들에서 시작하여 1차 입력들로 이어진 감응형 경로가 계산된다. 많은 학술 간행물은 상기와 같은 방법에 있어서 특히 재수렴성 경로들의 효과도 고려한다. 이와 같은 경로들은 전형적으로는 재수렴성 그래프의 작성을 통해 그려지고 분석된다. 상기 그래프의 특정 구조 및 특성을 고려하여 셀프 마스킹 및 다중 경로 시뮬레이션 효과가 고려될 수 있다. CPT는 회로 상태를 위해 회로의 모든 감응형 경로를 결과로서 제공한다. 감응형 경로란 모든 회로 노드가 상기 감응형 경로에서 관측될 수 있음을 의미하는, 즉 에러가 출력 신호와 다른 형태로 보일 수도 있을 것이다. 이런 점으로부터, 현재 고려되는 회로 상태의 입력 신호들이 모든 감응형 경로에서 모든 회로 노드의 반대의(부정), 그 순간 인가된 디지털 신호 레벨의 고착 에러를 위한 테스트 벡터라는 (예를 들어 테스트 s-a-0에 대해 신호 레벨이 논리값 1을 및 그 반대도) 결론이 얻어질 수 있다. 그러므로 CPT는 조합 회로의 테스트 검출율(폴트 그레이딩)의 신속한 동시 결정에 이용될 수 있다. 확장을 통해 CPT는 순차 회로에도 이용될 수 있으며, 이때 어쩌면 검출가능한 에러들의 에러 리스트가 순차 소자들 안에 저장되며 전방 방향으로 전파된다. 상기 에러 리스트들이 1차 출력에 도달하면 비로소, 상기 리스트 안에 들어 있는 에러가 검출될 수 있다. 많은 에러 리스트들은 비감응형 경로에서 소거되기 때문에, 큰 계산 복잡성이 불필요해진다.

이런 맥락에서 2005년 IEEE발행 문헌[Lei Wu, D. M. H. Walker저, A Fast Algorithm for Critical Path Tracing in VLSI Digital Circuits] 및 1991년 IEEE발행 문헌[P. Menon, Y. Levendel, M. Abramovici저, SCRIPT: A Critical Path Tracing Algorithm for Synchronous Sequential Circuits]이 참고가 될 것이다.

상기 실시예들의 배경에 반하여 제1항의 특징들을 갖는 방법 및 제10항에 따른 장치가 소개되었다. 실시예들은 종속항들 및 상세한 설명에서 비롯한다.

그러므로 전자 회로에서 에러의 가관측성을 결정하는 방법이 설명된다. 이와 같은 경우에 있어서 각각의 소자에 대해, 특히 각각의 저장 소자에 대해 시간 주기가 결정되며, 상기 시간 주기 동안 발생 에러는 자유롭게 선택된 양의 회로 신호들에서 편차를 야기할 수도 있다. 자유롭게 선택된 양의 회로 신호들은 결정하려는 에러 가관측성 팩터에 대한 기준량을 의미하며, 또한 분석 출력 신호들의 양으로도 불린다. 상기 양은 임의의 1차 출력 신호들로 이루어질 수 있지만 임의의 내부 신호들로도 이루어질 수 있으며, 이들 신호들 중에서 이들 전부가 관측될 수 있다는 것을 가정한다.

소개한 상기 방법을 이용하면 이제부터는 특히, 전자 회로에서, 특히 디지털 반도체 회로에서, 예를 들어 저장 소자에 대한 에러 마스킹 팩터를 정확하게 결정할 수 있게 된다. 고려되는 에러는 예를 들어 단일 이벤트 업셋(SEU: Single-Event-Upset)을 통해 발생한다. 반도체 회로에서 마스킹 효과를 가능한 한 정확하게 검출하기 위해서는 지금까지 알려진 효과 모두를 동시에 고려해야 한다. 각각의 효과는 종래의 방법에 의해 개별적으로 검출될 수 있다. 그러나 상기 모든 결과를 취합하면 에러가 생기는데, 상기 결과들이 완전히 서로 독립적이지 않기 때문이다. 게다가 FDD 및 TDD와 같은 복합적 마스킹 효과들은 고려될 수 없거나 또는 고려하기 어려울 수도 있다. 그에 반해 지금까지 알려진 방법들은 순수하게 CPU 레지스터에 적용할 때도 제한받으므로, 일반적으로 동기 반도체 회로들에 대해 어떤 보고도 이루어질 수 없다.

또한, 상기 방법은 주어진 테스트 패턴 레이트에 대한 테스트 가능한 에러량을 (고착 에러 모델) 결정하는데 이용될 수 있다.

대안으로서 또는 보충적으로 테스트 패턴의 에러 검출율을 결정할 수도 있다.

소개한 상기 방법은 용이한 방식으로 공지된 마스킹 효과들 중 가능한 한 많은 효과를 고려하며, 특별한 방식에 의하지 않고도 상기 방법을 변형하는 경우 충분하다. 상기 방법은 FDD 및 TDD 효과들을 고려할 수 있는 가능성을 제공한다. 계산의 복잡성은 몬테카를로 시뮬레이션 또는 에러 인젝션을 이용해 마스킹 팩터를 결정하는 것보다 현저히 줄어든다. 게다가 상기 방법은 결정론적으로 실시되며, 어떠한 상관 관계도 하나 또는 복수의 저장 소자들에 의해 (예를 들어 CPU-파이프라인-스테이지) 마스킹 팩터를 결정하는데 이용되지 않는다. 유의할 점은 분석 결과가 개별 에러 모델을 이용하는 경우에만 유효하다는 것이며, 즉 언제나 하나의 에러만이 동시에 회로에서 발생하거나 또는 발생된 에러가 기능상 서로 독립적이라고 가정한다.

상기 방법의 실시는 기본적으로 2개의 단계로 분할되며, 제1 단계는 제2 단계의 준비에 이용된다. 만약 상기 회로의 거동을 이미 알고 있다면, 즉 임의의 소스의 곡선 값이 이미 존재하면, 상기 방법의 제1 단계는 건너뛸 수 있다.

제1 단계에서 상기 회로의 거동은 시뮬레이션 모델 및 회로 시뮬레이터를 이용해 모사된다. 상기 시뮬레이션 모델은 실제 하드웨어와 비교해 저장 소자 및 로직 링크와 관련하여 가능한 한 유사 구조를 가져야 할 것이다. 시뮬레이션 단계에서 개별 게이트의 시간적 지연 거동을 시뮬레이션할 필요가 없으며, 게이트 지연의 영향은 상기 분석 단계에서 다시 함께 포함될 수 있으며, 정확성의 손실을 겪지않는다. 일반적으로 거동 모델이 이용될 수 없는데, 그렇지 않으면 상기 방법의 결과가 의미있는 신뢰성을 갖지 않기 때문이다. 특히 모델들은 레지스터 전송 레벨에 적합한데, 이들이 상기 회로의 디지털 거동을 정확하게 묘사하며 동시에 상기 회로의 물리적 실행에 매우 가까이 있기 때문이다.

상기 회로의 1차 입력들은 예를 들어 테스트 패턴 레이트(테스트 벤치)로 시뮬레이션 된다. 상기 시뮬레이션의 실시는 보통의 회로 시뮬레이션과 다르지 않다. 상기 시뮬레이션 동안 전형적으로 곡선 값(시점 및 값), 모든 내부 신호들의 파형이 기록되므로, 이들의 곡선이 다시 호출될 수 있다. 시뮬레이션 단계에서 지연 시간의 생략은 일반적으로 파형 파일을 더 작아지게 하며 또한 후속 단계들의 실행 시간을 줄인다.

상기 방법의 제2 부분에서 각각의 저장 소자에 대해 시간 주기들이 결정되며, 이와 같은 시간 주기 동안 SEU는 분석 출력들에서 편차를 야기할 수도 있고, 즉 상기 회로의 분석 출력에서 에러가 가시적으로 된다.

상기 회로의 표현, 예를 들어 방향성 그래프 또는 시뮬레이션 모델은 상기 회로의 구조 및 기능을 묘사하기 위해 이용될 수 있다. 상기 표현의 회로 상태, 즉 노드들(신호들) 및 저장 소자들의 값이 이제는 상기 저장 파형을 이용해 시간적으로 역순으로 형성된다. 상기 파형의 기록의 종료에서 시작하여 기록의 초기로 상기 값들이 표현된다.

상기 회로의 표현 상태가 변하는 각각의 시점들에 대해, 이와 같은 변경을 통해 트리거된 프로세스들이 결정되어야 한다. 상기 저장 소자를 위해 이는, 상기 저장 소자의 기능에 따라 상기 저장 값 및/또는 출력 신호의 갱신 또는 수정을 야기할 수 있는 입력 신호들이 인가되는지 여부가 테스트되어야 하는 것을 의미한다. 그러나 만약 상기 시뮬레이션이 후방 방향으로 실시되면, 에지 트리거된 소자, 예를 들어 레지스터의 경우 감응형 에지 방향의 반전이 나타나는 것을 언급하지 않을 수 없다.

저장 소자에서 그와 같은 갱신이나 수정이 항상 나타날 때를 라이트 이벤트(Write-Event)라 한다. 라이트 이벤트에 있어서, 추가 싱크라고도 부르는 저장 소자의 모든 입력 신호들이 판독된다. 라이트 이벤트가 발생하는 시점, 즉 소위 라이트 이벤트 시점은 그 외 평가를 위해서도 중요하다.

시뮬레이션 단계에서 지연 시간이 고려되지 않으면, 본 발명과 관련하여 정확한 분석 결과를 얻기 위해, 상기 지점에서 라이트 이벤트 시점은 추가로 트리거 신호의 지연 시간을 이용해 수정되어야 한다. 상기 회로의 표현 속에 들어 있는 구조의 이용하에서, 라이트 이벤트를 포함하는 저장 소자로부터 소스까지 모든 입력 신호들을 역추적할 수 있다. 상기 회로의 1차 입력들 및 모든 저장 소자들이 소스로 보이지만, 순수하게 조합해서 실시되는 기능들은 아니다(로직 게이트).

상기 로직 게이트를 통해 부울 대수의 법칙을 이용하여, 그리고 실제 상태의 이용하에 소스로부터 싱크로의 감응형 경로가 결정될 수 있다. 그러나 상기 평가가 실시될 때는 방금 라이트 이벤트가 나타난 저장 소자에서만 시작한다. 각각의 저장 소자 또는 저장 정보가 감응형 경로의 초기에 있으면 감응형으로 간주된다. 감응형 경로의 초기에 있지 않은 상기 저장 소자 또는 저장 정보는 감응형으로 간주되지 않는데, 이것이 상기 입력 신호들 또는 싱크의 값에 영향을 미치지 않기 때문이다.

각각의 저장 소자는 연관 마킹이라고도 불리는 마킹 또는 변수를 받는다. 이와 같은 마킹은 현재 저장되어 있는 정보가 에러 발생시 분석 출력에서 그리고 이에 따라 분석 출력 신호에서 가시성 에러를 야기할 수도 있는지 여부(포지티브 마킹) 또는 어떤 에러도 관측될 수 없는지 여부(네거티브 마킹)를 알려준다.

만약 저장 소자에서 라이트 이벤트가 발생하고 저장 소자가 포지티브 연관 마킹을 가지면, 모든 저장 소자들에서 감응형 경로의 초기에 리드 이벤트가 생성된다. 이는, 이에 저장된 값이 추적하려는 회로부들에 의해 이용되었음을 의미한다. 만약 저장 소자에서 리드 이벤트가 생성되면 포지티브 연관 마킹을 받게 된다. 추가로 이에서 상기 리드 이벤트의 시점이 저장된다. 이에서 이미 포지티브 마킹이 있으면, 이것은 변경 없이 유지된다. 상기 연관 마킹은 라이트 이벤트에서 소거되고, 즉 네거티브 연관 마킹이 세팅된다.

만약 저장 소자에서 라이트 이벤트가 나타나고 저장 소자가 포지티브 연관 마킹을 가지므로, 하나 이상의 리드 이벤트 및 관련 시점이 발생하면, 리드 이벤트 시점 및 라이트 이벤트 시점은 감응형 시간 주기를 결정하며, 이와 같은 감응형 시간 주기 동안 상기 저장 소자는 에러 발생시 분석 출력 신호에 대한 가시적 효과를 갖는 정보를 포함하고 있다. 모든 감응형 시간 주기의 합을 통해 상기 저장 소자에 대한 전체 감응형 시간이 결정될 수 있다. 초기에 시뮬레이션된 전체 시간 주기와 관련한 합은 디레이팅 팩터로서 해석될 수 있다.

지금까지 설명한 것처럼, 상기 방법은, 소위 폴트 그레이딩을 실시하기 위해, 매우 작은 연장들을 통해 이용될 수도 있다. 임계 경로의 추적 동안, 테스트 가능한 에러는 용이하게 결정될 수 있다. 포지티브 연관 마킹을 갖는 1차 출력들 또는 레지스터에서 시작하는 임계 경로에서 모든 신호들은 상기 분석 출력 신호들에 의해서도 관측될 수 있다. 그러므로 상기 신호들 각각은 임계 경로에서, 각각의 경우 반전된 현재의 논리 레벨의 에러[Stuck-At (s-a-)]를 테스트한다. 폴트 그레이딩에 대한 지금까지 알려진 방법과의 차이점은 후방 방향 시뮬레이션의 이용에 있다. 그 때문에 경로가 관측할 수 없는 것으로 판명되면, 에러 리스트를 시간상 전방 방향으로 전파하고 경우에 따라서는 거절하는 것이 불필요하다. 상기 후방 방향 시뮬레이션에 있어서 테스트 가능한 에러가 직접 판독될 수 있으며, 이는 요구되는 계산 복잡성을 감소시킨다.

추가로 만약 타이밍 디레이팅이 고려되어야 한다면, 리드 이벤트의 발생시에 저장된 시점이 수정되어야 한다. 저장된 시점은 양적으로 해당 감응형 경로에서 신호의 지연 시간만큼 상기 방법의 실행에 따라서 증가 또는 감소한다.

시뮬레이션 시간의 종료(상기 분석의 시작)를 위해 상기 연관의 초기 상태는 상기 회로의 모든 저장 소자들에서 확정될 수 있다. 2가지 가능성 있는 변형예는 다음과 같다.

변형예 1에 있어서 모든 저장 소자는 연관성이 있으며, 이는 상기 회로의 그 외 동작에 대한 불확실성을 나중 시점에 고려한다(비관적 접근). 변형예 2에서 상기 회로의 분석 출력들만이 연관성이 있다. 이는, 상기 회로가 그 후 더 이상 이용되지 않거나 독립적 과제가 마무리되면, 근접해 있다(낙관적 접근). 양 경우의 임의의 조합들 역시 생각해 볼 수 있다.

상기 회로 시뮬레이션은 기본적으로 전방 방향으로 및/또는 후방 방향으로 실시될 수 있다. 다른 소스의 신호 파형들 역시 이용될 수 있다.

전방 방향 회로 시뮬레이션이란 일반적인 시간 순서로 자극 입력을 가지며 또한 회로 거동이 수정되지 않는 보통의 시뮬레이션을 말한다. 이러한 시뮬레이션에서 2개의 임의의 저장 소자들 사이에서, 개별적인 저장 정보 또는 회로 입력들의 마스킹 또는 감도는 상기 논리 함수를 아는 경우에 결정될 수 있다. 저장 소자 전반에 대한 마스킹 또는 감도는 결정하기 어려운데, 이 경우 순차 거동이 중요하기 때문이다. 특히 선행하는 스테이지들에 대한 어느 한 스테이지의 마스킹 효과는 데이터 종속성 때문에 결정하기 어렵다. 상기 회로 상태는 결정론적으로 시간상 전방 방향으로 전파된다.

후방 방향 회로 시뮬레이션에 있어서 상기 회로는 평상시처럼 동작하지 않는다. 이때 상기 회로 상태들은 시간적으로 반대 순서로 실행되어야 한다. 그러나 회로 함수가 사전 설정되어 있기 때문에, 자극 입력을 통해서만 상기 회로 함수를 후방 방향으로 진행시킬 수 없거나, 어느 한 회로 상태에서 시작하여 가능한 선행 회로 상태들을 결정할 수 없는데, 가능성 있는 회로 상태의 수가 시간 단계마다 폭발적으로 증가하기 때문이다. 그러므로 후방 방향 시뮬레이션에 있어서 모든 내부 노드(저장 소자 및 게이트 출력)의 값들은 상기 회로 자체를 통해 (시뮬레이션) 결정되는 것이 아니라 외부로부터 제공된다.

상기 연관 마킹은 회로에서 데이터 흐름 방향에 반하여 전파된다. 연관 마킹은 후방 방향 시뮬레이션의 초기에 고정 규정에 따라 생성된다. 그 후 상기 분석 출력들 및 분석 출력 신호들은 단일 소스가 된다.

상기 양 방법의 조합은 개별 방법 각각의 취약 지점을 상쇄시킬 수 있다. 상기 전방 방향 시뮬레이션에 있어서 과도적 마스킹 효과를 고려하기 어렵기만 하거나 전혀 고려할 수 없다. 그 대신에 회로 상태가 간단하게 결정될 수 있다. 상기 후방 방향 시뮬레이션에 있어서 상기 마스킹 효과들은 쉽게 결정될 수 있지만, 회로 상태의 결정이 어렵다. 만약 이제 모든 내부 회로 상태들이 시간 단계마다 저장되며 또한 제2 시뮬레이션 런에서 반대의 순서로 외부로부터 회로에 제공되면, 주어진 테스트 패턴 레이트를 위해 상기 마스킹 효과가 간단하고도 완전하게 결정될 수 있다.

상기 방법은 디지털 회로에서 모든 종류의 메모리에 적용될 수 있으며, 플립플롭(FlipFlop), 래치(Latch), SRAM 블록이 고려될 수 있지만 DRAM도 고려될 수 있다. 차이점들은 입력 신호들을 감시하며 또한 라이트 이벤트를 생성하는 함수에만 있다. 상기 방법에 있어서 용이한 방식으로 다양하게 많은 마스킹 효과들이 고려될 수 있다. 상기 분석 시 반드시 모든 효과를 고려해야 하는 것은 아니다. 그러므로 다른 방법들을 통해 결정된 하나 또는 복수의 마스킹 효과에 대한 결과들이 나중에 전체 결과에 포함될 수 있으며, 하나의 효과를 중복적으로 고려하지는 않는다. 획득한 결과들의 정확성 관련 손실에 의해 소자 고유의 변수들[지연 시간, 셋업 시간, 홀드 시간 및 클록-투-큐-시간(Clock-To-Q-Time),...]이 생략될 수 있다. 그러므로 상기 방법은 모든 마스킹 효과를 반드시 고려해야 하는 것은 아니다.

상기 방법 자체는 복수의 방식으로 실행될 수도 있다. 회로 시뮬레이터로서 원칙적으로 디지털 회로용 시뮬레이터 각각이 이용될 수 있다. 분석 함수들은 종래의 프로그래밍 언어를 이용하는 독립 솔루션으로서 실행될 수 있다. 그에 대한 대안으로서 하드웨어 기술 언어에 대해 프로그래밍 인터페이스(VHDL -> Interface VHPI, Verilog -> Interface PLI)가 그리고 공통 시뮬레이터에 대해 인터페이스(ModelSim SE -> Interface FLI)가 제공된다.

본 발명의 그 외 장점들 및 실시예들은 상세한 설명 및 첨부 도면들에서 제시된다.

물론, 앞서 언급하였고 하기에 설명하려는 특징들은 각각의 경우 이미 제시한 조합으로 이용될 수 있을 뿐만 아니라 다른 조합으로도 또는 단독으로도 이용될 수 있으며, 본 발명의 범위를 벗어나지 않는다.

도 1은 감응형 경로에 관한 도면이다.
도 2는 슬랙을 보여주는 신호 파형들에 관한 도면이다.
도 3은 동기 회로에서 상기 방법의 이용에 관한 도면이다.
도 4는 전방 방향 및 후방 방향 시뮬레이션에 관한 도면이다.
도 5는 시간 가중합에 관한 도면이다.

본 발명은 실시예들을 참고로 도면에 개략적으로 도시되어 있으며 또한 도면과 관련하여 상세히 설명한다.

도 1에는 입력으로부터 출력으로의 감응형 경로가 도시되어 있으며, 이와 같은 경로에서 입력 신호의 변경은 출력 신호의 변경을 야기한다.

저장 소자에 대한 예로서 레지스터로부터 감응형 경로가 어떻게 시작하는지가 도면에 개략적으로 도시되어 있다. 상기 레지스터(101 내지 106)의 출력 신호들의 할당은 감응형 경로(실선 화살표)가 연속해서 채택되도록 하기 위해 상응한 것으로 가정한다. 상기 로직 블록(201 내지 207)의 기능은 상세히 명시하지 않는다.

레지스터(107)에서 시작하여, 감응형 경로들은 로직 게이트(207, 206, 203)에 의해 레지스터(104)에 이르고 또한 로직 게이트(207, 206, 204)에 의해 레지스터(105와 106)에 이른다. 어떤 감응형 경로도 레지스터(101)에는 이르지 않는다. 레지스터(102와 103)는 특별한 구조를 갖는다. 양 레지스터는 재수렴성 경로의 시작이 된다. 2가지 가능성 있는 상황들이 도시되어 있다. 205로부터 201 또는 202를 지나 102에 이르는 양 경로(점선)는 다중 경로 상황이 가능한 예이다. 만약 에러가 102에서 발생하면, 상기 에러는 재수렴성 구조 때문에 205에서 다중 에러를 야기할 수도 있다. 205의 개별 입력 각각이 감응하지 않은 것으로 평가될지라도, 다중 에러의 경우에 있어서는 다중 에러가 어쩌면 207로 더욱 전파될 수 있을 것이다.

207로부터 게이트(202, 203, 205, 206)를 지나는 양 경로(실선)는 에러 셀프 마스킹의 예이다. 만약 에러가 103에서 발생하면 도면에 도시한 양 경로를 지나 207로 전파할 수 있다. 이에서 에러가 감응형 입력에 있을지라도, 상기 에러는 에러가 있는 제2 입력 신호와 관련하여 출력 신호의 변경을 야기하지 않는다. 에러는 스스로 마스킹한다.

테스트할 수 있는 에러의 양을 결정할 수 있도록 하기 위해, 상기 지점에서 포지티브 연관 마킹을 갖는 레지스터에서 시작하는 감응형 경로를 추적할 때 추가 기능이 상기 분석시에 실행되어야 한다. 상기 감응형 경로의 일부인 각각의 신호 레벨이 판독되어야 한다. 고려되는 상기 신호는 감응형 경로의 일부이며 또한 조합 경로의 단부에서 레지스터가 포지티브 연관 마킹을 가지기 때문에, 상기 신호의 현재 로직 레벨이 1차 출력에서 관측될 수 있다. 그러므로 감응형 경로에서 신호마다 고착 에러가 테스트될 수 있으며, 이와 같은 고착 에러는 현재의 반전 신호 레벨에 상응하는 에러 신호 레벨을 수용한다.

아직 탐색되지 않은 테스트 가능한 에러의 경우에 엔트리가 글로벌 에러 리스트에 첨가된다.

도 2에는 신호 파형들이 도시되어 있다. 상기 파형들은 상기 슬랙이 클록 주기에 대한 비율에서 타이밍 디레이팅 팩터로 간주될 수도 있음을 나타내고 있다.

도면에 도시된 2개의 저장 소자 또는 레지스터(400 및 402)가 반드시 동일 신호로 트리거되는 것은 아니다. 이와 같은 경우에 공통의 클록 신호(CLK 404)가 이용된다. 상기 분석 출력 신호(S1 406)의 파형들은 제1 레지스터(400)의 출력에서, 상기 분석 출력 신호(S2 408)의 파형들은 지연 부재(410) 뒤에서, 분석 출력 신호(S3 412)의 파형들은 제2 레지스터(402)의 출력에서 도시되어 있다.

일반적으로 상기 양 소자들의 유사한 트리거 시점들(tDiff) 사이의 시간차가 이용된다. 양 소자들 사이의 신호 런타임(run time)은 이제 tDiff와 함께, 상기 회로의 다른 부분들에 에러가 전파될 수 있도록, 선행 소자에서 에러가 발생했음에 틀림없는 잔여 시간 주기를 결정하게 된다. 상기 잔여 시간 주기는 슬랙이라 한다. tDiff에 대한 슬랙의 비율은 타이밍 디레이팅 팩터로 해석될 수 있다.

마스킹 윈도우(414)는 빗금 쳐져 있다. 마스킹 윈도우 밖에서 발생하는 에러는 출력에서 검출될 수 있다.

도 3에서 예를 들어 동기 회로에 대한 상기 방법의 적용예가 도시되어 있다. 이때 블록(200 내지 204)의 기능들은 더욱 규정되지 않는다. 그러나 각각의 기능 블록의 입력 값들이 할당되면 예를 든 것처럼 채택된 감응형 경로(굵은 실선)를 수반하는 것으로 가정한다.

상기 시점에 연관성이 있는 것으로 간주되는 레지스터(108과 109)에서의 회로 출력에서 시작하여, 선행 단계의 레지스터의 연관성이 추론될 수 있다. 상기 레지스터(108)로부터 논리 소자(203)를 통해 [연결(310과 315)에 의해] 레지스터(104)로 가는 경로와 [연결(311과 315)에 의해] 레지스터(105)로 가는 경로가 존재한다. 상기 레지스터(109)로부터 논리 소자(204)를 통해 [연결(312와 316)에 의해] 레지스터(105)로 가는 경로, [연결(313과 316)에 의해] 레지스터(106)로 가는 경로 및 [연결(314와 316)에 의해] 레지스터(107)로 가는 경로가 존재한다.

시점[tClk * (n - 1 )]에서 레지스터(104, 105, 106, 107)는 출력 레지스터(108과 109)에 대한 감응형 경로가 얻는 값들을 저장하였다고 가정한다. 상기 논리 소자(204)의 논리 함수와 회로 상태 때문에 레지스터(106)로부터 레지스터(109)로의 감응형 경로가 존재하지 않는다. 그러므로 상기 레지스터(106)의 값은 회로 출력에 영향을 미치지 않는다. 레지스터(105)로부터 2개의 감응형 경로가 출발한다. 그러나 그 때문에 이는 다른 레지스터들처럼 감응형은 아니다. 상기 레지스터를 연관성 있는 것으로 마킹하는데는 전술한 감응형 송신 경로만으로 충분하다.

상기 레지스터(100 내지 103)에서 시작하여, 논리 소자(200 내지 202)를 통해 레지스터(104 내지 107)로 이어지는 경로(300 내지 309)가 존재한다. 이제부터 가정하는 것은 시점[t tClk * (n - 2)]에 상기 레지스터(100 내지 103)는 레지스터(104, 105, 107)로 이어지는 감응형 경로로 유도되는 값들을 저장하였다는 것이다. 레지스터(102)로부터 305를 거쳐 논리 소자(202)를 지나 309를 거쳐 레지스터(107)로 이어지는 감응형 경로는 존재하지 않으며 레지스터(102)로부터 304를 거쳐 논리 소자(201)를 지나 308을 거쳐 레지스터(106)로 이어지는 경로는 감응형이지만 레지스터(106)가 연관성 있는 것으로 마킹되지 않은 후에는, 레지스터(102) 역시 연관 마킹을 받지 못한다. (연관성 없는 것으로 마킹된) 레지스터(106)로 감응형 경로가 계속될 수 있지만, 상기 연관성은 상기 경로에 의해 전파되지 않는다.

만약 에러 마스킹이 전방 방향으로만 관찰되면, 이 예에서 레지스터(102)는 실수로 연관성 있는 것으로 간주될지도 모르는데, 나중 시점들의 정보가 없기 때문이다.

분석하려는 회로에 대하여 상기 분석의 초기에 그래프 구조가 작성된다. 상기 디지털 반도체 회로는 방향성 그래프(G)를 통해 표현된다.

G = (N,V,N × V)

상기 노드(N)의 양은 4개 서브셋의 결합으로 이루어진다.

- 레지스터의 양 (R) (레지스터)

- 조합 거동을 갖는 회로 함수의 양 (L) (로직)

- 입력 신호없이 발생된 (예를 들어 상수, 특수한 HW-신호) 신호들의 양 (I) (독립)

- 회로의 입력 및 출력의 양 (E) (환경)

상기 양(N)으로부터의 각각의 노드는 다른 노드/객체와의 링크에 관한 정보를 담고 있는 객체에 상응한다. 상기 링크 정보 외에도 상기 객체는 (로직 블록 또는 레지스터로서의 기능에서) 상기 객체에 대한 액세스에 관한 정보를 갖는 변수 및 리스트를 포함하고 있다.

상기 회로의 거동 분석은 후방 방향 시뮬레이션 동안 이루어진다. 레지스터 출력에서 특정 신호 조합을 검출하는 고유의 프로세스가 생성된다. 만약 적절한 상태가 검출되면, 그로부터 결과적으로 해당 객체에 대한 분석 기능이 호출된다. 상기 분석은 2개 부분으로, 즉 정보원을 위한 부분과 정보 싱크를 위한 부분으로 나뉜다.

제1 부분으로서 상기 레지스터의 트리거를 위해 하나의 기능이 실행된다. 현재 시뮬레이션 시간은 상기 레지스터에 대한 라이트 액세스를 위한 시점으로서 이용된다. 시뮬레이션 데이터의 생성 시에 지연 시간이 이용되지 않으면, 상기 지점에서 지연의 영향이 라이트 액세스의 시점 수정을 통해 고려될 수 있다. 상기 후방 방향 시뮬레이션에 있어서 한 레지스터에 대한 라이트 액세스(write access) 및 리드 액세스(read access)의 기본적인 순서 역시 교환되고, 즉 레지스터 내용이 먼저 판독되거나 소비된 후, 레지스터 내용이 기록되거나 만들어진다. 상기 레지스터 내용에 대한 리드 액세스는 여러 번 이루어질 수 있으며, 라이트 액세스는 한번만 이루어지며 또한 상기 후방 방향 시뮬레이션에 있어서 레지스터 내용의 수명을 종료시킨다. 라이트 액세스가 이루어지면, 상기 레지스터의 연관 시간은 가장 오랫동안 뒤에 있는 리드 액세스와 라이트 액세스의 시점 차이만큼 증가한다. 이미 과거 속에 있는 모든 리드 액세스는 라이트 액세스가 후속하면 더 이상 고려되지 않는다. 만약 라이트 액세스에 대한 리드 액세스가 존재하지 않으면, 연관 시간 역시 증가하지 않는다. 만약 라이트 액세스에 대한 하나 이상의 리드 액세스가 존재하면, 상기 레지스터 내용이 연관성 있는 것으로 간주된다.

상기 분석 단계에서 상기 회로 지연들은 순수하게 산술적으로도 상기 분석 결과에 영향을 미칠 수 있다. 그러므로 2가지 변형예가 존재한다.

- 지연들이 있는 시뮬레이션, 지연들이 있는 분석

- 지연 없는 시뮬레이션, 상기 분석에 있어서 지연들의 컴퓨터에 의한 통합

양 변형예는 정확하게 동일한 결과를 제공하지만, 제2 변형예는 실행 속도에 있어서 그리고 시뮬레이션 데이터의 데이터 크기에 있어서 여러 장점들을 제공한다.

도 4에서 전방 방향 시뮬레이션(도 4b) 및 후방 방향 시뮬레이션(도 4c)이 도시되어 있다.

도 4에는 전자 회로(503)의 2개의 저장 소자 또는 레지스터(500 및 502)의 라이트 액세스와 리드 액세스 사이 관계가 도시되어 있다. 또한, 지연 부재(506)가 제공되어 있다.

반드시 공통적일 필요는 없는 공통의 클록 신호(CLK 504), 선행 레지스터(500) [중앙 선, 라이트 이벤트를 위한 하향 화살표(508), 리드 이벤트를 위한 상향 화살표(510)] 및 후속 레지스터(502) [하측 선, 라이트 이벤트를 위한 하향 화살표(512), 리드 이벤트를 위한 상향 화살표(514)]를 위한, 상기 공통의 클록 신호로부터 결과한 트리거 시점들이 도시되어 있으며, 이들 역시 반드시 동시에 존재할 필요는 없다.

상기 클록 에지의 시점에 대하여 선행 레지스터(500)의 라이트 이벤트 시점의 시프트는 레지스터의 설계 관련 변수(셋업 시간, 홀딩 시간, 클록-투-큐 시간)뿐만 아니라 상기 시뮬레이션 단계에서 지연 시간들의 영향 결여도 고려한다. 이는 시프트(522) 안에 통합된다. 상기 클록 에지의 시점에 대한 리드 이벤트 시점의 시프트는 상기 레지스터의 설계 관련 변수 및 상기 레지스터들 사이에 있는 다른 게이트와 라인의 지연 역시 고려한다. 상기 시프트의 변수는 방향/부호에 매여 있지 않으며, 그 크기는 양의 방향뿐만 아니라 음의 방향으로도 이루어질 수 있다. 도 4b에서 전방 방향 시뮬레이션의 경우 조건들이 도시되고, 도 4c에는 후방 방향 시뮬레이션의 경우 조건들이 도시되어 있다. 특히 지연 부재(506)를 통한 리드 이벤트 시점의 시프트는 양방향 화살표(520)로 표시되어 있다.

두 번째 부분에서 감응형 경로 및 소스 레지스터가 결정된다. 상기 분석을 트리거한 레지스터에서 시작하여, 상기 링크 정보를 이용해 선행 로직 블록 및 레지스터가 조사된다. 그러나 이는 레지스터 내용이 연관성 있는 것으로 간주되는(과도 효과) 경우에만 이루어진다. 비연관 레지스터 내용은 구동 레지스터의 완전한 마스킹을 수반한다. 연관 레지스터 내용에 있어서 라이트 이벤트 시간은 리드 이벤트 시간으로서 이용되며, 매개 변수로서 조사하려는 객체에 도달한다. 재귀적 기법에서 2가지 경우가 다루어질 수 있다.

상기 선행 객체가 레지스터이면, 상기 경로는 소스까지 완전히 추적된다. 상기 재귀가 이 경우 상기 경로에 대해 종료된다. 상기 레지스터에서 리드 액세스의 시점이 추가 처리를 위해 저장된다.

만약 선행 객체가 조합 블록이면, 이러한 경로는 아직 완전히 조사되지 않는다. 상기 입력 신호들에 의존하고 상기 블록의 논리 함수에 의존하여 감응형 경로의 그 외 파형이 상기 회로를 통해 결정될 수 있다. 이에 관해 논리 함수를 통한 에러 마스킹이 참고가 된다. 상기 감응형 경로들 상에서 직전 선행자인 객체는 다음 분석 단계에서 마찬가지로 지원을 받아야 한다. 상기 감응형 경로는 계속 추적되고, 상기 리드 이벤트 시간은 상기 라인들의 지연 및 방금 고려된 블록의 논리 함수의 런타임 만큼 증가되어 수정된 매개 변수로서 계속 통과한다.

모든 소스 레지스터가 감응형 경로에 의해 탐색될 때까지, 상기 프로세스는 반복된다.

상기 회로의 시간 거동은 상기 분석 결과에 큰 영향을 미친다. 타이밍 디레이팅을 고려하기 위해 각각의 객체에 대한 지연값 또는 딜레이 값이 필요하다. 상기 지연값은 일반적으로는 라이브러리로부터 얻을 수 있거나 또는 통계적 타이밍 분석을 통해 생성된다. 상기 회로를 분석하기 위한 그래프 구조 생성시, 타이밍 매개 변수가 판독되며 또한 다른 객체와의 링크 각각에 할당된다.

상기 시뮬레이션 동안, 만약 선행 객체가 조사되면, 리드 액세스의 시점을 상응하게 수정하기 위해, 상기 특정 경로의 딜레이가 고려되어야 하며, 타이밍 디레이팅에 비할 만하다.

전방 방향 시뮬레이션으로부터 상기 회로의 기존 신호 파형 또는 다른 소스들의 기존 신호 파형들은 시간적으로 반대의 순서로 상기 회로의 표현 속에 제공될 수 있다. 그러나 개별적인 신호값-변화량들 사이 시간 거리들은 변함이 없이 유지된다. 내부 노드의 신호값들은 앞서 기록된 신호값들로 채워진다.

그러나 분석-기능의 기존 프로세스는 통상의 방식으로 계속 진행된다. 즉 만약 상응하는 조건들이 충족되면(입력 신호-조합들), 상기 분석을 맡은 프로세스들이 트리거된다.

상기 분석-방법에 의해 능동적으로 실시되어야 하는 유일한 과정은 기록된 값들을 갖는 회로의 연속 시뮬레이션이다. 상기 분석-프로세스의 활성화는 시뮬레이션된 신호들의 변경을 통해 간접적으로 야기되며, 에지 제어에 의한 프로세스가 각각 반대 방향의 에지에 반응할 수밖에 없다. 이에 대해 도 4를 참고할 수 있으며, 도 4에서 예를 들어 레지스터는 포지티브 클록 에지를 트리거하며 -> 후방 방향 시뮬레이션에 있어서 분석 프로세스는 네거티브 클록 에지를 트리거한다. 상기 시뮬레이션은 상기 기록된 값들의 초기에 도달할 때까지 실시된다.

레지스터 출력의 연관 시간의 성분을 결정하기 위해, 시뮬레이션 동안 모든 라이트 액세스가 평가되어야 한다. 대응하는 라이트 액세스 및 리드 액세스의 차이들의 합은 전체 연관 시간을 형성한다.

상기 회로 시뮬레이션에 있어서 상이한 레지스터에 대한 복수의 라이트 액세스가 정확하게 동일 시점에 나타나는 것이 발생할 수 있다. 분석 소프트웨어의 순차 구조 때문에 분석 기능들은 반드시 규정되지는 않은 순서로 실시된다. 그러나 상기 순서는 분석 결과에 영향을 미치지 않는다. (후속 레지스터로부터) 리드 이벤트가 생성되는 시점은 상기 레지스터의 라이트 이벤트의 생성보다 각각의 경우에서 더 이르다(보통 클록 신호를 갖는 회로들에 있어서 약 하나의 클록 주기). 라이트 이벤트의 경우에 과거에 있었던 리드 이벤트만이 고려된다. 순서가 규정되지 않았기 때문에 레지스터에 리드 이벤트 역시 등록될 수 있으며, 상기 리드 이벤트는 미래에 있을 것이고(라이트 이벤트 때문에 t리드 이벤트=tNow + tDelay > tNow), 즉 다음 라이트 이벤트의 평가시에 이용되어야 한다.

정확한 분석 결과를 얻기 위해, 적절하게 동작하는 회로가 통계적 타이밍-분석과 관련하여 전제된다.

상기 방법의 실시는 상기 회로의 각각의 레지스터를 위해 개별적으로 감도의 평가를 제공한다. 상기 방법의 특성들을 통해 과도 마스킹 효과가 원하는 만큼의 수를 갖는 레지스터 단계에 의해 고려될 수 있다.

가장 용이하고 가장 피상적인 평가가 전체 시뮬레이션 시간에 대한 연관 시간의 비율을 통해서도 이루어진다. 상기 비율은 재차 상기 회로의 전체 기능의 고려하에서, 시간적으로 균등 분배되어 발생하는 에러 중 어떤 성분이 분석 출력들에서 볼 수 있는 지를 반영한다.

또한, 상기 레지스터의 감응 시간 주기의 지속 시간 및 빈도에 관한 통계가 작성될 수 있다. 그러므로 어쩌면 적합한 조치들이 에러 레이트를 줄이기 위해 선택될 수 있다.

기본적으로 상기 분석은 가능성 있는 디지털 동기 회로 각각을 분석할 수 있다. 이를 위해 대표성 있는 테스트 패턴 레이트가 필요하다. 일반적으로 이는 회로의 전형적인 적용예이다. 상기 분석은 개별 에러 모델의 채택에 근거하고, 즉 시간적으로 그리고 공간적으로 인접하는 복수의 에러들의 효과가 고려되지 않는다.

상기 개별 에러의 채텍은 재수렴성 회로 구조와 충돌한다. 재수렴성 회로 부의 시작점 앞에 또는 시작점에서 나타나는 모든 에러가 복수의 이상 신호들로서 수렴점에서 반영될 수 있다. 그러나 마스킹된 경로를 결정하는 경우 개별 에러 또는 독립적 신호들만이 채택된다.

세분된 세밀한 연관 마킹의 이용 및 생성을 통해, 즉 "연관", "비연관", "셀프 마스킹 의심" 및 "다중 경로 시뮬레이션 의심" 단계들이 존재하며, 재수렴성 회로부들에서 수렴점의 식별과 함께, 재수렴성 구조의 효과를 고려할 수 있다.

그러나 추가의 전제 조건은 재수렴성 경로의 신호들의 동시 발생이기도 하다. 동기 회로에 있어서 예를 들어 재수렴성 회로부의 상이한 경로들에서 상이한 수의 레지스터 단계들이 재수렴점에서 종속적 정보들의 동시 발생을 억제할 수 있다. 상기 분석의 에러는, 만약 종속적 정보들이 동시에 재수렴점에서 처리되는 경우에만, 발생한다.

후방 방향 시뮬레이션 및 분석에 있어서 에러 마스킹은 상기 회로의 분석 출력들로부터 회로의 입력으로 추적된다. 재수렴성 경로의 수렴점을 나타내는 로직 블록에서 마스킹된 경로가 계산된다. 재수렴성 경로에서 비롯하는 상기 로직 블록의 입력 신호들은 연관성으로 볼 수 있을 뿐만 아니라 비연관성으로 고려될 수도 있다. 비연관성으로 고려되는 신호 경로에서는 연관 마킹 역시 재수렴성 경로의 시작점의 방향으로 전파되지 않는다. 이와 같은 시작점에서 모든 입력 연관 마킹이 수집되고(논리 합), 만약 마킹이 없으면, 상기 회로부 역시 재수렴의 시작점 앞에서 비연관성 인 것으로 고려된다. 상기 회로의 시작점부터 상기 분석 결과는 상기 분석에 따르면 반드시 정확한 것은 아니다.

도 5에는 시간 가중합이 도시되어 있다.

에러 마스킹 팩터는 에러 중 어느 성분이 상기 시스템 출력의 가시적 변경을 야기하는지에 대한 통계적 평균값이다. 그러나 에러 마스킹 자체는 본래 이산적이며, 즉 에러는 억제 또는 비억제된다. 그러므로 이산값(1 또는 0, 에러 마스킹 활성 또는 비활성)을 갖는 시간 영역의 순서를 연속값으로 변환하는 것은, 물론 시간 가중합(시간을 따른 에러 마스킹의 적분)을 통해 이루어진다. 이는 시간적으로 균등하게 분배되어 발생하는 에러의 채택에 부합한다. 에러 마스킹 팩터는 전체 고려 시간에 대한 비율에서 모든 감응형 시간 영역들의 길이들의 합으로부터 계산된 결과이다. 도 5에서 예시적으로 상이한 신호들의 감응형 시간 영역들(빗금친 블록)의 4개의 파형(600, 602, 604 및 606)이 도시되어 있다. 이를 위해 에러 마스킹 팩터 결과가 상기 감응형 시간 영역들의 도시된 파형들 옆 우측에 도시되어 있다.

소개한 방법은 소프트웨어 툴에서 이용될 수 있으며, 전자 회로들의 동작의 안전성이 상기 소프트웨어 툴을 이용해 조사된다. 상기 툴을 이용해 원칙적으로 모든 디지털 전자 회로들이 조사될 수 있다. 획득한 결과는 안전 관련 시스템에 있어서 신뢰성의 증거로 이용될 수 있다. 유의할 점은 복합 시스템에 있어서 그와 같은 자동화된 방법이 유용하며 최고도의 정밀성을 갖는 고려를 가능하게 한다는 것이다.

소개한 방법의 결과는 조사되는 회로의 개선에도 이용될 수 있다. 아직 개발 단계에 있는 시스템은 취약 지점에서 에러 레이트와 관련하여 조사받을 수 있다. 경우에 따라서는 상기 취약 지점이 설계 변경을 통해 억제될 수 있다.

만약 상기 방법이 테스트 검출율의 결정에 이용되면, 글로벌 에러 리스트는 상기 방법의 종료 후, 고려되는 테스트 패턴 레이트에 대한 테스트 가능한 모든 에러를 포함한다. 테스트 가능한 모든 에러가 그로부터 획득될 수 있으며, 테스트될 수 없는 에러의 양은 고려되는 회로의 가능성 있는 전체 에러 양과 관련하여 상보적 관계의 양이다.

Claims (10)

1. 전자 회로(503)에서 에러의 가관측성을 결정하기 위한 방법으로서, 각각의 소자(400, 402, 500, 502)를 위해, 발생 에러가 분석 출력 신호(406, 408, 412)에서 편차를 야기할 수도 있는 시간 주기가 결정되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
2. 제1항에 있어서, 제1 단계로서 시뮬레이션 단계에서 전자 회로(503)의 거동이 시뮬레이션 모델 및 회로 시뮬레이터를 이용해 모사되며, 제2 단계로서 분석 단계에서 각각의 소자(400, 402, 500, 502)를 위해, 발생 에러가 분석 출력 신호(406, 408, 412)에서 편차를 야기할 수도 있는 시간 주기가 결정되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
3. 제2항에 있어서, 시뮬레이션 단계에서는 상기 분석 단계에서 고려되는 지연들이 이용되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
4. 제2항에 있어서, 상기 시뮬레이션 단계에서는 지연들이 전혀 이용되지 않고, 분석 단계에서는 상기 지연들의, 컴퓨터에 의한 통합이 이루어지는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 회로 시뮬레이션이 전방 방향으로 실시되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
6. 제1항 내지 제4항 중 어느 한 항에 있어서, 회로 시뮬레이션이 후방 방향으로 실시되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서, 모든 소자(400, 402, 500, 502)에 있어서 시뮬레이션 시간의 종료를 위한 연관성의 초기 상태가 정해지는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
8. 제1항 내지 제7항 중 어느 한 항에 있어서, 소자(400, 402, 500, 502)를 위한 에러 마스킹 팩터의 결정을 위해 전자 회로(503)에서 이용되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
9. 제1항 내지 제8항 중 어느 한 항에 있어서, 테스트 패턴의 에러 검출율의 결정에 이용되는, 전자 회로에서 에러의 가관측성을 결정하기 위한 방법.
10. 전자 회로(503)에서 에러 가관측성을 결정하기 위한, 특히 제1항 내지 제9항 중 어느 한 항의 특징들을 포함하는 방법의 실시를 위한 장치.

Images