KR20120120038A - 모스 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
선택적으로 형성된 채널 영역을 갖는 모스 디바이스와 그 제조방법이 제공된다. 이러한 방법은 반도체 기판의 표면 위에 게이트 영역을 정의하는 마스크를 형성하는 단계를 포함한다. 게이트 영역에 정렬되는 소스 및 드레인 영역이 반도체 기판 내에 형성되며 그리고 강화된 도핑의 표면-아래 불순물 영역이 상기 마스크를 도핑 마스크로 이용하여 반도체 기판 내에 형성된다. 이후, 상기 마스크를 게이트 정렬 마스크로 이용하여 게이트 영역에 정렬되는 게이트 전극이 반도체 기판 위에 형성된다.
Description
일반적으로, 본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이며, 좀더 상세하게는, 선택적으로 형성된 채널 영역을 구비한 모스(MOS) 반도체 디바이스 및 이러한 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
오늘날, 대부분의 집적회로(IC)들은, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 혹은 간단히 모스(MOS) 트랜지스터라 지칭되는 복수개의 상호연결된 전계 효과 트랜지스터(FET)를 이용하여 구현된다. 하나의 모스 트랜지스터는 제어 전극으로서 게이트 전극을 포함하며 그리고 간격을 두고 떨어져 있으며 반도체 기판 내에 형성된 소스 및 드레인 영역을 포함하는바, 소스 영역과 드레인 영역 사이에서는 전류가 흐를 수 있다. 게이트 전극에 인가되는 제어 전압은 소스 영역 및 드레인 영역 사이의 채널을 통한 전류의 흐름을 제어한다.
집적회로의 제조는 수 많은 난제에 직면하고 있다. 집적회로(IC)로 구현되는 기능들이 점점 더 복잡해짐에 따라, 더 많은 모스 트랜지스터들이 집적회로 칩 상에 통합되어야만 한다. 집적회로는 점점 더 복잡해질 뿐만 아니라 점점 더 고속의 집적회로가 요구되는 경향이 있다. 즉, 집적회로의 스위칭 속도를 감소시키고자 하는 경향이 존재한다.
IC 상의 트랜지스터들의 개수가 증가함에 따라, 개별 트랜지스터 각각의 사이즈를 감소시킬 필요가 있으며 따라서 트랜지스터를 구성하는 구성요소들의 사이즈를 감소시킬 필요가 있다. 모스 트랜지스터의 사이즈를 감소시키는 것은, 소스 영역과 드레인 영역 사이의 간격을 축소시킬 것을 요구하지만, 소스-드레인 간격을 축소시키는 것은, 펀치 쓰루 브레이크다운(punch through breakdown) 뿐만 아니라 단채널 효과에 관련된 여러 문제점들을 야기할 수 있다. 이러한 문제점들에 대한 전형적인 해결책들은 단채널 효과에 대항하기 위한 할로 임플란트(halo implant)와 그리고 펀치 쓰루를 방지하기 위하여 채널과 기판 웰의 도핑을 증가시키기 위한 펀치 쓰루 임플란트를 포함한다. 하지만, 이러한 해결책들은 다른 문제점들을 야기한다.
접합 캐패시턴스(junction capacitance) 즉, 소스-기판 접합과 특히, 드레인-기판 접합의 캐패시턴스는 IC의 속도에 큰 영향을 미치는데, 이는 스위칭 동작 동안에 이들 캐패시턴스들이 충전 혹은 방전되어야만 하기 때문이다. 접합 캐패시턴스는, 접합의 어느 일측 상의 물질의 불순물 도핑을 증가시킴에 의해서 증가된다. 전형적인 할로 임플란트, 임계전압 조절용 임플란트, 그리고 펀치 쓰루 임플란트는 기판 웰 및 채널에서 불순물 도핑을 증가시키며, 따라서 접합 캐패시턴스를 증가시키고 그리고 스위칭 속도에 악영향을 끼친다.
고려되는 접근법들 중 하나는, 펀치 쓰루 임플란트의 도즈를 증가시키고 그리고 채널 영역에서 상기 임플란트를 더 깊숙히 위치시킴에 의해서 접합 캐패시턴스를 감소시키도록 기판 웰에서 불순물 도핑 농도를 낮추는 것이었다. 하지만, 통상적인 모스(MOS) 공정에서, 임계전압 조절용 임플란트와 펀치 쓰루 임플란트는 채널 영역 및 소스/드레인 영역들을 포함하는 트랜지스터의 전체 활성 영역에 대해 적용된다. 따라서, 펀치 쓰루 임플란트를 채널 영역에서 더 깊숙히 위치시키는 것은, 상기 임플란트를 소스 및 드레인 영역 아래에 사실상 위치시키게 되며, 이는 접합 캐패시턴스를 감소시키는 것이 아니라 증가시킨다. 따라서, 이러한 해결책은 유효한 해결책이 아니다.
접합 캐패시턴스 문제 이외에도, 소스/드레인 확장부 영역 아래의 증가된 도핑 농도는, 증가된 밴드간 누설 전류(band-band leakage current)(혹은, 게이트 유발 드레인 누설 혹은 GIDL 이라고 지칭됨)를 야기한다. 이러한 누설 전류는, 그 아래로는 누설 전류가 더 이상 감소될 수 없는 바닥(floor)을 확립하며, 따라서 이러한 누설 전류는 소정 기법의 정적 전력 소모 및 그 기법에 기초하여 만들어진 디바이스들의 정적 전력 소모를 확립한다. 누설전류를 감소시키기 위해서는, 소스/드레인 확장부 영역 아래의 펀치 쓰루 혹은 할로 도핑을 증가시킴이 없이, 디바이스의 단채널 특성들을 개선해야만 한다.
따라서, 집적회로의 스위칭 속도에 악영향을 미치지 않으면서, 모스 트랜지스터의 소스-드레인 간격이 감소된 집적회로의 제조 방법을 제공할 필요가 존재한다. 또한, 집적회로 구현에 필요한 스위칭 속도를 확보할 수 있는 모스 트랜지스터를 제공하는 것이 바람직하다. 또한, 최소한의 할로 혹은 소스 드레인 도핑만으로도 양호한 단채널 제어성을 가지며, 그리고 낮은 접합 캐패시턴스와 낮은 밴드간 누설전류를 갖는 모스 트랜지스터 및 그 제조방법을 제공하는 것이 바람직하다. 더 나아가, 본 발명의 바람직한 다른 장점들 및 다른 피처들은, 첨부된 도면들 및 전술한 바와 같은 배경 기술을 감안하여 다음의 상세한 설명과 청구범위로부터 명백해질 것이다.
본 발명의 일실시예에 따르면 모스 디바이스를 제조하기 위한 방법이 제공되는바 상기 방법은, 반도체 기판의 표면 위에 더미 게이트 물질층을 증착하고 그리고 상기 더미 게이트 물질층을 패터닝하여 더미 게이트를 형성하는 단계를 포함한다. 서로 이격된(spaced apart) 소스 및 드레인 영역들이 상기 더미 게이트에 정렬되어 주입되며 그리고 반도체 기판과 더미 게이트 위에 갭필(gap fill) 물질이 증착된다. 갭필 물질의 일부분이 제거되어 상기 더미 게이트의 최상부 표면을 노출시키며 그리고 상기 더미 게이트가 제거되어 갭필 물질을 통해 연장되는 리세스를 형성한다. 서로 이격된 소스 및 드레인 영역들 사이에 불순물이 도핑된 채널 영역을 형성하도록, 상기 리세스를 통하여 그리고 상기 반도체 기판 안으로 전도도 결정 이온들(conductivity determining ions)이 주입된다. 상기 불순물이 도핑된 채널 영역 위의 상기 반도체 기판의 표면의 일부분이 노출되며 그리고 상기 표면의 상기 일부분 위에 게이트 절연체와 게이트 전극이 형성된다.
본 발명의 다른 실시예에 따르면 모스 디바이스를 제조하기 위한 방법이 제공되는바 상기 방법은, 반도체 기판의 표면 위에 게이트 영역을 정의하는 마스크를 형성하는 단계를 포함한다. 소스 및 드레인 영역들이 상기 게이트 영역에 정렬되어 반도체 기판 내에 형성되며 그리고 상기 마스크를 도핑 마스크로 이용하여 반도체 기판 내에 강화된 도핑의 표면-아래 불순물 영역(enhanced doping sub-surface impurity region)이 형성된다. 상기 마스크를 게이트 정렬 마스크로 이용하여 게이트 영역에 정렬되는 게이트 전극이 반도체 기판 위에 형성된다.
본 발명의 또 다른 실시예에 따르면 모스 디바이스가 제공되는바 상기 모스 디바이스는, 반도체 기판 위의 게이트 전극을 포함하며 아울러, 게이트 전극에 정렬되며 그리고 상기 반도체 기판 내에 형성된 서로 이격된(spaced apart) 소스 및 드레인 영역들을 포함한다. 불순물이 도핑된 채널 영역은 상기 게이트 전극 아래에 있으며 그리고 상기 소스 및 드레인 영역들로부터 이격된다.
이하에서는 첨부된 도면들을 참조하여 본 발명이 설명될 것이며, 도면들에서 유사한 참조 번호들을 유사한 구성요소를 나타낸다.
도1은 통상적인 MOS 디바이스의 게이트 전극 아래에 있는 웰 영역 혹은 기판 영역에서 발견되는 불순물 도핑을 그래프로 예시한 도면이다.
도2 내지 도10은 단면도로서, MOS 집적회로 디바이스의 일부분과 본 발명의 다양한 실시예에 따른 제조 방법을 예시한 도면들이다.
도1은 통상적인 MOS 디바이스의 게이트 전극 아래에 있는 웰 영역 혹은 기판 영역에서 발견되는 불순물 도핑을 그래프로 예시한 도면이다.
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다음의 상세한 설명들은 단지 예시적인 것일 뿐이며 본 발명 혹은 본 발명의 응용 혹은 사용을 제한하고자 의도된 것이 아니다. 또한, 전술한 바와 같은 기술분야, 배경이 되는 기술, 해결하고자 하는 과제 및 과제의 해결 수단 혹은 다음에 서술되는 발명의 상세한 설명 부분에서 제공된 명시적으로 표현되는 혹은 암시되는 임의의 이론에 본 발명이 제한되는 것은 아니다.
도1은 통상적인 MOS 디바이스의 게이트 전극 아래에 있는 웰 영역 혹은 기판 영역에서 발견되는 불순물 도핑을 그래프로 예시한 도면으로서, 이러한 통상적인 구조에서 수반되는 문제점들을 예시한다. 수직축(30)은 웰 영역에서 불순물 도핑 농도를 나타내며 그리고 수평축(32)은 기판 표면으로부터의 거리를 나타낸다. 그래픽 선(34)은, 불순물 도핑 농도가 기판 표면에서의 소정 값(36)으로부터 표면 아래 인근의 소정 위치에서의 피크값(38)까지 증가함을 나타낸다. 피크값(38)은 임계전압 조절용 이온 주입(threshold adjust ion implantation)으로 인한 불순물 도핑 농도를 나타낸다. 웰 영역으로 더 들어가면, 불순물 도핑 농도는 피크값(38)으로부터 감소하기 시작하며 이후 새로운 피크값(40)까지 다시 증가하는바, 새로운 피크값(40)은 펀치 쓰루 상태에 대항하도록 설계된 이온 주입(펀치 쓰루 임플란트: punch through implant)으로부터 기인하는 불순물 도핑 농도를 나타낸다. 펀치 쓰루 이온 주입의 피크값은 위치(42)에서 발견되는데, 이 위치(42)는 소스 및 드레인 영역의 접합 깊이(xj)에 대응한다. 따라서, 소스/드레인 접합 깊이에 대응하도록 위치되는 펀치 쓰루 임플란트는, 증가된 접합 캐패시턴스에 관하여 가장 문제가 되는 깊이에 위치하게 된다. 불순물 도핑 농도는 펀치 쓰루 이온 주입 농도 아래로 감소하여 일반적인 웰 불순물 도핑 농도(44)까지 감소하며, 이후 46에서 예시된 바와 같이 다시 증가할 수도 있는데, 이 경우는 웰 아래에 매립층이 이용되는 경우이다. 매립층은 때때로 이용되는바, 래치-업을 방지하기 위해서 특히 CMOS 회로에서 이용된다.
도2 내지 도10은 단면도로서, 앞서 예시된 바와 같은 불순물 도핑 분포로 인한 문제점들을 회피할 수 있는 모스(MOS) 집적회로 디바이스의 일부분과 이를 제조하기 위한 다양한 실시예들을 예시한다. 예시된 IC 디바이스(50)의 일부분은 하나의 모스 트랜지스터이다. 앞으로 설명될 다양한 실시예들에 따르면, 이러한 하나의 트랜지스터는 n-채널 MOS 트랜지스터가 될 수도 있고 p-채널 MOS 트랜지스터가 될 수도 있지만, 단지 예시적인 목적만으로, n-채널 트랜지스터가 설명될 것이다. 완성된 IC는 n-채널 트랜지스터, p-채널 트랜지스터를 포함할 수 있으며, 혹은 2개의 유형들을 포함하는 CMOS IC가 될 수도 있다. 본 발명의 실시예들은 이러한 IC의 임의의 트랜지스터 혹은 모든 트랜지스터들에 적용될 수 있다.
MOS 트랜지스터 제조에 관한 다양한 단계들은 널리 알려진 것들인바, 설명의 간략화를 위해서, 통상적인 많은 단계들이 본 명세서에서 간단히만 언급되거나 혹은 잘 알려진 공정 세부사항들을 제공함이 없이 그 전체가 생략될 것이다. 비록, "모스(MOS) 디바이스" 라는 용어는 엄밀하게는 금속 게이트 전극과 산화물 게이트 절연체를 갖는 디바이스를 지칭하지만, 본 명세서에서 상기 용어는 반도체 기판 위에 놓인 게이트 절연체(산화물 혹은 다른 절연체) 위에 위치한 전도성 게이트 전극(금속 혹은 다른 전도성 물질)을 포함하는 임의의 반도체 디바이스를 총체적으로 지칭하는데 이용될 것이다.
본 발명의 일실시예에 따른 IC 디바이스(50)를 제조하기 위한 방법은 도2에 도시된 바와 같이, 표면(62)을 갖는 반도체 기판(60)를 제공함에 의해서 개시된다. 반도체 기판은 실리콘, 게르마늄이 혼합된 실리콘, 혹은 반도체 산업 분야에서 통상적으로 이용되는 다른 반도체 물질이 될 수 있다. 얕은 트렌치 격리부(shallow trench isolation : STI)와 같은 격리 영역들(64)이 표면으로부터 기판 안으로 연장되어 반도체 기판에 형성되며, 그리고 웰 영역(66)을 정의하는데 도움을 주는 역할을 수행한다. 격리 영역들(64)은 웰 영역(66)에 형성된 디바이스들과 인접 웰 영역에 형성된 디바이스들 간의 전기적 격리를 제공한다. 모든 IC들에서 이용되는 것은 아니지만, 매립층(68)이 웰 영역 아래에 형성될 수도 있다. n-채널 모스 트랜지스터의 경우, 웰 영역은 p-형으로 불순물 도핑된다. 본 발명의 일실시예에 따르면, 처음에 반도체 기판은 약하게 불순물 도핑된 p-형 웨이퍼이며, 이러한 p-형 웨이퍼에는 적절한 불순물 도핑 농도를 갖는 p-형 웰 영역이 이온 주입에 의해서 형성된다. 비록 도시되어 있지는 않지만, p-채널 트랜지스터의 제조를 도모하기 위해서, 이와 유사한 n-형 웰 영역이 이온 주입에 의해서 형성될 수 있다. 대안적인 실시예에서는, 매립층(68) 위에 반도체 물질의 층을 에피택셜 성장시키고 그리고 상기 매립층으로부터의 외향 확산(out diffusion)에 의해서 상기 웰 영역을 도핑함에 의해서, 웰 영역(66)이 형성될 수도 있다. 웰(66)에서의 불순물 도핑 농도를 조절하기 위해서, 필요하다면, 하나 이상의 이온 주입들이 이용될 수 있다
다음으로, 본 발명의 일실시예에 따라 반도체 디바이스를 제조하기 위한 상기 방법은, 도3에 도시된 바와 같이 표면(62) 상에 얇은 절연층(70)을 형성함에 의해서 계속 진행된다. 가령, 다결정 실리콘 층과 같은 더미(dummy) 게이트 물질(72)의 층이 얇은 절연층(70) 위에 형성된다.
다음으로, 도4에 도시된 바와 같이, 더미 게이트 물질의 층을 패터닝하여 더미 게이트(74)를 형성한다. 더미 게이트는 통상적인 포토리소그래피 패터닝 및 이방성 식각 예컨대, 반응성 이온 식각(RIE)에 의해서 형성될 수 있다. 본 발명의 일실시예에 따르면, 더미 게이트를 이온 주입 마스크로 이용하여 웰 영역의 표면 안으로 비소 이온(arsenic ion)과 같은 n형 전도도 결정 이온들(conductivity determining ions)을 이온 주입함에 의해서, 소스 및 드레인 확장부(76)가 형성된다. 따라서, 소스 및 드레인 확장부는 더미 게이트에 자기 정렬된다.
일실시예에 따르면, 도5에 도시된 바와 같이, 더미 게이트(74)의 에지들 상에 측벽 스페이서들(78)이 형성된다. 예를 들어, 산화물 혹은 질화물 등과 같은 유전 물질의 층을 더미 게이트 위에 증착함에 의해서 측벽 스페이서들이 형성될 수 있다. 얇은 절연층(70)의 노출된 부분을 계속해서 식각하는 이방성 식각법에 의해서 상기 유전 물질은 이방성으로 식각된다. 더미 게이트와 측벽 스페이서들을 이온 주입 마스크로 이용하여 웰 영역(66)의 표면 안으로 비소 혹은 인(phosphorous) 등의 n-형 전도도 결정 이온을 이온 주입함에 의해서 깊은(deep) 소스 및 드레인 영역(80)이 형성된다. 따라서, 깊은 소스 및 드레인 영역들은 측벽 스페이서에 자기정렬되며 또한 더미 게이트에도 자기정렬되어 더미 게이트로부터 이격된다. 주입된 소스 및 드레인 주입 이온들을 활성화시키기 위해서, 디바이스 구조는 예컨대, 급속 열 어닐링(RTA)에 의해서 열 어닐링된다.
더미 게이트(74)와 기판(60)의 표면(62) 위로 갭필(gap fill) 물질(82)의 층이 증착된다. 갭필 물질의 층은 예컨대, 유전 물질의 층이 될 수 있으며, 그리고 더미 게이트 물질과는 다른 물질이어야 한다. 도6에 도시된 바와 같이, 갭필 물질의 층은 가령, 화학적 기계적 평탄화(Chemical Mechanical Planarization)에 의해서 평탄화되는바, 이는 갭필 물질의 층의 평탄한 위쪽 표면(84)을 제공하고 그리고 더미 게이트(74)의 최상부(top) 표면(86)을 노출시키기 위한 것이다.
비록, 다양한 실시예들에 대한 이러한 설명이 오직 n-채널 모스 트랜지스터의 제조에 주안점을 두고 있지만, 해당 기술분야의 당업자라면, 전술한 바와 같은 소스 및 드레인 불순물 도핑 공정 단계들이 수행되는 동안, 목표로 하는 IC 디바이스의 일부가 될 수 있는 p-채널 디바이스들을 커버 및 보호하기 위해서 마스크 물질의 층이 적용될 수 있음을 능히 이해할 것이다. n-형 소스 및 드레인 영역들이 완성된 이후에, 이러한 마스크 층은 제거될 수 있으며 그리고 또 다른 마스크 층이 적용되어 n-채널 디바이스들을 커버 및 보호한다. 다음으로 p-채널 디바이스들이, 불순물 도핑 유형의 당연한 변경과 더불어 n-채널 디바이스들에 대해서 서술된 것과 유사한 방식으로 공정처리될 수 있다. 디바이스 유형들 각각이 주입된 이후에 혹은 2개의 디바이스 유형들 둘다에 대해 소스 및 드레인 주입이 수행된 이후에, 주입된 이온들을 활성화시키기 위한 열 어닐링이 수행될 수 있다.
p-채널 디바이스들을 공정처리하는 동안에 n-채널 디바이스들 위에 형성될 수도 있었던 임의의 보호성 마스크층을 제거한 다음, 본 발명의 일실시예에 따른 상기 방법은 도7에 도시된 바와 같이 진행된다. 갭필 물질(82)의 층을 통하여 연장하는 리세스(88)를 형성하도록 더미 게이트(74)가 제거된다. 더미 게이트는, 갭필 물질보다는 더미 게이트 물질을 우선적으로 식각하는 식각 화학제를 이용하여 습식 식각 혹은 플라즈마 식각 중 어느 하나에 의해서 식각될 수 있다.
반도체 디바이스를 제조하기 위한 상기 방법의 일실시예에 따르면, 국부화된(localized) 펀치 쓰루 및 임계전압 조절용 이온 주입이 수행된다. 도8에 도시된 바와 같이, 갭필 물질의 층과 측벽 스페이서들을 주입 마스크로 이용하여, 전도도 결정 이온들이 리세스(88)를 통하여 그리고 웰 영역(66)의 국부화된 표면-아래 영역(localized sub-surface region)(90) 안으로 주입된다. 상기 영역(90) 내의 웰 영역(66)의 전도도를 증가시키도록 주입 이온들이 선택된다. 설명되고 있는 n-채널 모스 트랜지스터의 경우, p-형 도판트 이온들이 선택된다. 주입된 이온들은 예컨대, 보론 이온들이 될 수 있다. 표면(62) 아래의 임의의 원하는 깊이에서 주입된 이온 분포 피크의 범위를 조절하도록, 주입 이온들의 에너지가 선택될 수 있다. 예를 들어, 주입된 이온 분포의 피크치는 표면 아래에서 25 나노미터(nm)와 50nm 사이의 깊이에 위치할 수 있다. 더미 게이트(74)를 제거함에 의해서 형성된 리세스(88)를 통하여 이온들이 주입되기 때문에, 국부화된 표면-아래 영역(90)은 더미 게이트의 원래 위치에 자기정렬되며 그리고 채널 영역(91)에만 선택적으로 위치된다. 또한, 소스 및 드레인 영역들(76, 80)이 더미 게이트에 정렬되었기 때문에, 국부화된 표면-아래 영역(90)은 소스 및 드레인 영역들에 자기정렬되며 그리고 이들 영역들로부터 이격된다. 국부화된 표면-아래 영역(90)은 소스 및 드레인 확장부(76) 보다는 아래에 위치하여 이격되며 그리고 깊은 소스 및 드레인 영역(80)의 측면에 위치하여 이격된다. 가령, 소스 및 드레인 임플란트 어닐링과 같은 디바이스(50)의 제조에 이용되는 대부분의 열 공정처리 단계들이 완료된 이후에, 상기 영역(90)에 대한 주입이 수행되므로, 상기 영역(90)에 주입된 이온들의 후속 열 확산은 매우 적을 것이다.
비록, 도면들에 예시되어 있지는 않지만, 다른 실시예에 따르면, 국부화된 표면-아래 영역(90)은 또한 다음과 같이 형성될 수도 있다. 도7에 예시된 바와 같이 리세스(88)를 형성한 다음, 갭필 물질(82)과 측벽 스페이서들을 식각 마스크로 이용하여 얇은 절연층(70)의 노출된 부분을 먼저 제거하고 그 다음에 반도체 기판(60)의 표면에 얕은 리세스를 식각한다. 이러한 얕은 리세스는 예컨대, 약 25nm의 깊이로 식각될 수 있다. 저 에너지 이온 주입에 의해서 얕은 리세스의 표면에 영역(90)이 주입될 수 있다. 영역(90)을 주입한 후, 선택적 에피택셜 성장 공정에 의해서 반도체 기판(60)의 표면의 상기 얕은 리세스 내부에서 비도핑 실리콘층이 에피택셜 성장되는데, 이는 상기 영역(90)을 덮어버리고 그리고 반도체 기판(60)의 표면을 실질적으로 복원하기 위한 것이다. 주입된 이온들이 열 확산에 의해서 실질적으로 재분산(redistribute)되지 않게 하기 위하여, 상기 선택적 에피택셜 성장 공정은 저온에서 수행될 수 있다. 해당 기술분야의 당업자에게 잘 알려진 바와 같이, 선택적 에피택셜 성장에서는 노출된 결정 물질 상에서만 에피택셜 성장이 수행되도록 에피택셜 성장 공정 조건들이 조절되는데, 상기 일례에서는 반도체 기판(60) 내에 형성된 리세스에서만 에피택셜 성장이 수행된다.
표면-아래 영역(90)이 어떤 방식으로 형성되는가에 상관없이, 증가된 불순물 도핑을 갖는 국부화된 표면-아래 영역(90)이 소스 영역 혹은 드레인 영역과 직접적으로 접경하고 있지 않기 때문에, 국부화된 표면-아래 영역은 소스-기판 캐패시턴스 뿐만 아니라 드레인-기판 캐패시턴스도 증가시키지 않는바, 따라서 디바이스의 스위칭 속도를 감소시키지 않으며 그리고 밴드간 누설(band-band leakage)도 증가시키지 않는다. 하지만, 이와 같이 위치하고 있기 때문에, 증가된 불순물 도핑을 갖는 국부화된 표면-아래 영역은, 할로(halo) 혹은 소스 드레인 도핑을 증가시킴이 없이, 단채널 효과 및 펀치 쓰루 관련 문제점들을 효율적으로 감소시킬 수 있다.
국부화된 표면-아래 영역(90)을 채널 영역에 형성한 다음, 리세스(88)의 바닥에서 웰 영역의 표면이 식각 및 세정된다. 도9에 도시된 바와 같이, 리세스(88)의 바닥에서 웰 영역(66)의 표면(62) 상에 게이트 절연체 층(92)이 형성된다. 게이트 절연체 층 위에는 게이트 전극 물질(94)의 증착된 층 혹은 층들이 형성된다. 일실시예에 따르면, 게이트 절연체 층은 고 유전상수(하이-k : high-k) 절연체이거나 혹은 이를 포함한다. 게이트 절연체(92)는 예를 들면, 열적으로 성장된 실리콘 이산화물층(아마도 질소와 혼합된)이 될 수 있으며, 그 위에는 하프늄 산화물 혹은 다른 하이-k 유전 물질의 층이 형성될 수 있다. 복합 실리콘 절연체는, 실리콘 이산화물 단독의 유전상수보다 더 큰 유전상수를 가지므로, 하이-k 절연체이다. 게이트 전극 물질은 예를 들어, 다결정 실리콘층이 위에 놓인 금속층이 될 수 있다. 해당 기술분야의 당업자에게 잘 알려진 바와 같이, 제조중인 모스 디바이스에 대해서 적절한 임계전압이 얻어지도록 상기 금속층이 선택될 수 있다. 대안적인 실시예에서, 게이트 절연체 층(92)은 예컨대, 열적으로 성장된 실리콘 이산화물의 층이 될 수 있으며 그리고 게이트 전극 물질(94)은 다결정 실리콘 혹은 비정질 실리콘의 층이 될 수 있다.
게이트 전극 물질(94)의 증착 이후에, 디바이스 구조는 예컨대, CMP에 의해서 평탄화되는바, 도10에 도시된 바와 같이, 갭 필 물질(82)의 층 위에 놓인 여분의 게이트 전극 물질이 제거된다. 이러한 평탄화 공정은, 채널 영역(91) 및 국부화된 표면-아래 영역(90) 위에 위치한 게이트 전극(96)의 형성을 완료한다.
만일, CMOS 디바이스가 제조되는 경우라면, n-형 도판트 이온들이 불순물 도핑된 국부화된 표면-아래 영역이, n-채널 디바이스를 위해 상기 영역(90)을 형성한 방식과 유사한 방식으로 p-채널 디바이스의 채널 영역에 형성될 수 있다. 서로 다른 디바이스 유형들에 대해서 임계전압들을 설정하기 위한 적절한 변경들을 수반하여, n-채널 디바이스의 경우와 유사한 방식으로 p-채널 디바이스에 대한 게이트 유전체와 게이트 전극이 형성된다. n-채널 디바이스를 위한 것과는 다른 금속이 p-채널 디바이스의 게이트 전극 물질로 선택될 수도 있다.
해당 기술분야의 당업자에게 능히 이해되는 바와 같이, 디바이스(50)는 통상적인 중간 공정 단계들 및 백 엔드(back end) 공정 단계들에 의해서 완성될 수 있다. 예를 들어, 이러한 공정 단계들은, 소스 및 드레인 영역들의 표면 영역들을 노출시키도록 갭필 물질의 층을 관통하는 콘택 개구부를 식각하는 단계, 실리사이드를 형성하는 단계 및/또는 콘택 개구부 안으로 연장되어 상기 표면 영역들에 도달하는 금속 콘택을 형성하는 단계, 전도성인 디바이스 배선들을 형성하는 단계, 층간 유전체를 형성하는 단계 등등을 포함할 수 있다.
전술한 발명의 상세한 설명에는 적어도 하나의 예시적인 실시예가 제공되었지만, 매우 많은 변형예들이 존재할 수도 있음을 유의해야 한다. 또한, 이러한 예시적인 실시예들은 단지 일례일 뿐이며, 그리고 본 발명의 범위, 응용가능성 및 구성을 어떤 식으로든지 한정하고자 의도된 것이 아님을 유의해야 한다. 이와 달리, 전술한 발명의 상세한 설명은, 해당 기술분야의 당업자들에게 본 발명의 예시적인 실시예들을 구현할 수 있는 편리한 로드 맵(road map)을 제공할 것이다. 또한, 첨부된 청구항들 및 그의 법적 등가물들에 개시된 바와 같은 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 구성요소들의 사이즈, 간격 및 도핑에 있어서 다양한 변경들이 가해질 수 있음을 유의해야 한다.
Claims (20)
- 모스(MOS) 디바이스를 제조하는 방법으로서,
반도체 기판의 표면 위에 더미 게이트 물질층을 증착하고 그리고 상기 더미 게이트 물질층을 패터닝하여 더미 게이트를 형성하는 단계와;
상기 더미 게이트에 정렬되며 서로 이격된(spaced apart) 소스 및 드레인 영역들에 불순물을 주입하는 단계와;
상기 반도체 기판과 상기 더미 게이트 위에 갭필(gap fill) 물질을 증착하는 단계와;
상기 더미 게이트의 최상부 표면을 노출시키도록 상기 갭필 물질의 일부분을 제거하는 단계와;
상기 갭필 물질을 통해 연장되는 리세스를 형성하도록 상기 더미 게이트를 제거하는 단계와;
상기 서로 이격된 소스 및 드레인 영역들 사이에 불순물이 도핑된 채널 영역을 형성하도록, 상기 리세스를 통하여 그리고 상기 반도체 기판 안으로 전도도 결정 이온들(conductivity determining ions)을 주입하는 단계와;
상기 불순물이 도핑된 채널 영역 위의 상기 반도체 기판의 표면의 일부분을 노출시키는 단계와; 그리고
상기 표면의 상기 일부분 위에 게이트 절연체와 게이트 전극을 형성하는 단계
를 포함하는 모스 디바이스를 제조하는 방법. - 제1항에 있어서,
상기 더미 게이트 물질층을 증착하는 단계는,
다결정 실리콘의 층을 증착하는 단계를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제1항에 있어서,
상기 더미 게이트 상에 측벽 스페이서들을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제3항에 있어서,
서로 이격된 상기 소스 및 드레인 영역들에 불순물을 주입하는 단계는,
상기 더미 게이트에 정렬되는 소스 및 드레인 확장부에 불순물을 주입하는 단계와; 그리고
상기 측벽 스페이서들에 정렬되는 깊은(dee) 소스 및 드레인 영역들에 불순물을 주입하는 단계
를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제1항에 있어서,
상기 갭필 물질을 증착하는 단계는 유전 물질을 증착하는 단계를 포함하며 그리고 상기 갭필 물질의 일부분을 제거하는 단계는 화학적 기계적 평탄화(Chemical Mechanical Planarization)를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제1항에 있어서,
상기 전도도 결정 이온들을 주입하는 단계는,
상기 반도체 기판 아래의 25 - 50nm에서 피크 도판트 농도를 갖도록 상기 반도체 기판 안으로 이온들을 주입하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제6항에 있어서,
상기 전도도 결정 이온들을 주입하는 단계는,
상기 기판의 전도도를 국부적으로(locally) 증가시키도록 일 유형의 이온들을 주입하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제1항에 있어서,
상기 게이트 절연체와 게이트 전극을 형성하는 단계는,
고 유전상수의 절연 물질(high dielectric constant insulator material)과 그 위에 놓인 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제8항에 있어서,
상기 금속층에 대해서 화학적 기계적 평탄화를 수행하는 단계
를 더 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 모스 디바이스를 제조하는 방법으로서,
게이트 영역을 정의하는 마스크를 반도체 기판의 표면 위에 형성하는 단계와;
상기 게이트 영역에 정렬되는 소스 및 드레인 영역들을 상기 반도체 기판 내에 형성하는 단계와;
상기 마스크를 도핑 마스크로 이용하여, 강화된 도핑의 표면-아래 불순물 영역(enhanced doping sub-surface impurity region)을 상기 반도체 기판 내에 형성하는 단계와; 그리고
상기 마스크를 게이트 정렬 마스크로 이용하여 상기 게이트 영역에 정렬되는 게이트 전극을 상기 반도체 기판 위에 형성하는 단계
를 포함하는 모스 디바이스를 제조하는 방법. - 제10항에 있어서,
상기 마스크를 형성하는 단계는,
더미 게이트 물질층을 증착하는 단계와;
상기 더미 게이트 물질층을 패터닝하는 단계와
패터닝된 상기 더미 게이트 물질층 상에 측벽 스페이서들을 형성하는 단계와;
패터닝된 상기 더미 게이트 물질층 위에 갭필 물질의 층을 증착하는 단계와;
패터닝된 상기 더미 게이트 물질층의 최상부 부분을 노출시키도록 상기 갭필 물질의 일부분을 제거하는 단계와; 그리고
패터닝된 상기 더미 게이트 물질층을 제거하는 단계
를 포함하는 모스 디바이스를 제조하는 방법. - 제11항에 있어서,
상기 소스 및 드레인 영역들을 형성하는 단계는,
패터닝된 상기 더미 게이트 물질층에 정렬되는 제 1 영역을 형성하는 단계와; 그리고
상기 측벽 스페이서들에 정렬되는 제 2 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제10항에 있어서,
상기 강화된 도핑의 표면-아래 불순물 영역을 형성하는 단계는,
상기 마스크를 이온 주입 마스크로 이용하여 상기 표면-아래 불순물 영역(sub-surface impurity region)의 전도도를 증가시키도록 선택된 전도도 결정 이온들을 주입하는 단계를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제13항에 있어서,
상기 전도도 결정 이온들을 주입하는 단계는,
상기 표면-아래 불순물 영역의 피크 농도를 기판 아래의 25 - 50nm에 위치시키도록 선택된 범위를 갖는 이온들을 주입하는 단계를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제10항에 있어서,
상기 강화된 도핑의 표면-아래 불순물 영역을 형성하는 단계는,
상기 마스크를 식각 마스크로 이용하여 상기 반도체 기판의 표면 안으로 리세스를 식각하는 단계와;
상기 마스크를 도핑 마스크로 이용하여 상기 리세스의 바닥에서 상기 반도체 기판을 도핑하는 단계와; 그리고
실질적으로 도핑되지 않은 반도체 물질의 층을 에피택셜 성장시켜 상기 리세스를 충전하는 단계
를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제15항에 있어서,
상기 반도체 물질을 도핑하는 단계는,
상기 마스크를 이온 주입 마스크로 이용하여 상기 반도체 기판을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제10항에 있어서,
상기 게이트 전극을 형성하는 단계는,
상기 마스크에 의해서 노출되는 상기 표면의 부분을 세정하는 단계와;
상기 표면 위에 게이트 절연 물질의 층을 증착하는 단계와;
상기 게이트 절연 물질의 층 위에 게이트 전극 물질의 층을 증착하는 단계와; 그리고
상기 마스크 위의 게이트 전극 물질을 제거하는 단계
를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제17항에 있어서,
상기 게이트 절연 물질의 층을 증착하는 단계는 고 유전상수를 갖는 절연 물질의 층을 증착하는 단계를 포함하며 그리고 상기 게이트 전극 물질의 층을 증착하는 단계는 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 제10항에 있어서,
상기 게이트 영역에서 상기 표면을 리세스시키도록 상기 마스크를 식각 마스크로 이용하여 상기 반도체 기판의 표면 안으로 리세스를 식각하는 단계
를 더 포함하는 것을 특징으로 하는 모스 디바이스를 제조하는 방법. - 모스 디바이스로서,
반도체 기판 위의 게이트 전극과;
상기 게이트 전극에 정렬되며 그리고 상기 반도체 기판 내에 형성된, 서로 이격된(spaced apart) 소스 및 드레인 영역들과; 그리고
상기 게이트 전극 아래에 있으며 그리고 상기 소스 및 드레인 영역들로부터 이격된, 불순물이 도핑된 채널 영역
을 포함하는 모스 디바이스.
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| Application Number | Priority Date | Filing Date | Title |
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-
2012
- 2012-04-18 KR KR1020120040582A patent/KR20120120038A/ko not_active Application Discontinuation
Cited By (2)
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|---|---|---|---|---|
| CN116959993A (zh) * | 2023-09-21 | 2023-10-27 | 联和存储科技(江苏)有限公司 | Nand闪存器件、高压运算晶体管及其制作方法 |
| CN116959993B (zh) * | 2023-09-21 | 2024-01-02 | 联和存储科技(江苏)有限公司 | Nand闪存器件、高压运算晶体管及其制作方法 |
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