CN109920853B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了一种半导体器件及其制造方法，涉及半导体技术领域。该方法包括：提供半导体结构，该半导体结构包括：衬底、在该衬底上的具有第一导电类型的半导体鳍片和覆盖在该半导体鳍片的一部分上的栅极结构，该半导体鳍片包括分别在该栅极结构两侧的第一部分和第二部分；对该第一部分和该第二部分执行第一掺杂，其中该第一掺杂的掺杂物具有与该第一导电类型相反的第二导电类型；以及在执行该第一掺杂之后，在该第一部分上形成源极以及在该第二部分上形成漏极。本公开可以降低半导体鳍片中的沟道区与源极和漏极的串联电阻，从而提高器件性能。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
目前，随着半导体器件的逐渐减小，短沟道效应(the short channel effect，简称为SCE)变得越来越严重。因而，为了改善核心器件的短沟道效应，目前已经研究出了具有超浅(ultra shallow)结或突变结的半导体器件。
为了增强器件性能，下一代技术的一个方向是使用FinFET(Fin Field EffectTransistor，鳍式场效应晶体管)器件，该FinFET器件可以缓解短沟道效应。但是，为了满足FinFET器件的要求，需要在器件性能和短沟道效应的控制方面进行权衡，这变成一个越来越有挑战性的问题。为了克服这个问题，技术人员做出了更多的努力。例如，可以通过使用非晶化离子注入的共同离子注入(co-implant)工艺或者应力效应等来优化LDD(LightlyDoped Drain，轻掺杂漏极)和晕状掺杂区(halo doping)的形貌，从而改善器件性能。
但是，在现有FinFET器件中，还存在沟道区与源极和漏极的串联电阻比较大以及漏电流也比较大的问题。
发明内容
本公开实施例解决的一个技术问题是：提供一种半导体器件的制造方法，以降低沟道区与源极和漏极的串联电阻。
根据本公开实施例的一个方面，提供了一种半导体器件的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的具有第一导电类型的半导体鳍片和覆盖在所述半导体鳍片的一部分上的栅极结构，所述半导体鳍片包括分别在所述栅极结构两侧的第一部分和第二部分；对所述第一部分和所述第二部分执行第一掺杂，其中所述第一掺杂的掺杂物具有与所述第一导电类型相反的第二导电类型；以及在执行所述第一掺杂之后，在所述第一部分上形成源极以及在所述第二部分上形成漏极。
在一些实施例中，在所述第一导电类型为P型的情况下，所述第二导电类型为N型，所述第一掺杂的掺杂物包括砷、磷或氮；在所述第一导电类型为N型的情况下，所述第二导电类型为P型，所述第一掺杂的掺杂物包括硼、二氟化硼或铟。
在一些实施例中，在执行所述第一掺杂的过程中，所述第一掺杂的掺杂物还包括碳。
在一些实施例中，在执行所述第一掺杂之前，所述方法还包括：在所述半导体结构上沉积衬垫层，所述衬垫层至少覆盖所述栅极结构和所述半导体鳍片的第一部分和第二部分；以及对所述衬垫层执行刻蚀，以去除位于所述第一部分和所述第二部分上的所述衬垫层的部分并保留分别在所述栅极结构两侧的侧面上的所述衬垫层的部分；其中，在形成所述源极和所述漏极之后，所述衬垫层的被保留部分将所述源极和所述漏极分别与所述栅极结构间隔开。
在一些实施例中，在提供所述半导体结构的步骤中，所述半导体结构还包括在所述衬底上且在所述半导体鳍片周围的沟槽和部分地填充所述沟槽的沟槽绝缘物层；在形成所述源极和所述漏极之前，所述方法还包括：在执行所述第一掺杂之后的半导体结构上沉积盖层；对所述盖层执行平坦化；以及在执行所述平坦化之后，刻蚀所述盖层以去除所述盖层的分别在所述第一部分两侧和在所述第二部分两侧的一部分，从而露出所述第一部分的一部分和所述第二部分的一部分；其中，所述盖层的在所述第一部分两侧和在所述第二部分两侧的剩余部分高于所述沟槽绝缘物层。
在一些实施例中，所述盖层的材料包括二氧化硅；所述衬垫层的材料包括氮化硅或者比所述盖层的致密性更大的二氧化硅。
在一些实施例中，在形成所述源极和所述漏极之前，所述方法还包括：对所述第一部分的被露出部分和所述第二部分的被露出部分执行第二掺杂，其中所述第二掺杂的掺杂物具有与所述第一导电类型相反的第二导电类型。
在一些实施例中，在所述第一导电类型为P型的情况下，所述第二导电类型为N型，所述第二掺杂的掺杂物包括砷、磷或氮；在所述第一导电类型为N型的情况下，所述第二导电类型为P型，所述第二掺杂的掺杂物包括硼、二氟化硼或铟。
在一些实施例中，在执行所述第二掺杂的过程中，所述第二掺杂的掺杂物还包括碳。
在一些实施例中，所述第一掺杂和所述第二掺杂均为离子注入工艺。
在一些实施例中，在执行所述第二掺杂之后以及在形成所述源极和所述漏极之前，所述方法还包括：执行退火处理。
在一些实施例中，在执行所述第二掺杂之前或在执行所述第二掺杂之后，所述方法还包括：对所述第一部分和所述第二部分执行袋状掺杂，其中，所述袋状掺杂的掺杂物的导电类型为所述第一导电类型；其中，在所述第一导电类型为P型的情况下，所述袋状掺杂的掺杂物包括硼或二氟化硼；在所述第一导电类型为N型的情况下，所述袋状掺杂的掺杂物包括磷或砷。
在一些实施例中，所述袋状掺杂采用原位掺杂工艺或离子注入工艺。
在一些实施例中，形成所述源极和所述漏极的步骤包括：刻蚀所述第一部分和所述第二部分以分别形成第一凹陷和第二凹陷；以及在所述第一凹陷和所述第二凹陷中分别外延生长源极和漏极。
根据本公开实施例的另一个方面，提供了一种半导体器件，包括：衬底；在所述衬底上的具有第一导电类型的半导体鳍片；覆盖在所述半导体鳍片的一部分上的栅极结构；其中，所述半导体鳍片包括分别在所述栅极结构两侧的第一部分和第二部分，所述第一部分和所述第二部分被掺杂有掺杂物，所述掺杂物具有与所述第一导电类型相反的第二导电类型；以及在所述第一部分上的源极和在所述第二部分上的漏极。
在一些实施例中，在所述第一导电类型为P型的情况下，所述第二导电类型为N型，所述掺杂物包括砷、磷或氮；在所述第一导电类型为N型的情况下，所述第二导电类型为P型，所述掺杂物包括硼、二氟化硼或铟。
在一些实施例中，所述掺杂物还包括碳。
在一些实施例中，所述的半导体器件还包括：分别在所述栅极结构两侧的侧面上的衬垫层，其中，所述衬垫层将所述源极和所述漏极分别与所述栅极结构间隔开。
在一些实施例中，所述半导体器件还包括：在所述衬底上且在所述半导体鳍片周围的沟槽；部分地填充所述沟槽的沟槽绝缘物层；以及在所述沟槽绝缘物层上且在所述第一部分两侧和在所述第二部分两侧的盖层。
在一些实施例中，所述盖层的材料包括二氧化硅；所述衬垫层的材料包括氮化硅或者比所述盖层的致密性更大的二氧化硅。
在上述实施例的制造方法中，对半导体鳍片的在栅极结构两侧的第一部分和第二部分执行第一掺杂，该第一掺杂的掺杂物的导电类型与半导体鳍片的导电类型相反，然后在第一部分和第二部分上分别形成源极和漏极。上述第一掺杂可以降低半导体鳍片的沟道区分别与源极和漏极的串联电阻，从而提高器件性能。
进一步地，上述制造方法可以改善半导体器件的短沟道效应，并且可以降低漏电流，从而提高器件性能。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示出根据本公开一些实施例的半导体器件的制造方法的流程图。
图2A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图2B是示意性地示出沿着图2A中的线A-A'截取的结构的截面图。
图2C是示意性地示出沿着图2A中的线B-B'截取的结构的截面图。
图3A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图3B是示意性地示出沿着图3A中的线C-C'截取的结构的截面图。
图3C是示意性地示出沿着图3A中的线D-D'截取的结构的截面图。
图4A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图4B是示意性地示出沿着图4A中的线E-E'截取的结构的截面图。
图4C是示意性地示出沿着图4A中的线F-F'截取的结构的截面图。
图5是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图6A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图6B是示意性地示出沿着图6A中的线G-G'截取的结构的截面图。
图6C是示意性地示出沿着图6A中的线H-H'截取的结构的截面图。
图7A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图7B是示意性地示出沿着图7A中的线I-I'截取的结构的截面图。
图7C是示意性地示出沿着图7A中的线J-J'截取的结构的截面图。
图8是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图9A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图9B是示意性地示出沿着图9A中的线K-K'截取的结构的截面图。
图10A是示意性地示出根据本公开一些实施例的半导体器件的制造过程中一个阶段的结构的截面图。
图10B是示意性地示出沿着图10A中的线L-L'截取的结构的截面图。
图11A是示意性地示出现有技术的半导体器件的测试结果图。
图11B是示意性地示出根据本公开一些实施例的半导体器件的测试结果图。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本公开一些实施例的半导体器件的制造方法的流程图。
在步骤S102，提供半导体结构，该半导体结构包括：衬底、在该衬底上的具有第一导电类型的半导体鳍片和覆盖在该半导体鳍片的一部分上的栅极结构，该半导体鳍片包括分别在该栅极结构两侧的第一部分和第二部分。
该第一导电类型可以为P型或N型。对于具有P型半导体鳍片的半导体结构，在后续的步骤中，将形成NMOS(N-channel Metal Oxide Semiconductor，N型沟道金属氧化物半导体)晶体管器件；对于具有N型半导体鳍片的半导体结构，在后续的步骤中，将形成PMOS(P-channel Metal Oxide Semiconductor，P型沟道金属氧化物半导体)晶体管器件。
在步骤S104，对第一部分和第二部分执行第一掺杂，其中该第一掺杂的掺杂物具有与第一导电类型相反的第二导电类型。
在一些实施例中，在第一导电类型为P型的情况下，第二导电类型为N型，该第一掺杂的掺杂物可以包括砷、磷或氮等。
在另一些实施例中，在第一导电类型为N型的情况下，第二导电类型为P型，该第一掺杂的掺杂物可以包括硼、二氟化硼或铟等。
在步骤S106，在执行第一掺杂之后，在第一部分上形成源极以及在第二部分上形成漏极。
在一些实施例中，形成该源极和该漏极的步骤可以包括：可以直接在第一部分上外延生长源极以及直接在第二部分上外延生长漏极。
在另一些实施例中，形成该源极和该漏极的步骤可以包括：刻蚀第一部分和第二部分以分别形成第一凹陷和第二凹陷；以及在该第一凹陷和该第二凹陷中分别外延生长源极和漏极。
在上述实施例的制造方法中，对半导体鳍片的在栅极结构两侧的第一部分和第二部分执行第一掺杂，该第一掺杂的掺杂物的导电类型与半导体鳍片的导电类型相反，然后在第一部分和第二部分上分别形成源极和漏极。上述第一掺杂相当于增大了源极和漏极分别与半导体鳍片的沟道区(该沟道区可以位于半导体鳍片的第一部分与第二部分之间，并且在栅极结构下方)的接触面积，因而可以降低沟道区与源极和漏极的串联电阻，提高器件性能。
图2A至图2C、图3A至图3C、图4A至图4C、图5、图6A至图6C、图7A至图7C、图8、图9A至图9B、以及图10A至图10B示意性地示出根据本公开一些实施例的半导体器件的制造过程中若干阶段的结构的截面图。下面结合这些图详细描述根据本公开一些实施例的半导体器件的制造过程。
首先，如图2A至图2C所示，提供半导体结构，该半导体结构可以包括：衬底21、在该衬底21上的具有第一导电类型的半导体鳍片22和覆盖在该半导体鳍片22的一部分上的栅极结构23。该半导体鳍片22包括分别在该栅极结构23两侧的第一部分221和第二部分222。例如该衬底21可以是硅衬底，例如可以是晶向为<110>、<100>或者其他晶向的硅衬底。例如，该半导体鳍片的高度范围可以为30nm至70nm。
需要说明的是，在图2A中示出的虚线仅是为了方便地示出和描述相关结构，实际的结构中并不一定存在该虚线，以下附图类似。
在一些实施例中，该栅极结构可以包括：覆盖在半导体鳍片上的栅极绝缘物层(图中未示出)、在该栅极绝缘物层上的栅极(图中未示出)、以及在该栅极两侧的侧面上的间隔物层(图中未示出)。例如，该栅极绝缘物层的材料可以包括高介电常数材料或二氧化硅等，该栅极的材料可以包括多晶硅或诸如钨的金属等，该间隔物层的材料可以包括二氧化硅和/或氮化硅等。
在本公开的实施例中，在后续形成半导体器件之后，在半导体鳍片中的在第一部分221和第二部分222之间的部分可以作为沟道区。
在一些实施例中，在提供半导体结构的步骤中，如图2A至图2C所示，该半导体结构还可以包括在衬底21上且在半导体鳍片22周围的沟槽241和部分地填充该沟槽241的沟槽绝缘物层242。例如该沟槽绝缘物层242的材料可以包括二氧化硅。
在本公开的实施例中，图2A所示的半导体结构还可以包括LDD区域(图中未示出)。在形成图2A所示的半导体结构中，还可以执行阈值电压离子注入操作，以调节阈值电压。该LDD和该阈值电压离子注入可以采用已有的技术，这里不再详细描述。
接下来，可选地，如图3A是图3C所示，在图2A所示的半导体结构上沉积衬垫层(padlayer)35。该衬垫层35至少覆盖栅极结构23(包括覆盖栅极结构的顶部和两侧的侧面)和半导体鳍片22的第一部分221和第二部分222。该衬垫层还可以覆盖在沟槽绝缘物层242上。例如，该衬垫层35的材料可以包括氮化硅或者二氧化硅等。
接下来，可选地，如图4A是图4C所示，对衬垫层35执行刻蚀(例如干法刻蚀)，以去除位于第一部分221和第二部分222上的该衬垫层35的部分并保留分别在栅极结构23两侧的侧面上的该衬垫层35的部分。在后续形成源极和漏极之后，该衬垫层35的被保留部分(例如该衬垫层35的保留在栅极结构23两侧的侧面上的部分)将源极和漏极分别与栅极结构间隔开。
如图4A所示，经过上面沉积和刻蚀衬垫层的步骤，在栅极结构23两侧的侧面上形成有衬垫层35的部分，这有利于在后续第一掺杂的实施过程中，使得第一掺杂的掺杂物尽量不进入沟道区，防止掺杂物进入沟道区而可能造成对沟道区的掺杂影响。
需要说明的是，上述沉积和刻蚀衬垫层的步骤是可选的实施方式，本公开实施例的方法也可以不经过上述沉积和刻蚀衬垫层的步骤，而直接执行后续第一掺杂的步骤。
接下来，如图5所示，对第一部分221和第二部分222执行第一掺杂51，其中该第一掺杂51的掺杂物具有与第一导电类型相反的第二导电类型。例如，该第一掺杂可以为离子注入工艺。在该步骤中，可以利用栅极结构和在栅极结构两侧侧面上的衬垫层的部分作为掩模，将掺杂物自对准地注入到半导体鳍片的第一部分和第二部分中。
在一些实施例中，在第一导电类型为P型的情况下，第二导电类型为N型，该第一掺杂的掺杂物可以包括砷、磷或氮等。例如，可以利用离子注入工艺作为第一掺杂，从而注入砷、磷或氮等，其中，注入这些掺杂物的该离子注入的工艺条件可以包括：注入能量的范围可以为15KeV至40KeV(例如，注入能量可以为20KeV或30KeV等)，注入剂量的范围可以为3×1012cm-2至3×1013cm-2(例如，注入剂量可以为5×1012cm-2或1×1013cm-2等)，注入角度的范围可以为0°至45°(例如，注入角度可以为20°、30°或40°等)。
在另一些实施例中，在第一导电类型为N型的情况下，第二导电类型为P型，该第一掺杂的掺杂物可以包括硼、二氟化硼或铟等。例如，可以利用离子注入工艺作为第一掺杂，从而注入硼、二氟化硼或铟等，其中，注入这些掺杂物的该离子注入的工艺条件可以包括：注入能量的范围可以为5KeV至15KeV(例如，注入能量可以为10KeV等)，注入剂量的范围可以为3×1012cm-2至3×1013cm-2(例如，注入剂量可以为5×1012cm-2或1×1013cm-2等)，注入角度的范围可以为0°至45°(例如，注入角度可以为20°、30°或40°等)。
在一些实施例中，在执行该第一掺杂的过程中，该第一掺杂的掺杂物还可以包括碳。该碳可以减少第一掺杂的掺杂物(例如磷或硼等)可能向半导体鳍片的沟道区的扩散，从而可以减小这些掺杂物可能造成的对沟道区的影响。
接下来，可选地，如图6A至图6C所示，在执行第一掺杂之后的半导体结构上沉积盖层66。该盖层66可以覆盖在第一部分221和第二部分222的表面上，以及可以覆盖在栅极结构23之上的和沟槽绝缘物层242之上的衬垫层35上。例如，该盖层的材料可以包括二氧化硅。
接下来，可选地，对该盖层66执行平坦化(例如CMP(Chemical MechanicalPlanarization，化学机械平坦化))。
接下来，可选地，如图7A至图7C所示，在执行平坦化之后，刻蚀该盖层66以去除该盖层的分别在第一部分221两侧和在第二部分222两侧的一部分，从而露出该第一部分221的一部分和该第二部分222的一部分(如图7B所示)。该刻蚀还可以去除在栅极结构23之上的衬垫层35上的盖层66的部分。
该盖层66的在该第一部分221两侧和在该第二部分222两侧的剩余部分高于该沟槽绝缘物层242。这里，该步骤可以使得第一部分和第二部分两侧的盖层(可以作为STI(Shallow Trench Isolation，浅沟槽隔离))高于沟道区两侧的沟槽绝缘物层，从而使得第一部分和第二部分被露出的部分比较小，从而在后续在第一部分和第二部分上分别形成源极和漏极的过程中，可以使得源极和漏极的体积比较小，从而可以减小源极和漏极分别与栅极结构构成的寄生电容，提高器件性能。
需要说明的是，为了在刻蚀盖层的过程中尽量不对衬垫层造成刻蚀，盖层和衬垫层的材料可以选用不同的材料或者选用致密性不同的材料。例如，盖层的材料可以包括二氧化硅，衬垫层的材料可以包括氮化硅。又例如，盖层的材料可以包括二氧化硅，衬垫层的材料可以包括比盖层的致密性更大的二氧化硅。
还需要说明的是，上述沉积和刻蚀盖层的步骤是可选的实施方式，本公开实施例的方法也可以不经过上述沉积和刻蚀盖层的步骤而直接执行后续的步骤。
接下来，可选地，如图8所示，对第一部分221的被露出部分和第二部分222的被露出部分执行第二掺杂52，其中该第二掺杂52的掺杂物具有与第一导电类型相反的第二导电类型。例如，该第二掺杂可以为离子注入工艺。
在一些实施例中，在第一导电类型为P型的情况下，该第二导电类型为N型，该第二掺杂的掺杂物可以包括砷、磷或氮等。例如，可以利用离子注入工艺作为第二掺杂，从而注入砷、磷或氮等，其中，注入这些掺杂物的该离子注入的工艺条件可以包括：注入能量的范围可以为15KeV至40KeV(例如，注入能量可以为20KeV或30KeV等)，注入剂量的范围可以为3×1012cm-2至3×1013cm-2(例如，注入剂量可以为5×1012cm-2或1×1013cm-2等)，注入角度的范围可以为0°至45°(例如，注入角度可以为20°、30°或40°等)。
在另一些实施例中，在第一导电类型为N型的情况下，该第二导电类型为P型，该第二掺杂的掺杂物可以包括硼、二氟化硼或铟等。例如，可以利用离子注入工艺作为第二掺杂，从而注入硼、二氟化硼或铟等，其中，注入这些掺杂物的该离子注入的工艺条件可以包括：注入能量的范围可以为5KeV至15KeV(例如，注入能量可以为10KeV等)，注入剂量的范围可以为3×1012cm-2至3×1013cm-2(例如，注入剂量可以为5×1012cm-2或1×1013cm-2等)，注入角度的范围可以为0°至45°(例如，注入角度可以为20°、30°或40°等)。
在一些实施例中，在执行第二掺杂的过程中，该第二掺杂的掺杂物还可以包括碳。
在上述刻蚀盖层的过程中，该刻蚀工艺可能对第一部分的被露出部分和第二部分的被露出部分也造成刻蚀，从而有可能造成这两部分内的第一掺杂的掺杂物减少。为了补充该掺杂物，可以执行这里的第二掺杂工艺。当然，这里的第二掺杂可以采用比第一掺杂更小的注入能量或注入剂量，或者也可以采用与第一掺杂相等的注入能量或注入剂量。该第二掺杂是可选的实施方式，本公开实施例的方法也可以不经过该第二掺杂而直接执行后续的步骤。
在一些实施例中，在执行第二掺杂之前或在执行第二掺杂之后，所述制造方法还可以包括：对第一部分221和第二部分222执行袋状掺杂(POCKET，简写为PKT)，其中，该袋状掺杂的掺杂物的导电类型为第一导电类型。在该实施例中，该袋状掺杂的掺杂物的导电类型与半导体鳍片的导电类型相同，与后续将要形成的源极和漏极的导电类型相反，从而可以达到阻挡源极和漏极的掺杂物向沟道区横向扩散的效果，改善短沟道效应，降低漏电流，从而提高器件性能。
在一些实施例中，在第一导电类型为P型的情况下，该袋状掺杂的掺杂物可以包括硼或二氟化硼等。
在另一些实施例中，在第一导电类型为N型的情况下，该袋状掺杂的掺杂物可以包括磷或砷等。在一些实施例中，在掺杂物包括磷的情况下，该袋状掺杂的掺杂物还可以包括碳。
在一些实施例中，该袋状掺杂可以采用原位掺杂工艺，该原位掺杂的掺杂物的浓度可以为1×1019cm-3至5×1020cm-3。例如，该原位掺杂的掺杂浓度可以为5×1019cm-3或2×1020cm-3等。
在另一些实施例中，该袋状掺杂可以采用离子注入工艺。例如在掺杂物为硼或二氟化硼等的情况下，该用于袋状掺杂的离子注入的能量可以为500eV至5KeV(例如，600eV、800eV或1KeV)，注入剂量可以为3×1014cm-2至1×1015cm-2(例如，5×1014cm-2或8×1014cm-2等)。又例如，在掺杂物为磷或砷等的情况下，该用于袋状掺杂的离子注入的能量可以为5eV至20KeV(例如100eV、500eV、1KeV或10KeV等)，注入剂量可以为3×1014cm-2至1×1015cm-2(例如，5×1014cm-2或8×1014cm-2等)。
接下来，可选地，在执行第二掺杂之后，所述制造方法还可以包括：执行退火处理。例如该退火处理可以采用激光退火工艺。例如该激光退火工艺的温度范围可以是1000℃至1300℃(例如该退火温度可以是1100℃或1200℃)，退火时间可以是几毫秒(例如4毫秒或6毫秒等)。该退火工艺可以用于激活第一掺杂或第二掺杂的掺杂物。另外，上述的袋状掺杂工艺可以实施在该退火处理之前。
接下来，如图9A和图9B所示，刻蚀第一部分221和第二部分222以分别形成第一凹陷71和第二凹陷72。由于在前面的步骤中，在第一部分221两侧和在第二部分222两侧形成有盖层66(如图9B所示)，该盖层66高于沟道区两侧的沟槽绝缘物层，从而使得第一部分和第二部分被露出的部分比较小。相应地，刻蚀形成的第一凹陷71和第二凹陷72的体积也比较小。
接下来，如图10A和图10B所示，在第一凹陷71和第二凹陷72中分别外延生长源极81和漏极82。由于第一凹陷和第二凹陷的体积比较小，因此所形成的源极和漏极的体积也比较小，从而可以减小源极和漏极分别与栅极结构所构成的寄生电容，提高器件性能。
在一些实施例中，源极和漏极的外延区域的尺寸范围可以分别为20nm至70nm。例如，该外延区域的尺寸可以为40nm、50nm或60nm等。该外延区域的尺寸是指源极和漏极在外延过程中的长度或宽度尺寸，反映了源极和漏极的体积大小。
在一些实施例中，对于将要形成的NMOS器件，源极和漏极的材料可以包括硅或碳化硅(SiC)；对于将要形成的PMOS器件，源极和漏极的材料可以包括硅锗(SiGe)。
在一些实施例中，在形成源极和漏极的过程中，可以对源极和漏极执行原位掺杂，或者，在外延形成源极和漏极之后，再对该源极和漏极执行掺杂(例如离子注入)。对于将要形成的NMOS器件，该源极和该漏极的掺杂物可以为N型掺杂物(例如砷、磷或氮等)；对于将要形成的PMOS器件，该源极和该漏极的掺杂物可以为P型掺杂物(例如硼、二氟化硼或铟等)。需要说明的是，对源极和漏极掺杂的掺杂物还可以包括III-V族离子或碳等，因此本公开的范围并不仅限于此。
至此，提供了根据本公开一些实施例的半导体器件的制造方法。对半导体鳍片的在栅极结构两侧的第一部分和第二部分执行第一掺杂，该第一掺杂的掺杂物的导电类型与半导体鳍片的导电类型相反，从而可以降低半导体鳍片的沟道区与源极和漏极的串联电阻。而且上述方法可以改善源极和漏极由于外延而引起的短沟道效应，并且可以降低漏电流，从而提高器件性能。
在本公开的上述实施方法中，上述制造方法可以应用于横向扩散MOSFET(MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)器件(例如p型横向扩散MOSFET器件)或者FinFET逻辑器件的制造过程。
由本公开实施例的制造方法，还形成了一种半导体器件。例如，如图10A和图10B所示，该半导体器件可以包括：衬底21、在该衬底21上的具有第一导电类型的半导体鳍片22、以及覆盖在该半导体鳍片22的一部分上的栅极结构23。该半导体鳍片22可以包括分别在该栅极结构23两侧的第一部分221和第二部分222。该第一部分221和该第二部分222被掺杂有掺杂物，该掺杂物具有与第一导电类型相反的第二导电类型。该半导体器件还可以包括在第一部分221上的源极81和在该第二部分222上的漏极82。该半导体器件具有比较低的串联电阻，从而性能较好。
在一些实施例中，在第一导电类型为P型的情况下，第二导电类型为N型，该掺杂物可以包括砷、磷或氮等。
在另一些实施例中，在第一导电类型为N型的情况下，第二导电类型为P型，该掺杂物可以包括硼、二氟化硼或铟等。
在一些实施例中，该掺杂物还可以包括碳。
在一些实施例中，如图10A所示，该半导体器件还可以包括：分别在栅极结构23两侧的侧面上的衬垫层35，其中，该衬垫层35将源极81和漏极82分别与栅极结构23间隔开。该衬垫层还可以形成在栅极结构的顶部。
在一些实施例中，如图10A和图10B所示，该半导体器件还可以包括：在衬底21上且在半导体鳍片22周围的沟槽241、部分地填充该沟槽241的沟槽绝缘物层242、以及在沟槽绝缘物层242上且在第一部分221两侧和在第二部分222两侧的盖层66。
在一些实施例中，盖层66的材料可以包括二氧化硅，衬垫层35的材料可以包括氮化硅或者比该盖层66的致密性更大的二氧化硅。
图11A是示意性地示出现有技术的半导体器件的测试结果图。图11A示出了现有半导体器件的源极掺杂区1101、漏极掺杂区1102和所形成的沟道111。图11B是示意性地示出根据本公开一些实施例的半导体器件的测试结果图。图11B示出了根据本公开实施例的半导体器件的源极掺杂区1131、漏极掺杂区1132和所形成的沟道112。可以看出，相比图11A所示的现有器件，图11B所示的本公开实施例的半导体器件的沟道112可以明显将源极掺杂区1131的耗尽区和漏极掺杂区1132的耗尽区隔离开，因此可以明显改善短沟道效应。
至此，已经详细描述了根据本公开实施例的半导体器件的制造方法和所形成的半导体器件。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改。本公开的范围由所附权利要求来限定。

Claims (19)

1.一种半导体器件的制造方法，包括：
提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的具有第一导电类型的半导体鳍片和覆盖在所述半导体鳍片的一部分上的栅极结构，所述半导体鳍片包括分别在所述栅极结构两侧的第一部分和第二部分；
对所述第一部分和所述第二部分执行第一掺杂，其中所述第一掺杂的掺杂物具有与所述第一导电类型相反的第二导电类型；以及
在执行所述第一掺杂之后，在所述第一部分上形成源极以及在所述第二部分上形成漏极；
其中，在提供所述半导体结构的步骤中，所述半导体结构还包括在所述衬底上且在所述半导体鳍片周围的沟槽和部分地填充所述沟槽的沟槽绝缘物层；
在形成所述源极和所述漏极之前，所述方法还包括：
在执行所述第一掺杂之后的半导体结构上沉积盖层；
对所述盖层执行平坦化；
在执行所述平坦化之后，刻蚀所述盖层以去除所述盖层的分别在所述第一部分两侧和在所述第二部分两侧的一部分，从而露出所述第一部分的一部分和所述第二部分的一部分；以及
对所述第一部分的被露出部分和所述第二部分的被露出部分执行第二掺杂，其中所述第二掺杂的掺杂物具有与所述第一导电类型相反的第二导电类型。
2.根据权利要求1所述的方法，其中，
在所述第一导电类型为P型的情况下，所述第二导电类型为N型，所述第一掺杂的掺杂物包括砷、磷或氮；
在所述第一导电类型为N型的情况下，所述第二导电类型为P型，所述第一掺杂的掺杂物包括硼、二氟化硼或铟。
3.根据权利要求2所述的方法，其中，
在执行所述第一掺杂的过程中，所述第一掺杂的掺杂物还包括碳。
4.根据权利要求1所述的方法，其中，
在执行所述第一掺杂之前，所述方法还包括：
在所述半导体结构上沉积衬垫层，所述衬垫层至少覆盖所述栅极结构和所述半导体鳍片的第一部分和第二部分；以及
对所述衬垫层执行刻蚀，以去除位于所述第一部分和所述第二部分上的所述衬垫层的部分并保留分别在所述栅极结构两侧的侧面上的所述衬垫层的部分；
其中，在形成所述源极和所述漏极之后，所述衬垫层的被保留部分将所述源极和所述漏极分别与所述栅极结构间隔开。
5.根据权利要求4所述的方法，其中，
所述盖层的在所述第一部分两侧和在所述第二部分两侧的剩余部分高于所述沟槽绝缘物层。
6.根据权利要求5所述的方法，其中，
所述盖层的材料包括二氧化硅；
所述衬垫层的材料包括氮化硅或者比所述盖层的致密性更大的二氧化硅。
7.根据权利要求1所述的方法，其中，
在所述第一导电类型为P型的情况下，所述第二导电类型为N型，所述第二掺杂的掺杂物包括砷、磷或氮；
在所述第一导电类型为N型的情况下，所述第二导电类型为P型，所述第二掺杂的掺杂物包括硼、二氟化硼或铟。
8.根据权利要求7所述的方法，其中，
在执行所述第二掺杂的过程中，所述第二掺杂的掺杂物还包括碳。
9.根据权利要求1所述的方法，其中，
所述第一掺杂和所述第二掺杂均为离子注入工艺。
10.根据权利要求1所述的方法，其中，在执行所述第二掺杂之后以及在形成所述源极和所述漏极之前，所述方法还包括：执行退火处理。
11.根据权利要求1所述的方法，其中，在执行所述第二掺杂之前或在执行所述第二掺杂之后，所述方法还包括：
对所述第一部分和所述第二部分执行袋状掺杂，其中，所述袋状掺杂的掺杂物的导电类型为所述第一导电类型；
其中，在所述第一导电类型为P型的情况下，所述袋状掺杂的掺杂物包括硼或二氟化硼；在所述第一导电类型为N型的情况下，所述袋状掺杂的掺杂物包括磷或砷。
12.根据权利要求11所述的方法，其中，
所述袋状掺杂采用原位掺杂工艺或离子注入工艺。
13.根据权利要求1或5所述的方法，其中，形成所述源极和所述漏极的步骤包括：
刻蚀所述第一部分和所述第二部分以分别形成第一凹陷和第二凹陷；以及
在所述第一凹陷和所述第二凹陷中分别外延生长源极和漏极。
14.一种利用如权利要求1至13任意一项所述的制造方法形成的半导体器件，包括：
衬底；
在所述衬底上的具有第一导电类型的半导体鳍片；
覆盖在所述半导体鳍片的一部分上的栅极结构；
其中，所述半导体鳍片包括分别在所述栅极结构两侧的第一部分和第二部分，所述第一部分和所述第二部分被掺杂有掺杂物，所述掺杂物具有与所述第一导电类型相反的第二导电类型；以及
在所述第一部分上的源极和在所述第二部分上的漏极。
15.根据权利要求14所述的半导体器件，其中，
在所述第一导电类型为P型的情况下，所述第二导电类型为N型，所述掺杂物包括砷、磷或氮；
在所述第一导电类型为N型的情况下，所述第二导电类型为P型，所述掺杂物包括硼、二氟化硼或铟。
16.根据权利要求15所述的半导体器件，其中，
所述掺杂物还包括碳。
17.根据权利要求15所述的半导体器件，还包括：
分别在所述栅极结构两侧的侧面上的衬垫层，其中，所述衬垫层将所述源极和所述漏极分别与所述栅极结构间隔开。
18.根据权利要求17所述的半导体器件，还包括：
在所述衬底上且在所述半导体鳍片周围的沟槽；
部分地填充所述沟槽的沟槽绝缘物层；以及
在所述沟槽绝缘物层上且在所述第一部分两侧和在所述第二部分两侧的盖层。
19.根据权利要求18所述的半导体器件，其中，
所述盖层的材料包括二氧化硅；
所述衬垫层的材料包括氮化硅或者比所述盖层的致密性更大的二氧化硅。
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