KR20120109967A - 불휘발성 반도체 기억 장치 및 그의 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그의 제조 방법 Download PDF

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다다시 이구찌
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태에 따르면, 제1 적층체와, 제1 반도체 필러와, 제2 적층체와, 제2 반도체 필러와, 접속부와, 메모리막과, 분단 절연층을 구비한 불휘발성 반도체 기억 장치가 제공된다. 상기 제1 적층체는, 제1 축을 따라 적층된 복수의 제1 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제1 전극막 사이에 형성된 제1 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제1 관통 홀이 형성된다. 상기 제1 반도체 필러는, 상기 제1 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장한다. 상기 제2 적층체는, 상기 제1 축에 대하여 직교하는 제2 축을 따라 상기 제1 적층체와 병치되어, 제1 축을 따라 적층된 복수의 제2 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제2 전극막 사이에 형성된 제2 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제2 관통 홀이 형성된다. 상기 제2 반도체 필러는, 상기 제2 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장한다. 상기 접속부는, 상기 제1 반도체 필러와 상기 제2 반도체 필러를 전기적으로 접속한다. 상기 메모리막은, 상기 복수의 제1 전극막과 상기 제1 반도체 필러 사이 및 상기 복수의 제2 도전막과 상기 제2 반도체 필러 사이에 형성된다. 상기 분단 절연층은, 상기 제1 적층체와 상기 제2 적층체 사이에 형성되고, 상기 복수의 제1 전극막과 상기 복수의 제2 전극막을 분단한다. 상기 제1 관통 홀의 상기 분단 절연층측의 측면 및 상기 제2 관통 홀의 상기 분단 절연층측의 측면 중 적어도 어느 하나는, 상기 제1 축과 상기 제2 축에 직교하는 제3 축을 포함해 상기 제1 축을 포함하는 평면에 대하여 평행한 부분을 갖는다.

Description

불휘발성 반도체 기억 장치 및 그의 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시 형태는, 일반적으로 불휘발성 반도체 기억 장치 및 그의 제조 방법에 관한 것이다.
불휘발성 반도체 기억 장치의 기억 용량을 증가시키기 위해서, 3차원 적층 메모리가 제안되어 있다. 3차원 적층 메모리에 있어서는, 예를 들어 교대로 적층된 절연막과 전극막을 갖는 적층체와, 적층체를 적층 방향에서 관통하는 실리콘 필러와, 실리콘 필러와 전극막 사이의 메모리막이 형성된다. 이에 따라, 실리콘 필러와 각 전극막과의 교차부에 메모리 셀이 형성된다. 또한, 2개의 실리콘 필러를 기판의 측에서 접속한 U자 형상의 메모리 스트링을 사용하는 구성도 고려된다.
이러한 3차원 적층 메모리에서, 메모리 셀의 크기를 보다 작게 하고, 기억 밀도를 더욱 증대시키는 것이 기대되고 있다.
실시 형태에 따르면, 제1 적층체와, 제1 반도체 필러와, 제2 적층체와, 제2 반도체 필러와, 접속부와, 메모리막과, 분단 절연층을 구비한 불휘발성 반도체 기억 장치가 제공된다. 상기 제1 적층체는, 제1 축을 따라 적층된 복수의 제1 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제1 전극막 사이에 형성된 제1 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제1 관통 홀이 형성된다. 상기 제1 반도체 필러는, 상기 제1 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장한다. 상기 제2 적층체는, 상기 제1 축에 대하여 직교하는 제2 축을 따라 상기 제1 적층체와 병치되어, 제1 축을 따라 적층된 복수의 제2 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제2 전극막 사이에 형성된 제2 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제2 관통 홀이 형성된다. 상기 제2 반도체 필러는, 상기 제2 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장한다. 상기 접속부는, 상기 제1 반도체 필러와 상기 제2 반도체 필러를 전기적으로 접속한다. 상기 메모리막은, 상기 복수의 제1 전극막과 상기 제1 반도체 필러 사이 및 상기 복수의 제2 도전막과 상기 제2 반도체 필러 사이에 형성된다. 상기 분단 절연층은, 상기 제1 적층체와 상기 제2 적층체 사이에 형성되고, 상기 복수의 제1 전극막과 상기 복수의 제2 전극막을 분단한다. 상기 제1 관통 홀의 상기 분단 절연층측의 측면 및 상기 제2 관통 홀의 상기 분단 절연층측의 측면 중 적어도 어느 하나는, 상기 제1 축과 상기 제2 축에 직교하는 제3 축을 포함해 상기 제1 축을 포함하는 평면에 대하여 평행한 부분을 갖는다.
다른 실시 형태에 따르면, 제1 축을 따라 적층된 복수의 제1 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제1 전극막 사이에 형성된 제1 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제1 관통 홀이 형성된 제1 적층체와, 상기 제1 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장하는 제1 반도체 필러와, 상기 제1 축에 대하여 직교하는 제2 축을 따라 상기 제1 적층체와 병치되어, 제1 축을 따라 적층된 복수의 제2 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제2 전극막 사이에 형성된 제2 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제2 관통 홀이 형성된 제2 적층체와, 상기 제2 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장하는 제2 반도체 필러와, 상기 제1 반도체 필러와 상기 제2 반도체 필러를 전기적으로 접속하는 접속부와, 상기 제1 적층체와 상기 제2 적층체 사이에 형성되고, 상기 복수의 제1 전극막과 상기 복수의 제2 전극막을 분단하는 분단 절연층과, 상기 복수의 제1 전극막과 상기 제1 반도체 필러 사이 및 상기 복수의 제2 도전막과 상기 제2 반도체 필러 사이에 형성된 메모리막을 포함하는 불휘발성 반도체 기억 장치의 제조 방법이며,
상기 제1 적층체 및 상기 제2 적층체가 되는 적층 모체에 상기 분단 절연층을 형성하고,
상기 분단 절연층의 일부 측벽에 측벽 마스크층을 형성하고,
상기 측벽 마스크층을 마스크의 일부로서 사용하여, 상기 적층 모체에 상기 제1 관통 홀 및 상기 제2 관통 홀을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
도 1은 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도이다.
도 2는 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 3은 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 평면도이다.
도 4는 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 5는 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 6은 도 6의 (a) 내지 도 6의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 7은 도 7의 (a) 내지 도 7의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 8은 도 8의 (a) 내지 도 8의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 9는 도 9의 (a) 내지 도 9의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 10은 도 10의 (a) 내지 도 10의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 11은 도 11의 (a) 내지 도 11의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 12는 도 12의 (a) 내지 도 12의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 13은 도 13의 (a) 내지 도 13의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 14는 도 14의 (a) 내지 도 14의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
도 15는 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 플로우 차트도이다.
도 16은 참고예의 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 17은 도 17의 (a) 및 도 17의 (b)는, 실시 형태에 따른 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 18은 실시 형태에 따른 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 19는 실시 형태에 따른 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 20은 도 20의 (a) 내지 도 20의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 다른 제조 방법을 예시하는 모식도이다.
이하에, 각 실시 형태에 대해서 도면을 참조하면서 설명한다.
또한, 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭과의 관계, 부분간의 크기의 비율 등은, 반드시 현실의 것과 동일하다고 한정되지 않는다. 또한, 동일한 부분을 나타내는 경우여도, 도면에 의해 서로의 치수나 비율이 상이하게 표현되는 경우도 있다.
또한, 본원 명세서와 각 도면에 있어서, 기출된 도면에 관해서 상술한 것과 마찬가지의 요소에는 동일한 부호를 부여하여 상세한 설명은 적절히 생략한다.
도 1은, 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도이다.
도 1에 있어서는, 도면을 보기 쉽게 하기 위해서, 도전 부분을 도시하고, 절연 부분은 생략하고 있다. 도 1에 나타낸 바와 같이, 실시 형태에 따른 불휘발성 반도체 기억 장치(110)는, 메모리 셀 어레이부(MCU)를 구비한다. 메모리 셀 어레이부(MCU)에는, 복수의 메모리 셀(MC)이 형성된다. 메모리 셀(MC)의 구성의 예에 대해서는 후술한다.
메모리 셀 어레이부(MCU)는, 예를 들어 기판(11)의 주면(11a) 상에 형성된다.
기판(11)에는, 예를 들어 반도체 기판이 사용된다. 기판(11)에는, 예를 들어 실리콘 기판이 사용된다.
여기서, 기판(11)의 주면(11a)에 대하여 수직인 축을 Z축(제1 축)으로 한다. Z축에 대하여 수직인 하나의 축을 Y축(제2 축)으로 한다. Z축과 Y축에 대하여 수직인 축을 X축(제3 축)으로 한다.
메모리 셀 어레이부(MCU)는, 적층체(ML)와, 반도체 필러(SP)와, 도시하지 않은 메모리막을 포함한다.
적층체(ML)는, Z축을 따라 적층된 복수의 전극막(61)과, 복수의 전극막(61)끼리 사이에 형성된 전극간 절연막(도 1에서는 도시하지 않음)을 포함한다.
본원 명세서에서 "적층"은, 서로 접해서 중첩되는 경우 이외에, 그 사이에 다른 요소가 삽입되어 중첩되는 경우도 포함한다.
반도체 필러(SP)는, 적층체(ML)를 Z축을 따라 관통한다. 즉, 반도체 필러(SP)는, 전극막(61)을 Z축을 따라 관통한다. 후술하는 바와 같이, 메모리막은 복수의 전극막(61)과 반도체 필러(SP) 사이에 형성된다.
복수의 전극막(61)과 반도체 필러(SP)가 교차하는 부분에, 메모리 셀(MC)(메모리 셀 트랜지스터)이 형성된다.
구체적으로는, 복수의 적층체(ML)는, 예를 들어 제1 내지 제4 적층체(ML1) 내지 (ML4) 등을 포함한다. 복수의 적층체(ML)는, 예를 들어 X축을 따라 연장되는 부분을 갖는다. 복수의 적층체(ML)는, 예를 들어 Y축을 따라 배열된다. 복수의 적층체(ML)의 각각은, Z축을 따라 적층된 복수의 전극막(61)과, Z축을 따라 인접하는 2개의 전극막(61) 사이에 형성된 전극간 절연막(이 도면에서는 도시하지 않음)을 포함한다.
제1 적층체(ML1)는, 복수의 제1 전극막(61a)을 포함한다. 제2 적층체(ML2)는, 복수의 제2 전극막(61b)을 포함한다. 이 예에서는, 제3 적층체(ML3)에 포함되는 복수의 전극막(61)은, 복수의 제2 전극막(61b) 각각과 연속하고 있다. 제2 적층체(ML2)와 제3 적층체(ML3)는 서로 연속하고 있지만, 편의적으로 각각을 제2 적층체(ML2)와 제3 적층체(ML3)라 칭한다. 또한, 후술하는 바와 같이, 이 예에서는, 제4 적층체(ML4)에 포함되는 복수의 전극막(61)은, 복수의 제1 전극막(61a)과 전기적으로 접속된다.
복수의 전극막(61)은, X축을 따라 연장되는 부분을 갖는다.
도 1에 있어서는, 도면을 보기 쉽게 하기 위해서, 전극막(61)의 수가 4인 경우가 도시되어 있지만, 실시 형태에서 전극막(61)의 수는 임의이다.
예를 들어, 복수의 반도체 필러(SP)를 제1 내지 제4 반도체 필러(SP1) 내지 (SP4)로 한다. 제1 내지 제4 반도체 필러(SP1) 내지 (SP4)의 각각은, 제1 내지 제4 적층체(ML1) 내지 (ML4)의 각각을 관통한다.
제1 내지 제4 반도체 필러(SP1) 내지 (SP4)는, 예를 들어 Y축을 따라 배열된다. 제1 반도체 필러(SP1)와 제4 반도체 필러(SP4) 사이에 제2 반도체 필러(SP)가 배치된다. 제2 반도체 필러(SP2)와 제4 반도체 필러(SP4) 사이에 제3 반도체 필러(SP3)가 배치된다. 상기한 "일단부"는, 기판(11)측의 단부이다.
제1 반도체 필러(SP1)의 일단부와, 제2 반도체 필러(SP2)의 일단부는, 제1 접속부(CP1)(접속부(CP))에 의해 전기적으로 접속된다. 제3 반도체 필러(SP3)의 일단부와, 제4 반도체 필러(SP4)의 일단부는, 제2 접속부(CP2)에 의해 전기적으로 접속되어 있다.
제1 반도체 필러(SP1)의 타단부는, 콘택트 비아(22a)에 의해 비트선(BL)에 접속된다. 제4 반도체 필러(SP4)의 타단부는, 콘택트 비아(22b)에 의해 비트선(BL)에 접속된다. 제2 반도체 필러(SP2)의 타단부 및 제3 반도체 필러(SP)의 타단부는, 소스선(SL)에 접속된다.
제1 적층체(ML1)와 비트선(BL) 사이, 제2 적층체(ML2)와 소스선(SL) 사이, 제3 적층체(ML3)와 소스선(SL) 사이 및 제4 적층체(ML4)와 비트선(BL) 사이에 각각 제1 내지 제4 선택 게이트 전극(SG1) 내지 (SG4)가 형성된다. 제1 내지 제4 선택 게이트 전극(SG1) 내지 (SG4)는, 복수의 선택 게이트 전극(SG) 중 어느 하나이다. 제1 내지 제4 선택 게이트 전극(SG1) 내지 (SG4)는, X축을 따라 연장된다.
예를 들어, 복수의 적층체(ML)에 Z축으로 연장되는 관통 홀(TH)이 형성된다. 관통 홀(TH)의 내측에 반도체 재료를 매립함으로써, 반도체 필러(SP)가 형성된다.
하나의 전극막(61)에 대하여, X축을 따라 배열되는 복수의 반도체 필러(SP)를 형성할 수 있다. 복수의 반도체 필러(SP)는, X축과 Y축을 따라 매트릭스 형상으로 형성된다. Z축을 따라 적층되는 복수의 전극막(61)과 복수의 반도체 필러(SP)가 교차하는 부분의 각각에 메모리 셀(MC)이 형성된다. 메모리 셀(MC)은 Z축과 X축과 Y축을 따라, 3차원 매트릭스 형상으로 형성된다.
접속부(CP)에는, 예를 들어 반도체 필러(SP)에 사용되는 반도체 재료가 사용된다.
메모리 셀 어레이부(MCU)는, 접속부(CP)에 대향하는 접속부 도전층(CPC)을 더 포함할 수 있다. 예를 들어, 접속부 도전층(CPC)에 트렌치가 형성되고, 트렌치의 내측에 반도체 재료를 매립함으로써 접속부(CP)가 형성된다. 접속부 도전층(CPC)의 전위를 제어함으로써, 접속부(CP) 각각에 접속된 2개의 반도체 필러(SP)가 서로 전기적으로 접속된다.
접속된 제1 반도체 필러(SP1) 및 제2 반도체 필러(SP2)가 메모리 스트링이 된다. 접속된 제3 반도체 필러(SP3) 및 제4 반도체 필러(SP4)가 다른 메모리 스트링이 된다.
도 2는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 2는, 도 1의 A1-A2선 단면의 일부를 예시하고 있다.
도 2에 나타낸 바와 같이, 제1 적층체(ML1)는, Z축을 따라 적층된 복수의 제1 전극막(61a)과, Z축을 따라 인접하는 2개의 제1 전극막(61a) 사이에 형성된 제1 전극간 절연막(62a)을 포함한다. 제1 적층체(ML1)에는, Z축을 따라 연장되는 제1 관통 홀(TH1)이 형성된다. 제1 반도체 필러(SP1)는, 제1 관통 홀(TH1)의 내측에 매립되어, Z축을 따라 연장된다.
제2 적층체(ML2)는, 예를 들어 Y축을 따라 제1 적층체(ML1)와 병치된다. 제2 적층체(ML2)는, Z축을 따라 적층된 복수의 제2 전극막(61b)과, Z축을 따라 인접하는 2개의 제2 전극막(61b) 사이에 형성된 제2 전극간 절연막(62b)을 포함한다. 제2 적층체(ML1)에는, Z축을 따라 연장되는 제2 관통 홀(TH2)이 형성된다. 제2 반도체 필러(SP2)는, 제2 관통 홀(TH2)의 내측에 매립되어, Z축을 따라 연장된다.
메모리막(SIF)은, 복수의 제1 전극막(61a)과 제1 반도체 필러(SP1) 사이 및 복수의 제2 전극막(61b)과 제2 반도체 필러(SP2) 사이에 형성된다. 메모리막(SIF)은, 반도체 필러(SP)의 Z축에 따르는 측면의 둘레에 형성된다. 메모리막(SIF)은, 접속부(CP)(예를 들어 제1 접속부(CP1))와 접속부 도전층(CPC) 사이에 연장되어 있다.
예를 들어, 메모리막(SIF)은 전하 유지막(48)과, 내측 절연막(42)과, 외측 절연막(43)을 포함한다. 전하 유지막(48)은, 전극막(61)과 반도체 필러(SP) 사이 및 접속부 도전층(CPC)과 접속부(CP) 사이에 형성된다. 내측 절연막(42)은, 반도체 필러(SP)와 전하 유지막(48) 사이 및 접속부(CP)와 전하 유지막(48) 사이에 형성된다. 외측 절연막(43)은, 전하 유지막(48)과 전극막(61) 사이 및 전하 유지막(48)과 접속부 도전층(CPC) 사이에 형성된다.
도 2에 나타낸 바와 같이, 제1 적층체(ML1)와 제2 적층체(ML2)를 분단하는 분단 절연층(IL)이 형성된다. 분단 절연층(IL)은, 복수의 제1 전극막(61a)과 복수의 제2 전극막(61b)을 분단한다. 분단 절연층(IL)은, X축을 따라 연장되는 부분을 포함한다.
도 2에 예시한 바와 같이, 이 예에서는, 기판(11)과 접속부 도전층(CPC) 사이에 절연막(13)이 형성되어 있다. 복수의 전극막(61)과 접속부 도전층(CPC) 사이에 층간 절연막(14)이 형성되어 있다. 또한, 층간 절연막(15)이 형성되어 있다. 복수의 전극막(61)은, 층간 절연막(14)과 층간 절연막(15) 사이에 배치되어 있다. 편의상, 층간 절연막(14) 및 (15)도 적층체(ML)에 포함되는 것으로 한다.
전극막(61) 및 접속부 도전층(CPC)에는, 예를 들어 폴리실리콘이 사용된다. 단, 실시 형태에서 전극막(61) 및 접속부 도전층(CPC)에 사용되는 재료는 임의이다.
전극간 절연막(62), 내측 절연막(42), 외측 절연막(43), 및 절연막(13), 층간 절연막(14) 및 층간 절연막(15)에는, 예를 들어 산화 실리콘이 사용된다. 단, 실시 형태에서 전극간 절연막(62), 내측 절연막(42), 외측 절연막(43) 및 층간 절연막에 사용되는 재료는 임의이다.
전하 유지막(48)에는, 예를 들어 질화 실리콘이 사용된다. 단, 실시 형태에서 전하 유지막(48)에 사용되는 재료는 임의이다.
전하 유지막(48)은 메모리 셀(MC)에서 전하를 축적하고, 정보를 저장하는 부분으로서 기능할 수 있다. 내측 절연막(42)은, 예를 들어 터널 절연막으로서 기능할 수 있다. 외측 절연막(43)은, 블록 절연막으로서 기능할 수 있다. 메모리 셀(MC)은, 예를 들어 MONOS 구성을 갖는 트랜지스터이다. 복수의 전극막(61)은, 워드 전극으로서 기능할 수 있다.
도 3은, 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 평면도이다.
도 3에 있어서는, 도면을 보기 쉽게 하기 위해서, 하나의 전극막(61)에 대하여, X축을 따라 배열되는 3개의 반도체 필러(SP)가 도시되어 있지만, 실시 형태에서 X축을 따라 배열되는 반도체 필러(SP)의 수는 임의이다.
도 3에 나타낸 바와 같이, 예를 들어 제1 반도체 필러(SP1)에 관통되는 제1 적층체(ML1)의 제1 전극막(61a)과, 제4 반도체 필러(SP4)에 관통되는 제4 적층체(ML4)의 제4 전극막(61d)이, X축의 한쪽 단부(예를 들어 제1 콘택트부(CU1))에서 접속된다. 접속된 제1 전극막(61a) 및 제4 전극막(61d)이 제1 연결 전극막(61A)가 된다.
이미 설명한 바와 같이, 제2 반도체 필러(SP2)에 관통되는 제2 적층체(ML2)의 제2 전극막(61b)과, 제3 반도체 필러(SP3)에 관통되는 제3 적층체(ML3)의 제3 전극막(61c)이 접속되어 있다. 단, 제2 전극막(61b)과 제3 전극막(61c)이 X축의 다른 쪽의 단부(제2 콘택트부(CU2))에서 접속되어도 좋다. 접속된 제2 전극막(61b) 및 제3 전극막(61c)이 제2 연결 전극막(61B)이 된다.
도 4는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 4에는, 메모리 셀 어레이부(MCU)에 대해서, 도 1의 A1-A2선에 대응하는 단면과, 도 1의 B1-B2선에 대응하는 단면이 예시되어 있다. 또한, 도 4에는, 제1 콘택트부(CU1)가 예시되어 있다.
도 4에 있어서는, 도면을 보기 쉽게 하기 위해서, 전극막(61)의 수가 4인 경우가 도시되어 있지만, 실시 형태에서 전극막(61)의 수는 임의이다.
도 4에 예시한 바와 같이, 기판(11)에 있어서, 예를 들어 메모리 영역(MR)과, 주변 영역(PR)이 형성된다. 주변 영역(PR)은, 주면(11a) 상에서 메모리 영역(MR)과 병치되어 있다. 주변 영역(PR)에는, 예를 들어 메모리 셀(MC)을 동작시키기 위한 주변 회로(PR1)가 형성된다.
메모리 영역(MR)에는, 예를 들어 메모리부(MU)와, 메모리부 주변 회로부(MPU)가 형성된다. 예를 들어, 기판(11)의 주면(11a) 위에 메모리부 주변 회로부(MPU)가 형성되고, 메모리부 주변 회로부(MPU) 위에 메모리부(MU)가 형성된다.
메모리부(MU)에는, 예를 들어 메모리 셀 어레이부(MCU)와, 콘택트부(CU)(예를 들어 제1 콘택트부(CU1) 등)가 형성된다. 콘택트부(CU)는, X-Y 평면 내에서 메모리 셀 어레이부(MCU)와 병치된다.
도 4에 나타낸 바와 같이, 메모리 셀 어레이부(MCU)에서, 주면(11a) 상의 접속부 도전층(CPC) 위에 적층체(ML)가 형성된다. 적층체(ML) 위에 복수의 선택 게이트 전극(SG)이 형성된다. 복수의 선택 게이트 전극(SG)끼리 사이에 층간 절연막(17)이 형성된다. 본 구체예에서는, 선택 게이트 전극(SG)과 층간 절연막(15) 사이에 층간 절연막(16)이 형성되어 있다. 층간 절연막(15) 및 층간 절연막(16) 중 어느 하나는 생략해도 좋다.
선택 게이트 전극(SG)과 반도체 필러(SP) 사이에 선택 게이트 절연막(SGI)이 형성된다. 복수의 선택 게이트 전극(SG)과 복수의 반도체 필러(SP)와의 교차부에 선택 게이트 트랜지스터가 형성된다.
또한, 반도체 필러(SP) 중에서 적층체(ML)를 관통하는 부분과, 선택 게이트 전극(SG)을 관통하는 부분은, 일괄하여 형성되어도 좋고, 상이한 공정으로 형성되어도 좋다.
소스선(SL)과 선택 게이트 전극(SG) 사이에는, 층간 절연막(18)이 형성되어 있다. 소스선(SL)과 비트선(BL) 사이에는, 층간 절연막(23)이 형성되어 있다. 콘택트 비아(22a) 및 (22b)는, 층간 절연막(23)을 Z축을 따라 관통한다.
선택 게이트 전극(SG)에는, 예를 들어 폴리실리콘이 사용된다. 선택 게이트 절연막(SGI)에는, 예를 들어 산화 실리콘이 사용된다. 또한, 선택 게이트 절연막(SGI)에는, 내측 절연막(42), 전하 유지막(48) 및 외측 절연막(43) 중 적어도 일부가 되는 재료를 사용해도 좋다.
층간 절연막(16), 층간 절연막(17), 층간 절연막(18) 및 층간 절연막(23)에는, 예를 들어 산화 실리콘을 사용할 수 있다.
소스선(SL), 비트선(BL), 및 콘택트 비아(22a) 및 (22b)에는, 예를 들어 금속 재료 등이 사용된다. 단, 소스선(SL), 비트선(BL), 및 콘택트 비아(22a) 및 (22b)에는, 임의의 도전 재료를 사용할 수 있다.
제1 콘택트부(CU1)에 있어서는, 적층된 복수의 제1 전극막(61a)(제1 연결 전극막(61A))의 X축을 따른 길이가 계단 형상으로 변화하고 있다. 그리고, 복수의 제1 전극막(61a)(제1 연결 전극막(61A)) 각각에 콘택트 전극(31)이 접속된다. 콘택트 전극(31)은, Z축을 따라 연장된다. 콘택트 전극(31)은, 복수의 제1 전극막(61a)(제1 연결 전극막(61A)) 각각과, 워드 배선(32)을 접속한다.
또한, 도시하지 않지만, 제2 콘택트부(CU2)에서도, 적층된 복수의 전극막(61)(제2 연결 전극막(61B))의 X축을 따른 길이가, 예를 들어 계단 형상으로 변화한다. 적층된 복수의 전극막(61)(제2 연결 전극막(61B)) 각각에 콘택트 전극(31)이 접속된다.
도 4에 예시한 바와 같이, 접속부 도전층(CPC)은, 콘택트 전극(33)에 의해 백 게이트 배선(34)과 접속된다.
도 5는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 일부 구성을 예시하는 모식적 단면도이다.
즉, 도 5는, 불휘발성 반도체 기억 장치(110)의 메모리 셀 어레이부(MCU)의 구성을 예시하고 있다. 도 5는, 도 2의 C1-C2선 단면도이다.
도 5에 나타낸 바와 같이, 제1 적층체(ML1)(즉 제1 전극막(61a))와 제2 적층체(ML2)(즉 제2 전극막(61b)) 사이에 분단 절연층(IL)이 형성되어 있다.
제1 적층체(ML1)에는, Z축을 따라 연장되는 제1 관통 홀(TH1)이 형성되어 있다. 제1 관통 홀(TH1)의 내측에 제1 반도체 필러(SP1)가 형성되어 있다. 마찬가지로, 제2 적층체(ML2)에는, Z축을 따라 연장되는 제2 관통 홀(TH2)이 형성되어 있다. 제2 관통 홀(TH2)의 내측에 제2 반도체 필러(SP2)가 형성되어 있다. 제1 반도체 필러(SP1)와 제1 전극막(61a) 사이 및 제2 반도체 필러(SP2)와 제2 전극막(61b) 사이에 메모리막(SIF)이 형성되어 있다.
도 5에 나타낸 바와 같이, 제1 관통 홀(TH1)의 분단 절연층(IL)측의 측면은, X축을 포함해 Z축을 포함하는 평면(X-Z 평면)에 대하여 평행한 부분을 갖고 있다. 제2 관통 홀(TH2)의 분단 절연층(IL)측의 측면은, X축을 포함해 Z축을 포함하는 평면(X-Z 평면)에 대하여 평행한 부분을 갖고 있다.
또한, 실시 형태는 이에 한정되지 않고, 후술하는 바와 같이, 제1 관통 홀(TH1)의 분단 절연층(IL)측의 측면 및 제2 관통 홀(TH2)의 분단 절연층(IL)측의 측면 중 적어도 어느 하나가, X-Z 평면에 대하여 평행한 부분을 가질 수 있다.
도 5에 예시한 바와 같이, 메모리막(SIF)의 분단 절연층(IL)측의 측면은, X-Z 평면에 대하여 평행한 부분을 갖고 있다. 예를 들어, 외측 절연막(43)의 분단 절연층(IL)측의 측면, 전하 유지막(48)의 분단 절연층(IL)측의 측면, 내측 절연막(42)의 분단 절연층(IL)측의 측면 중 적어도 어느 하나는, X-Z 평면에 대하여 평행한 부분을 가질 수 있다.
예를 들어, 제1 반도체 필러(SP1)의 분단 절연층(IL)측의 측면 및 제2 반도체 필러(SP2)의 분단 절연층(IL)측의 측면 중 적어도 어느 하나는, X-Z 평면에 대하여 평행한 부분을 가질 수 있다.
한편, 제1 관통 홀(TH1)의 분단 절연층(IL)과는 반대측의 측면 및 제2 관통 홀(TH2)의 분단 절연층(IL)과는 반대측의 측면은, Z축에 대하여 평행한 곡면 형상(예를 들어 Z축을 따라 연장되는 원통 형상의 일부)을 갖는다.
구체적으로는, 제1 관통 홀(TH1)의 분단 절연층(IL)과는 반대측의 측면은, 분단 절연층(IL)으로부터 제1 관통 홀(TH1)을 향하는 방향으로 돌출되는 볼록 형상을 갖고 있다. 제2 관통 홀(TH2)의 분단 절연층(IL)과는 반대측의 측면은, 분단 절연층(IL)으로부터 제2 관통 홀(TH2)을 향하는 방향으로 돌출되는 볼록 형상을 갖고 있다.
예를 들어, 메모리막(SIF)의 분단 절연층(IL)과는 반대측의 측면은, Z축에 대하여 평행한 곡면에 대하여 평행한 곡면의 형상을 갖고 있다.
예를 들어, 내측 절연막(42)의 분단 절연층(IL)과는 반대측의 부분에서의 곡률은, 외측 절연막(43)의 분단 절연층(IL)과는 반대측의 부분에서의 곡률보다도 높다. 이에 따라, 내측 절연막(42)의 분단 절연층(IL)과는 반대측의 부분에서의 전계를, 외측 절연막(43)의 분단 절연층(IL)과는 반대측의 부분에서의 전계보다도 높게 할 수 있다. 이에 따라, 동작이 안정화한다.
도 5에 나타낸 바와 같이, 복수의 제1 전극막(61a)의 분단 절연층(IL)측의 단부와, 분단 절연층(IL) 사이의 Y축에 따른 거리(제1 거리(d1))는, 복수의 제2 전극막(61b)의 분단 절연층(IL)측의 단부와, 분단 절연층(IL) 사이의 Y축을 따른 거리(제2 거리(d2))와 실질적으로 동일하다.
예를 들어, 제1 반도체 필러(SP1)의 분단 절연층(IL)측의 단부와, 분단 절연층(IL) 사이의 Y축에 따른 거리(제3 거리(d3))는, 복수의 제2 반도체 필러(SP2)의 분단 절연층(IL)측의 단부와, 분단 절연층(IL) 사이의 Y축에 따른 거리(제4 거리(d4))와 실질적으로 동일하다.
관통 홀(TH)의 내벽면에 메모리막(SIF)을 형성하고, 잔여 공간에 반도체 재료를 매립함으로써 반도체 필러(SP)가 형성된다. 이로 인해, 메모리막(SIF)을 X-Y 평면으로 절단한 형상은, 관통 홀(TH)을 X-Y 평면으로 절단한 형상을 반영하고 있다. 그리고, 메모리막(SIF)의 두께는, 예를 들어 균일하다. 이로 인해, 반도체 필러(SP)를 X-Y 평면으로 절단한 형상은, 관통 홀(TH)을 X-Y 평면으로 절단한 형상을 반영하고 있다.
후술하는 바와 같이, 관통 홀(TH)은, 예를 들어 분단 절연층(IL)의 일부 측벽에 형성된 측벽 마스크층을 마스크로서 사용한 가공에 의해 형성된다. 측벽 마스크층의 두께는 일정하기 때문에, 관통 홀(TH)의 벽면과 분단 절연층(IL)과의 거리는 일정하다.
이로 인해, 실시 형태에서는, 예를 들어 가공을 위한 포토마스크의 위치 정렬의 어긋남을 위한 설계 마진을 생략할 수 있다. 이에 따라, 관통 홀(TH)과 분단 절연층(IL)과의 거리를 작게 할 수 있다. 즉, 메모리 셀(MC)끼리의 간격을 작게 할 수 있다. 이에 따라, 하나의 메모리 셀(MC)당 크기를 보다 작게 할 수 있다. 실시 형태에 따르면, 기억 밀도를 높인 불휘발성 반도체 기억 장치를 제공할 수 있다.
이하, 불휘발성 반도체 기억 장치(110)의 제조 방법의 예에 대해서 설명한다.
도 6의 (a) 내지 도 6의 (c), 도 7의 (a) 내지 도 7의 (c), 도 8의 (a) 내지 도 8의 (c), 도 9의 (a) 내지 도 9의 (c), 도 10의 (a) 내지 도 10의 (c), 도 11의 (a) 내지 도 11의 (c), 도 12의 (a) 내지 도 12의 (c), 도 13의 (a) 내지 도 13의 (c) 및 도 14의 (a) 내지 도 14의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식도이다.
이들의 도면은, 메모리 셀 어레이부(MCU)에 대응한다.
도 6의 (a), 도 7의 (a), 도 8의 (a), 도 9의 (a), 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a) 및 도 14의 (a)는 모식적인 평면도이다.
도 6의 (b), 도 7의 (b), 도 8의 (b), 도 9의 (b), 도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b) 및 도 14의 (b)는, 각각 도 6의 (a), 도 7의 (a), 도 8의 (a), 도 9의 (a), 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a) 및 도 14의 (a)의 B1-B2선 단면도이다.
도 6의 (c), 도 7의 (c), 도 8의 (c), 도 9의 (c), 도 10의 (c), 도 11의 (c), 도 12의 (c), 도 13의 (c) 및 도 14의 (c)는, 각각 도 6의 (a), 도 7의 (a), 도 8의 (a), 도 9의 (a), 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a) 및 도 14의 (a)의 A1-A2선 단면도이다.
도 6의 (a) 내지 도 6의 (c)에 나타낸 바와 같이, 기판(11)(예를 들어 실리콘 기판)의 주면(11a) 위에 절연막(13)을 형성한다. 또한, 필요에 따라, 기판(11)의 주면(11a) 위에 주변 회로(PR1) 및 메모리부 주변 회로부(MPU)를 형성하고, 그들 위에 절연막(13)을 형성해도 좋다.
절연막(13) 상에 접속부 도전층(CPC)이 되는 접속부 도전막(CPCf)을 형성한다. 즉, 접속부 도전막(CPCf)이 되는, 예를 들어 폴리실리콘막을 형성한다. 접속부 도전막(CPCf) 상에 절연막(f2)을 형성한다. 절연막(f2)은, CPM의 스토퍼막으로서 기능한다.
도 7의 (a) 내지 도 7의 (c)에 나타낸 바와 같이, 포토리소그래피법에 의해, 접속부(CP)의 패턴에 대응하는 제1 패턴을 갖는 제1 포토레지스트를 형성하고, 제1 포토레지스트를 마스크로 하여, 절연막(f2) 및 접속부 도전막(CPCf)을 가공한다. 이 가공에는, 예를 들어 RIE법이 사용된다. 이에 따라, 접속부(CP)의 패턴에 대응하는 트렌치가 형성된다.
접속부 도전막(CPCf)(폴리실리콘막)의 표면에 절연막(f3)을 형성한다. 절연막(f3)은, 예를 들어 실리콘 산화막이다. 절연막(f3)의 형성에는, 예를 들어 RTO(Rapid Thermal Oxidation)법을 이용할 수 있다.
가공체의 표면 상에, 아몰퍼스 실리콘막(f4)을 형성한다. 아몰퍼스 실리콘막(f4)은, 트렌치 내측의 내벽의 절연막(f3) 상에 형성된다. 아몰퍼스 실리콘막(f4)의 형성에는, 예를 들어 LPCVD법이 사용된다.
절연막(f2)을 스토퍼로서 사용하고, 아몰퍼스 실리콘막(f4)을 예를 들어 RIE법에 의해 에칭하고, 평탄화한다.
도 8의 (a) 내지 도 8의 (c)에 나타낸 바와 같이, 층간 절연막(14)을 형성한다. 층간 절연막(14)에는, 실리콘 산화막이 사용되고 있다. 층간 절연막(14)의 형성에는, 예를 들어 LPCVD법이 사용된다.
층간 절연막(14) 상에 제1 층(61f) 및 제2 층(62f)을 교대로 적층한다. 제1 층(61f)의 에칭 속도는, 제2 층(62f)의 에칭 속도와는 상이하다.
예를 들어, 제1 층(61f)이 전극막(61)이 되고, 제2 층(62f)이 전극간 절연막(62)이 된다. 또는, 예를 들어 제1 층(61f)이 전극간 절연막(62)이 되고, 제2 층(62f)이 전극막(61)이 된다. 또는, 예를 들어 제1 층(61f)이 전극막(61)이 되고, 제2 층(62f)이 제거되며, 제거된 부분에 형성된 다른층(제(3)층)이 전극간 절연막(62)이 된다. 또는, 예를 들어 제2 층(62f)이 전극간 절연막(62)이 되고, 제1 층(61f)이 제거되며, 제거된 부분에 형성된 다른층(제(3)층)이 전극막(61)이 된다.
본 구체예에서는, 제1 층(61f)에는, 예를 들어 불순물이 첨가된 아몰퍼스 실리콘막이 사용된다. 불순물로는, 예를 들어 붕소가 사용된다. 제2 층(62f)에는, 예를 들어 비도핑된 아몰퍼스 실리콘막이 사용된다.
또한, 도 8의 (b) 및 도 8의 (c)에는, 도면을 보기 쉽게 하기 위해서, 제1 층(61f)이 3개 도시되어 있지만, 실시 형태에서 제1 층(61f)의 수는 임의이다.
제1 층(61f) 및 제2 층(62f)의 적층막 상에 층간 절연막(15)을 형성한다. 층간 절연막(15)에는, 실리콘 산화막이 사용된다. 이에 따라, 적층체(ML)이 되는 적층 모체(MLf)가 형성된다.
도 9의 (a) 내지 도 9의 (c)에 나타낸 바와 같이, 층간 절연막(15) 상에 붕소 첨가 실리콘 산화막(f5)을 성막한다. 붕소 첨가 실리콘 산화막(f5)은, 후속 공정에서 마스크로서 사용된다.
붕소 첨가 실리콘 산화막(f5) 상에 포토리소그래피법에 의해 원하는 제2 패턴을 갖는 제2 포토레지스트를 형성한다. 제2 패턴은, 예를 들어 제1 패턴(접속부(CP)의 패턴)의 위치를 기준으로 해서 위치 정렬된다.
제2 포토레지스트를 마스크로 하여, 붕소 첨가 실리콘 산화막(f5)을 RIE법에 의해 에칭한다. 그 후, 제2 포토레지스트를 제거한다.
이어서, 붕소 첨가 실리콘 산화막(f5)을 마스크로 하여, 적층 모체(MLf)를 RIE법에 의해 에칭한다. 이에 따라, 분단 절연층(IL)이 형성되는 트렌치(ILt)가 형성된다. 트렌치(ILt)는, X축을 따라 연장되는 띠 형상의 형상을 갖는다.
그 후, 실리콘 산화막을 성막한다. 실리콘 산화막은, 트렌치(ILt) 중에 매립된다. 그리고, 이 실리콘 산화막을 RIE법에 의해 에치 백하고, 평탄화한다. 이에 따라, 분단 절연층(IL)이 형성된다.
그리고, 예를 들어 VPC(불산 증기)법에 의해 붕소 첨가 실리콘 산화막(f5)을 제거한다.
도 10의 (a) 내지 도 10의 (c)에 나타낸 바와 같이, 가공체의 표면에 절연막(f6)을 형성한다. 절연막(f6)에는, 예를 들어 실리콘 산화막이 사용된다. 절연막(f6)의 형성에는, 예를 들어 PLCVD법이 사용된다.
또한, 카본막(f7)을 형성한다. 카본막(f7) 위에 절연막(f8)을 형성한다. 절연막(f8)에는, 예를 들어 실리콘 산화막이 사용된다. 카본막(f7) 및 절연막(f8)의 형성에는, 예를 들어 도포법 또는 CVD법이 사용된다.
도 11의 (a) 내지 도 11의 (c)에 나타낸 바와 같이, 포토리소그래피법에 의해 제3 패턴을 갖는 제3 포토레지스트(f9)를 형성한다. 제3 패턴은, 예를 들어 제1 패턴(접속부(CP)의 패턴)의 위치를 기준으로 해서 위치 정렬된다.
제3 포토레지스트(f9)를 마스크로 하여, 절연막(f8)을 예를 들어 RIE법에 의해 에칭한다.
그 후, 제3 포토레지스트(f9)를 제거한다.
도 12의 (a) 내지 도 12의 (c)에 나타낸 바와 같이, 절연막(f8)을 마스크재로 하여, 카본막(f7)을 예를 들어 RIE법에 의해 에칭한다.
도 13의 (a) 내지 도 13의 (c)에 나타낸 바와 같이, 카본막(f7)을 마스크로서 사용하여, 절연막(f6)을 예를 들어 RIE법에 의해 에칭한다.
이때, 도 13의 (c)에 예시한 바와 같이, 분단 절연층(IL)의 측벽에는, 절연막(f6)이 남는다. 이와 같이, 분단 절연층(IL)의 일부 측벽에 측벽 마스크층(f6s)을 형성한다. 분단 절연층(IL)의 측벽에 남는 절연막(f6)(측벽 마스크층(f6s))의 Y축에 따른 두께(두께(t11) 및 두께(t12))은, 예를 들어 절연막(f6)의 두께를 반영한 두께이다.
이와 같이, 측벽 마스크층(f6s)의 형성은, 분단 절연층(IL)의 상부를 덮는 희생층을 형성하고, 이 희생층 중 분단 절연층(IL)의 측벽에 대향하는 부분을 제외한 희생층을 제거하는 것을 포함한다.
도 14의 (a) 내지 도 14의 (c)에 나타낸 바와 같이, 카본막(f7) 및 절연막(f6)을 마스크로서 사용하고, 적층 모체(MLf)를 예를 들어 RIE법에 의해 에칭한다. 이에 따라, 적층 모체(MLf)에 관통 홀(TH)(제1 관통 홀(TH1) 및 제2 관통 홀(TH2) 등)이 형성된다.
그 후, 예를 들어 관통 홀(TH1)을 통해서 제2 층(62f)을 제거한다. 이때, 아몰퍼스 실리콘막(f4)도 함께 제거한다.
그리고, 제2 층(62f)이 존재하고 있던 장소에, 예를 들어 실리콘 산화막을 매립한다. 이 실리콘 산화막이 전극간 절연막(62)이 된다. 그리고, 제1 층(61f)이 전극막(61)이 된다. 또한, 이때 형성한 실리콘 산화막은, 접속부(CP)에서 메모리막(SIF) 중 적어도 일부라 간주할 수 있다.
그 후, 예를 들어 관통 홀(TH)의 내측에 외측 절연막(43), 전하 유지막(48) 및 내측 절연막(42)을 순차 형성한다.
이에 따라, 메모리막(SIF)이 형성된다.
또한, 관통 홀(TH)의 잔여 공간에 반도체 재료를 매립한다. 이에 따라, 반도체 필러(SP) 및 접속부(CP)가 형성된다.
이와 같이, 이 제조 방법에서는, 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)의 내측에 메모리막(SIF)을 형성하고, 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)의 내측의 잔여 공간에 반도체를 매립하고, 상기 제1 반도체 필러 및 상기 제2 반도체 필러를 형성하는 것을 추가로 실시한다.
이 후, 선택 게이트 전극(SG), 각종 배선 및 각종 층간 절연막을 형성하여, 불휘발성 반도체 기억 장치(110)가 형성된다.
도 15는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 플로우 차트도이다.
본 제조 방법은, 제1 축을 따라 적층된 복수의 제1 전극막(61a)과, 제1 축을 따라 인접하는 2개의 제1 전극막(61a) 사이에 형성된 제1 전극간 절연막(62a)을 포함하고, Z축을 따라 연장되는 제1 관통 홀(TH1)이 형성된 제1 적층체(ML1)와, 제1 관통 홀(TH1)의 내측에 매립되어, Z축을 따라 연장되는 제1 반도체 필러(SP1)와, Z축에 대하여 직교하는 Y축을 따라 제1 적층체(ML1)와 병치되고, Z축을 따라 적층된 복수의 제2 전극막(61b)과, Z축을 따라 인접하는 2개의 제2 전극막(61b) 사이에 형성된 제2 전극간 절연막(62b)을 포함하고, Z축을 따라 연장되는 제2 관통 홀(TH2)이 형성된 제2 적층체(ML2)와, 제2 관통 홀(TH2)의 내측에 매립되어, Z축을 따라 연장되는 제2 반도체 필러(SP2)와, 제1 반도체 필러(SP1)와 제2 반도체 필러(SP2)를 전기적으로 접속하는 접속부(CP)와, 복수의 제1 전극막(61a)과 제1 반도체 필러(SP1) 사이 및 복수의 제2 전극막(61b)과 제2 반도체 필러(SP2) 사이에 형성된 메모리막과, 제1 적층체(ML1)와 제2 적층체(ML2) 사이에 형성되고, 복수의 제1 전극막(61a)과 복수의 제2 전극막(61b)을 분단하는 분단 절연층(IL)을 포함하는 불휘발성 반도체 기억 장치(예를 들어 불휘발성 반도체 기억 장치(110))의 제조 방법이다.
도 15에 나타낸 바와 같이, 제1 적층체(ML1) 및 제2 적층체(ML2)가 되는 적층 모체(MLf)에 분단 절연층(IL)을 형성한다(스텝 S110). 즉, 예를 들어 도 9의 (a) 내지 도 9의 (c)에 대해서 설명한 처리를 실시한다.
그리고, 분단 절연층(IL)의 일부 측벽에 측벽 마스크층(f6s)을 형성한다(스텝 S120). 즉, 예를 들어 도 13의 (a) 내지 도 13의 (c)에 대해서 설명한 처리를 실시한다.
그리고, 측벽 마스크층(f6s)을 마스크의 일부로서 사용하여, 적층 모체(MLf)에 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)을 형성한다(스텝 S130). 즉, 예를 들어 도 14의 (a) 내지 도 14의 (c)에 대해서 설명한 처리를 실시한다.
이와 같이, 본 제조 방법에 있어서는, 관통 홀(TH)은, 분단 절연층(IL)의 일부 측벽에 형성된 측벽 마스크층(f6s)을 마스크로서 사용한 가공에 의해 형성된다. 측벽 마스크층(f6s)의 두께는, 예를 들어 절연막(f6)의 두께와 실질적으로 동일하다.
도 14의 (c)에 예시한, 제1 관통 홀(TH1)측의 측벽 마스크층(f6s)의 Y축에 따른 두께(t11)는, 도 5에 예시한 제1 거리(d1)와 실질적으로 동일하다. 그리고, 제2 관통 홀(TH2)측의 측벽 마스크층(f6s)의 Y축에 따른 두께(t12)는, 도 5에 예시한 제2 거리(d2)와 실질적으로 동일하다.
이와 같이 하여, 본 제조 방법에 의해 제조된 불휘발성 반도체 기억 장치(110)에서는, 제1 거리(d1)는 제2 거리(d2)와 실질적으로 동등해진다.
즉, 실시 형태에서는, 관통 홀(TH)이 분단 절연층(IL)에 대하여 자기 정합적으로 형성된다.
이로 인해, 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그의 제조 방법에서는, 가공을 위한 포토마스크의 위치 정렬의 어긋남을 고려한 설계 마진을 작게 할 수 있다. 이에 따라, 관통 홀(TH)과 분단 절연층(IL)의 거리를 작게 할 수 있고, 메모리 셀(MC)끼리의 간격을 작게 할 수 있다. 이에 따라, 하나의 메모리 셀(MC)당 크기를 보다 작게 할 수 있고, 기억 밀도를 높일 수 있다.
도 16은, 참고예의 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 16에 나타낸 바와 같이, 참고예의 불휘발성 반도체 기억 장치(119)에서는, 제1 전극막(61a)의 분단 절연층(IL)측의 단부와, 분단 절연층(IL) 사이의 Y축에 따른 거리(제1 거리(d1))는, 제2 전극막(61b)의 분단 절연층(IL)측의 단부와, 분단 절연층(IL) 사이의 Y축에 따른 거리(제2 거리(d2))와는 상이하다.
이러한 불휘발성 반도체 기억 장치(119)는, 적층 모체(MLf)에 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)을 형성하는 공정에 있어서, 측벽 마스크층(f6s)을 마스크의 일부로서 사용하지 않고 있다. 예를 들어, 관통 홀(TH)에 대응하는 개구부를 갖는 제4 패턴을 갖는 마스크재만을 사용하여, 적층 모체(MLf)에 관통 홀(TH)을 형성한다. 이 방법에서는, 제4 패턴의 위치는, 분단 절연층(IL)의 가공 패턴(예를 들어 제2 패턴)의 위치에 대하여 어긋난다. 이로 인해, 관통 홀(TH)의 위치는, 분단 절연층(IL)의 위치에 대하여 상대적으로 어긋난다. 그리고, 이 어긋남은 관통 홀(TH)과 분단 절연층(IL) 사이의 거리를 변화시킨다.
이러한 불휘발성 반도체 기억 장치(119)에 있어서는, 예를 들어 도 16에 예시한 바와 같이, 관통 홀(TH) 중 어느 하나가 분단 절연층(IL)에 너무 근접하는 경우가 발생한다. 이 예에서는 제1 관통 홀(TH1)이 분단 절연층(IL)에 너무 근접하여, 제1 관통 홀(TH1)과 분단 절연층(IL) 사이의 제1 전극막(61a)의 폭이 매우 좁아져 있다. 예를 들어, 제1 관통 홀(TH1)과 분단 절연층(IL) 사이에서, 제1 전극막(61a)이 분단되는 경우도 발생할 수 있다. 이로 인해, 제1 관통 홀(TH1)과 분단 절연층(IL) 사이의 부분에서, 제1 전극막(61a)의 전기적 저항이 높다. 이에 따라, 원하는 전기적 특성을 얻는 것이 곤란해진다.
이로 인해, 참고예에서는, 제1 관통 홀(TH1)과 제2 관통 홀(TH2)의 거리를 크게 설정하는 것이 필요해진다. 참고예에 있어서는, 하나의 메모리 셀(MC)당 크기를 충분히 축소하는 것이 곤란하다.
이에 대해, 실시 형태에 따른 불휘발성 반도체 기억 장치(110) 및 그의 제조 방법에 있어서는, 관통 홀(TH)이 분단 절연층(IL)에 대하여 자기 정합적으로 형성된다. 이에 따라, 하나의 메모리 셀(MC)당 크기를 보다 작게 할 수 있고, 기억 밀도를 높일 수 있다.
도 17의 (a) 및 도 17의 (b)는, 실시 형태에 따른 별도의 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 17의 (a)에 나타낸 바와 같이, 실시 형태에 따른 다른 불휘발성 반도체 기억 장치(111)에 있어서는, 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)을 X-Y 평면으로 절단한 형상은, 반원과 직사각형을 합체시킨 형상이다.
즉, 제1 관통 홀(TH1)의 분단 절연층(IL)측의 측벽의 평면 부분의 X축에 따른 길이는, 제1 관통 홀(TH1)의 X축 및 Y축에 따른 길이와 거의 동등하다. 제2 관통 홀(TH2)의 분단 절연층(IL)측의 측벽의 평면 부분의 X축에 따른 길이는, 제2 관통 홀(TH2)의 X축 및 Y축에 따른 길이와 거의 동등하다.
이 경우도, 제1 관통 홀(TH1)의 분단 절연층(IL)측의 측면 및 제2 관통 홀(TH2)의 분단 절연층(IL)측의 측면은, X-Z 평면에 대하여 평행한 부분을 갖는다. 그리고, 제1 관통 홀(TH1)의 분단 절연층(IL)과는 반대측의 측면 및 제2 관통 홀(TH2)의 분단 절연층(IL)과는 반대측의 측면은, Z축에 대하여 평행한 곡면 형상을 갖는다.
그리고, 제1 전극막(61a)의 분단 절연층(IL)측의 단부와 분단 절연층(IL) 사이의 Y축에 따른 거리(제1 거리(d1))는, 제2 전극막(61b)의 분단 절연층(IL)측의 단부와 분단 절연층(IL) 사이의 Y축에 따른 거리(제2 거리(d2))와 실질적으로 동일하다.
도 17의 (b)에 나타낸 바와 같이, 실시 형태에 따른 별도의 불휘발성 반도체 기억 장치(112)에 있어서는, 제1 관통 홀(TH1)의 분단 절연층(IL)측의 측면은, X-Z 평면에 대하여 평행한 부분을 갖고 있다. 한편, 제2 관통 홀(TH2)의 분단 절연층(IL)측의 측면은, X-Z 평면에 대하여 평행한 부분을 갖고 있지 않다. 즉, 이 예에서는, 제2 관통 홀(TH2)을 X-Y 평면으로 절단한 형상은, 원형(편평 원을 포함함)이다.
이 구성은, 예를 들어 관통 홀(TH)을 형성하기 위한 마스크의 위치 정렬의 어긋남량이 클 때에 생성된다. 이 예에서는, 제1 관통 홀(TH1)의 Y축에 따른 폭은, 제2 관통 홀(TH2)의 Y축에 따른 폭과는 상이하다.
이와 같이, 마스크의 위치 정렬의 어긋남량이 클 때에도, 제1 관통 홀(TH1)과 분단 절연층(IL) 사이의 제1 거리(d1) 및 제2 관통 홀(TH2)과 분단 절연층(IL) 사이의 제2 거리(d2)는 일정하게 유지된다.
이와 같이, 불휘발성 반도체 기억 장치(112)에서도, 제1 전극막(61a)의 분단 절연층(IL)측의 단부와 분단 절연층(IL) 사이의 Y축에 따른 제1 거리(d1)는, 제2 전극막(61b)의 분단 절연층(IL)측의 단부와 분단 절연층(IL) 사이의 Y축에 따른 제2 거리(d2)와 실질적으로 동일하다. 즉, 제1 관통 홀(TH1)과 분단 절연층(IL) 사이 및 제2 관통 홀(TH2)과 분단 절연층(IL) 사이가 소정의 거리로 설정된다. 이로 인해, 전극막(61)에서 원하는 전기적 특성이 얻어진다. 따라서, 소정의 특성을 유지한 상태에서, 하나의 메모리 셀(MC)당 크기를 보다 작게 할 수 있고, 기억 밀도를 높일 수 있다.
도 18은, 실시 형태에 따른 별도의 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
즉, 도 18은, 실시 형태에 따른 다른 불휘발성 반도체 기억 장치(113)의 메모리 셀 어레이부(MCU)의 구성을 예시하고 있다.
도 19는, 실시 형태에 따른 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.
도 19는, 도 18의 C1-C2선 단면도이다.
도 18 및 도 19에 나타낸 바와 같이, 불휘발성 반도체 기억 장치(113)에 있어서는, 복수의 제1 전극막(61a)은, 메모리막(SIF)에 접해 실리사이드를 포함하는 부분(제1 실리사이드화 부분(61sa))을 포함한다. 복수의 제2 전극막(61b)은, 메모리막(SIF)에 접해 실리사이드를 포함하는 부분(제2 실리사이드화 부분(61sb))을 포함한다. 이와 같이, 전극막(61)은 메모리막(SIF)에 접해 실리사이드를 포함하는 실리사이드화 부분(61s)을 포함할 수 있다.
이때, 예를 들어 메모리막(SIF) 중 제1 전극막(61a)에 대향하는 부분은, 제1 실리사이드화 부분(61sa)(제1 전극막(61a) 중 메모리막(SIF)에 접해 실리사이드를 포함하는 부분)에 둘러싸인다. 메모리막(SIF) 중 제2 전극막(61b)에 대향하는 부분은, 제2 실리사이드화 부분(61sb)(제2 전극막(61b) 중 메모리막(SIF)에 접해 실리사이드를 포함하는 부분)에 둘러싸여 있다.
이에 따라, 전극막(61)의 전기적 특성이 향상되고, 메모리 셀(MC)의 동작 특성이 향상된다.
불휘발성 반도체 기억 장치(113)의 제조 방법의 예에 대해서 설명한다.
도 20의 (a) 내지 도 20의 (c)는, 실시 형태에 따른 불휘발성 반도체 기억 장치의 별도의 제조 방법을 예시하는 모식도이다.
즉, 이들의 도면은, 도 14의 (a) 내지 도 14의 (c)에 예시한 공정의 후속 공정을 예시하고 있다. 도 20의 (a)는, 모식적인 평면도이다. 도 20의 (b)는, 도 20의 (a)의 B1-B2선 단면도이다. 도 20의 (c)는, 도 20의 (a)의 A1-A2선 단면도이다.
도 14의 (a) 내지 도 14의 (c)에 대해서 설명한 바와 같이, 전극간 절연막(62) 및 전극막(61)을 포함하는 적층체(ML)를 형성한다. 그 후, 도 20의 (a) 내지 도 20의 (b)에 나타낸 바와 같이, 관통 홀(TH)(제1 관통 홀(TH1) 및 제2 관통 홀(TH2) 등)을 통하여, 전극막(61)(제1 전극막(61a) 및 제2 전극막(61b) 등)의 일부를 실리사이드화한다. 이에 따라, 관통 홀(TH)의 내측면의 표면 부분의 전극막(61)에 실리사이드화 부분(61s)이 형성된다.
이 후, 이미 설명한 방법과 마찬가지로, 관통 홀(TH)의 내측에, 외측 절연막(43), 전하 유지막(48) 및 내측 절연막(42)을 순차 형성하고, 메모리막(SIF)을 형성한다. 또한, 관통 홀(TH)의 잔여 공간에 반도체 재료를 매립하고, 반도체 필러(SP) 및 접속부(CP)를 형성한다.
즉, 본 제조 방법은, 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)의 내측에, 메모리막(SIF)을 형성하고, 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)의 상기 내측의 잔여 공간에 반도체를 매립하고, 제1 반도체 필러(SP1) 및 제2 반도체 필러(SP2)를 형성하는 것을 추가로 실시하는 것을 포함한다.
이 후, 선택 게이트 전극(SG), 각종 배선 및 각종 층간 절연막을 형성하여, 불휘발성 반도체 기억 장치(113)가 형성된다.
불휘발성 반도체 기억 장치(113)에서도 하나의 메모리 셀(MC)당 크기를 보다 작게 할 수 있고, 기억 밀도를 높일 수 있다. 또한, 메모리 셀(MC)의 동작 특성을 향상시킬 수 있다.
상기한 제조 방법에 있어서, 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)의 형성(스텝 S130)은, 제1 관통 홀(TH1)의 분단 절연층(IL)과는 반대측 측면의 형상에 대응한 곡면 형상(제1 곡면 형상) 및 제2 관통 홀(TH2)의 분단 절연층(IL)과는 반대측 측면의 형상에 대응한 곡면 형상(제2 곡면 형상)을 갖는 개구부를 갖는 마스크(예를 들어 카본막(f7) 등)를 사용해서 적층 모체(MLf)를 가공하는 것을 포함한다.
예를 들어, 제1 곡면 형상은, 분단 절연층(IL)으로부터 제1 관통 홀(TH1)을 향하는 방향으로 돌출되는 볼록 형상을 포함하고, 제2 곡면 형상은 분단 절연층(IL)으로부터 제2 관통 홀(TH2)을 향하는 방향으로 돌출되는 볼록 형상을 포함한다.
이에 따라, 제1 관통 홀(TH1)의 분단 절연층(IL)과는 반대측의 측면을, 분단 절연층(IL)으로부터 제1 관통 홀(TH1)을 향하는 방향으로 돌출되는 볼록 형상으로 할 수 있다. 그리고, 제2 관통 홀(TH2)의 분단 절연층(IL)과는 반대측의 측면을, 분단 절연층(IL)으로부터 제2 관통 홀(TH2)을 향하는 방향으로 돌출되는 볼록 형상으로 할 수 있다. 이에 따라, 내측 절연막(42)의 분단 절연층(IL)과는 반대측의 부분에서의 곡률은, 외측 절연막(43)의 분단 절연층(IL)과는 반대측의 부분에서의 곡률보다도 높아진다. 이에 따라, 내측 절연막(42)의 전계와, 외측 절연막(43)의 전계와의 관계를 적정화할 수 있어, 동작이 안정화한다.
실시 형태에 따르면, 기억 밀도를 높인 불휘발성 반도체 기억 장치 및 그의 제조 방법이 제공된다.
또한, 본원 명세서에서 "수직" 및 "평행"은, 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어 제조 공정에 있어서의 변동 등을 포함하는 것이며, 실질적으로 수직 및 실질적으로 평행하면 된다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대해서 설명하였다. 그러나, 본 발명의 실시 형태는, 이들의 구체예로 한정되는 것은 아니다. 예를 들어, 불휘발성 반도체 기억 장치에 포함되는 적층체, 전극막, 전극간 절연막, 전하 유지막, 메모리막, 접속부, 분단 절연층, 기판 및 배선 등의 각 요소의 구체적인 구성에 대해서는, 당업자가 공지된 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예 중 어느 둘 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
그 밖에, 본 발명의 실시 형태로서 상술한 불휘발성 반도체 기억 장치 및 그의 제조 방법을 기초로 하여, 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 불휘발성 반도체 기억 장치 및 그의 제조 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
그 밖에, 본 발명의 사상의 범주에서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 이들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것이라 이해된다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이들 신규한 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하여, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그의 변형은, 발명의 범위나 요지에 포함될 뿐 아니라, 특허 청구 범위에 기재된 발명과 그의 균등한 범위에 포함된다.

Claims (20)

  1. 제1 축을 따라 적층된 복수의 제1 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제1 전극막 사이에 형성된 제1 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제1 관통 홀이 형성된 제1 적층체와,
    상기 제1 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장하는 제1 반도체 필러와,
    상기 제1 축에 대하여 직교하는 제2 축을 따라 상기 제1 적층체와 병치되어, 제1 축을 따라 적층된 복수의 제2 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제2 전극막 사이에 형성된 제2 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제2 관통 홀이 형성된 제2 적층체와,
    상기 제2 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장하는 제2 반도체 필러와,
    상기 제1 반도체 필러와 상기 제2 반도체 필러를 전기적으로 접속하는 접속부와,
    상기 복수의 제1 전극막과 상기 제1 반도체 필러 사이 및 상기 복수의 제2 도전막과 상기 제2 반도체 필러 사이에 형성된 메모리막과,
    상기 제1 적층체와 상기 제2 적층체 사이에 형성되어, 상기 복수의 제1 전극막과 상기 복수의 제2 전극막을 분단하는 분단 절연층
    을 포함하고,
    상기 제1 관통 홀의 상기 분단 절연층측의 측면 및 상기 제2 관통 홀의 상기 분단 절연층측의 측면 중 적어도 어느 하나는, 상기 제1 축과 상기 제2 축에 직교하는 제3 축을 포함해 상기 제1 축을 포함하는 평면에 대하여 평행한 부분을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 제1 전극막의 상기 분단 절연층측의 단부와 상기 분단 절연층 사이의 상기 제2 축에 따른 거리는,
    상기 복수의 제2 전극막의 상기 분단 절연층측의 단부와 상기 분단 절연층 사이의 상기 제2 축에 따른 거리와 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 관통 홀의 상기 분단 절연층과는 반대측의 측면 및 상기 제2 관통 홀의 상기 분단 절연층과는 반대측의 측면은, 상기 제1 축에 대하여 평행한 곡면 형상을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 메모리막의 상기 분단 절연층측의 측면은, 상기 평면에 대하여 평행한 부분을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제1 반도체 필러의 상기 분단 절연층측의 측면 및 상기 제2 반도체 필러의 상기 분단 절연층(IL)측의 측면 중 적어도 어느 하나는, 상기 평면에 대하여 평행한 부분을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제1 관통 홀의 상기 분단 절연층과는 반대측의 측면은, 상기 분단 절연층으로부터 상기 제1 관통 홀을 향하는 방향으로 돌출되는 볼록 형상을 갖고,
    상기 제2 관통 홀의 상기 분단 절연층과는 반대측의 측면은, 상기 분단 절연층으로부터 상기 제2 관통 홀을 향하는 방향으로 돌출되는 볼록 형상을 갖는 것을 특징으로 하는 휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 제1 반도체 필러의 상기 분단 절연층측의 단부와, 상기 분단 절연층 사이의 상기 제2 축에 따른 거리는, 상기 제2 반도체 필러의 상기 분단 절연층측의 단부와, 상기 분단 절연층 사이의 상기 제2 축에 따른 거리가 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 관통 홀의 상기 제2 축에 따른 폭은, 상기 제2 관통 홀의 상기 제2 축에 따른 폭과는 다른 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 복수의 제1 전극막은, 상기 메모리막에 접해 실리사이드를 포함하는 부분을 포함하고,
    상기 복수의 제2 전극막은, 상기 메모리막에 접해 실리사이드를 포함하는 다른 부분을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서, 상기 메모리막 중 상기 제1 전극막에 대향하는 부분은, 상기 복수의 제1 전극막 중 상기 메모리막에 접해 실리사이드를 포함하는 상기 부분에 둘러싸이고,
    상기 메모리막 중 상기 제2 전극막에 대향하는 부분은, 상기 복수의 제2 전극막 중 상기 메모리막에 접해 실리사이드를 포함하는 상기 부분에 둘러싸여 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서, 상기 메모리막은 전하 유지막과, 내측 절연막과, 외측 절연막을 포함하고,
    상기 전하 유지막은, 상기 제1 전극막과 상기 제1 반도체 필러 사이 및 상기 제2 전극막과 상기 제2 반도체 필러 사이에 형성되고,
    상기 내측 절연막은, 상기 제1 반도체 필러와 상기 전하 유지막 사이 및 상기 제2 반도체 필러와 상기 전하 유지막 사이에 형성되고,
    상기 외측 절연막은, 상기 전하 유지막과 제1 전극막 사이 및 상기 전하 유지막과 제2 전극막 사이에 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1 축을 따라 적층된 복수의 제1 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제1 전극막 사이에 형성된 제1 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제1 관통 홀이 형성된 제1 적층체와, 상기 제1 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장하는 제1 반도체 필러와, 상기 제1 축에 대하여 직교하는 제2 축을 따라 상기 제1 적층체와 병치되어, 제1 축을 따라 적층된 복수의 제2 전극막과, 상기 제1 축을 따라 인접하는 2개의 상기 제2 전극막 사이에 형성된 제2 전극간 절연막을 포함하고, 상기 제1 축을 따라 연장하는 제2 관통 홀이 형성된 제2 적층체와, 상기 제2 관통 홀의 내측에 매립되어, 상기 제1 축을 따라 연장하는 제2 반도체 필러와, 상기 제1 반도체 필러와 상기 제2 반도체 필러를 전기적으로 접속하는 접속부와, 상기 제1 적층체와 상기 제2 적층체 사이에 형성되고, 상기 복수의 제1 전극막과 상기 복수의 제2 전극막을 분단하는 분단 절연층과, 상기 복수의 제1 전극막과 상기 제1 반도체 필러 사이 및 상기 복수의 제2 도전막과 상기 제2 반도체 필러 사이에 형성된 메모리막을 포함하는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    상기 제1 적층체 및 상기 제2 적층체가 되는 적층 모체에 상기 분단 절연층을 형성하고,
    상기 분단 절연층의 일부 측벽에 측벽 마스크층을 형성하고,
    상기 측벽 마스크층을 마스크의 일부로서 사용하여, 상기 적층 모체에 상기 제1 관통 홀 및 상기 제2 관통 홀을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 관통 홀 및 상기 제2 관통 홀의 상기 형성은,
    상기 제1 관통 홀의 상기 분단 절연층과는 반대측 측면의 형상에 대응한 곡면 형상 및 상기 제2 관통 홀의 상기 분단 절연층과는 반대측 측면의 형상에 대응한 곡면 형상을 갖는 개구부를 갖는 마스크를 사용해서 상기 적층 모체를 가공하는 것을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1 관통 홀의 상기 분단 절연층과는 반대측의 상기 측면의 형상에 대응한 상기 곡면 형상은, 상기 분단 절연층으로부터 상기 제1 관통 홀을 향하는 방향으로 돌출되는 볼록 형상을 포함하고,
    상기 제2 관통 홀의 상기 분단 절연층과는 반대측의 상기 측면의 형상에 대응한 상기 곡면 형상은, 상기 분단 절연층으로부터 상기 제2 관통 홀을 향하는 방향으로 돌출되는 볼록 형상을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제12항에 있어서, 상기 제1 관통 홀 및 상기 제2 관통 홀의 상기 형성은,
    상기 제1 관통 홀의 상기 분단 절연층측의 측면 및 상기 제2 관통 홀의 상기 분단 절연층측의 측면 중 적어도 어느 하나에, 상기 제1 축과 상기 제2 축에 직교하는 제3 축을 포함해 상기 제1 축을 포함하는 평면에 대하여 평행한 부분을 형성하는 것을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제12항에 있어서, 상기 측벽 마스크층의 상기 형성은,
    상기 분단 절연층의 상부를 덮는 희생층을 형성하고, 상기 희생층 중 상기 분단 절연층의 상기 측벽에 대향하는 부분을 제외한 상기 희생층을 제거하는 것을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제12항에 있어서, 상기 제1 관통 홀 및 상기 제2 관통 홀의 내측에 메모리막을 형성하고,
    상기 제1 관통 홀 및 상기 제2 관통 홀의 상기 내측의 잔여 공간에 반도체를 매립하고, 상기 제1 반도체 필러 및 상기 제2 반도체 필러를 형성하는 것을 추가로 실시하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 반도체 필러 및 상기 제2 반도체 필러의 상기 형성은,
    상기 제1 반도체 필러의 상기 분단 절연층측의 단부와, 상기 분단 절연층 사이의 상기 제2 축에 따른 거리를, 상기 제2 반도체 필러의 상기 분단 절연층측의 단부와, 상기 분단 절연층 사이의 상기 제2 축에 따른 거리에 동일하게 하는 것을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제12항에 있어서, 추가로 상기 제1 관통 홀 및 상기 제2 관통 홀을 통하여, 상기 제1 전극막의 일부를 실리사이드화하고, 상기 제2 전극막의 일부를 실리사이드화하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 전극막의 상기 일부의 상기 실리사이드화와 상기 제2 전극막의 상기 일부의 상기 실리사이드화 후에,
    상기 제1 관통 홀 및 상기 제2 관통 홀의 내측에 메모리막을 형성하고,
    상기 제1 관통 홀 및 상기 제2 관통 홀의 상기 내측의 잔여 공간에 반도체를 매립하고, 상기 제1 반도체 필러 및 상기 제2 반도체 필러를 형성하는 것을 추가로 실시하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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