JP5543950B2 - 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 Download PDFInfo
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Description
3次元積層型の不揮発性半導体記憶装置を製造するには、先ず、導電膜の積層体を貫通するメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを形成する。
このような不揮発性半導体記憶装置においては、メモリセルの制御性の向上が望まれる。
第1積層体及び第2積層体を形成する工程では、基板上に、複数の電極層と、複数の第1絶縁層と、を、各1層ずつ交互に積層した第1積層体を形成し、第1積層体の上に、選択ゲートと、第2絶縁層と、を含む第2積層体を形成する。
貫通孔を形成する工程では、第1積層体を積層方向に貫通する第1部分と、第1部分と連通し選択ゲートを積層方向に貫通する第2部分と、第2部分と連通し第2絶縁層を積層方向に貫通する第3部分と、を有する貫通孔を形成する。
メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程では、第1部分の側壁にメモリ膜を形成し、第2部分の側壁及び第3部分の側壁にゲート絶縁膜を形成し、メモリ膜の内側及びゲート絶縁膜の内側にチャネルボディを形成する。
第3絶縁層を形成する工程では、チャネルボディの内側に酸化シリコンを含む第3絶縁層を形成し、貫通孔における第2部分と第3部分との境界部分を第3絶縁層により閉塞する。
第1埋め込み部を形成する工程では、第3部分の内側における境界部分よりも上にシリコンを含む第1埋め込み部を形成する。
チャネルボディを露出させる工程では、第1埋め込み部の一部と、第3部分内の前記第3絶縁層の一部と、を除去して前記チャネルボディを露出させる。
第2埋め込み部を埋め込む工程では、第3部分の内側における第1埋め込み部の上に、第1埋め込み部よりも不純物濃度が高いシリコンを含む第2埋め込み部を埋め込む。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図1では、不揮発性半導体記憶装置の一部を破断した模式的斜視図を表している。また、図1では、図を見やすくするために、絶縁部分の一部の図示を省略している。
図2は、選択ゲート部分の模式的拡大断面図である。
図3は、メモリセル部分の模式的拡大断面図である。
図4は、メモリストリングの回路図である。
本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面10aに対して平行な方向であって相互に直交する2軸に沿った方向をX軸方向及びY軸方向とし、これらX軸方向及びY軸方向の双方に対して直交する軸に沿った方向をZ軸方向とする。Z軸に沿って基板10の主面10aから離れる方向を上(上側)、その反対を下(下側)ということにする。図1に表す一部の破断面は、Y軸方向の断面に対応する。
第2積層体ST2は、選択ゲートSG(ソース側選択ゲートSGS及びドレイン側選択ゲートSGD)と、第2絶縁層47と、を積層した構造を含む。
メモリホールMH内において、ゲート絶縁膜GD及びメモリ膜30の内側には、チャネルボディ(第1チャネルボディ20及び第2チャネルボディ51)が設けられる。第1チャネルボディ20は、第1積層体ST1を貫通する半導体層を含む。第2チャネルボディ51は、第2積層体ST2を貫通する半導体層を含む。第1チャネルボディ20は、第2チャネルボディ51と連続して設けられている。
図1に表したように、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加された導電性を有するシリコン層である。
メモリ膜30は、例えば一対のシリコン酸化膜(ブロック膜31及びトンネル膜33)でシリコン窒化膜(電荷蓄積膜32)を挟んだONO(Oxide-Nitride-Oxide)構造を有する。
図5は、製造方法を例示するフローチャートである。
不揮発性半導体記憶装置110の製造方法は、第1積層体及び第2積層体の形成(ステップS101)と、貫通孔の形成(ステップS102)と、メモリ膜、ゲート絶縁膜及びチャネルボディの形成(ステップS103)と、第3絶縁層の形成(ステップS104)と、第1埋め込み部の形成(ステップS105)と、チャネルボディの露出(ステップS106)と、第2埋め込み部の形成(ステップS107)と、を備える。
図6(a)〜図12は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
図7(a)〜(c)に示す工程は、図5に表したステップS101の一例である。
図8(a)〜(b)に示す工程は、図5に表したステップS102の一例である。
先ず、先に例示した工程で図9(a)に表したようなメモリホールMHを形成した後、メモリホールMH内に露出する電極層WL及び選択ゲートSGの表面に形成された自然酸化膜を、弗酸等により除去する。弗酸等の処理によって、第3部分MH3の孔径φ3は、第2部分MH2の孔径φ2に比べて大きくなる。第2部分MH2と、第3部分MH3との間には、例えば5ナノメートル(nm)程度の段差が設けられる。
さらに、ゲート絶縁膜GD及びメモリ膜30の内側に、第1チャネルボディ20及び第2チャネルボディ51を形成する。第1チャネルボディ20及び第2チャネルボディ51は、例えば多結晶シリコン膜である。第1チャネルボディ20及び第2チャネルボディ51は、例えばCVD(Chemical Vapor Deposition)法によって形成される。
図9(b)に示す工程は、図5に表したステップS103の一例である。
図11(a)に示す工程は、図5に表したステップS104〜ステップS105の一例である。
図11(b)に示す工程は、図5に表したステップS106〜ステップS107の一例である。
図13は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図13では、不揮発性半導体記憶装置の選択ゲート部分の模式的拡大図を表している。
図14(a)〜図15は、不揮発性半導体記憶装置の製造方法を例示する模試的断面図である。
不揮発性半導体記憶装置120の製造方法において、図6(a)〜図10(b)に例示した処理は第1の実施形態に係る不揮発性半導体記憶装置110の製造方法の工程と同じである。
次に、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
図16(a)〜図18(b)は、第3の実施形態に係る揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
第3の実施形態に係る不揮発性半導体記憶装置の製造方法において、図6(a)〜図9(a)に例示した処理は第1の実施形態に係る不揮発性半導体記憶装置110の製造方法の工程と同じである。
さらに、ゲート絶縁膜GD及びメモリ膜30の内側に、第1チャネルボディ20及び第2チャネルボディ51を形成する。第1チャネルボディ20及び第2チャネルボディ51は、例えば多結晶シリコン膜である。第1チャネルボディ20及び第2チャネルボディ51は、例えばCVD法によって形成される。
図19は、メモリストリングの他の具体例を示す模式的斜視図である。
図19には、I字状のメモリストリングが表されている。図19では、導電部分のみを示し、絶縁部分の図示は省略している。
Claims (7)
- 基板上に、複数の電極層と、複数の第1絶縁層と、を、各1層ずつ交互に積層した第1積層体を形成し、前記第1積層体の上に、選択ゲートと、第2絶縁層と、を含む第2積層体を形成する工程と、
前記第1積層体を積層方向に貫通する第1部分と、前記第1部分と連通し前記選択ゲートを前記積層方向に貫通する第2部分と、前記第2部分と連通し前記第2絶縁層を前記積層方向に貫通する第3部分と、を有する貫通孔を形成する工程と、
前記第1部分の側壁にメモリ膜を形成し、前記第2部分の側壁及び前記第3部分の側壁にゲート絶縁膜を形成し、前記メモリ膜の内側及び前記ゲート絶縁膜の内側にチャネルボディを形成する工程と、
前記チャネルボディの内側に酸化シリコンを含む第3絶縁層を形成し、前記貫通孔における前記第2部分と前記第3部分との境界部分を前記第3絶縁層により閉塞する工程と、
前記第3部分の内側における前記境界部分よりも上にシリコンを含む第1埋め込み部を形成する工程と、
前記第1埋め込み部の一部と、前記第3部分内の前記第3絶縁層の一部と、を除去して前記チャネルボディを露出させる工程と、
前記第3部分の内側における前記第1埋め込み部の上に、前記第1埋め込み部よりも不純物濃度の高いシリコンを含む第2埋め込み部を埋め込む工程と、
を備えた不揮発性半導体記憶装置の製造方法。 - 前記貫通孔を形成する工程は、前記第3部分の孔径を、前記第2部分の孔径よりも大きくすることを含む請求項1記載の不揮発性半導体記憶装置の製造方法。
- 前記チャネルボディを露出させる工程は、前記第3絶縁膜を前記第1埋め込み部の表面よりも後退させた凹部を形成することを含み、
前記第2埋め込み部を埋め込む工程は、前記凹部内に前記第2埋め込み部を埋め込むことを含む請求項1または2に記載の不揮発性半導体記憶装置の製造方法。 - 前記メモリ膜、前記ゲート絶縁膜及び前記チャネルボディを形成する工程は、前記第3部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。
- 前記第3絶縁膜を形成する工程を形成する工程は、前記第3絶縁膜を介して前記第3部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。
- 基板上に設けられた第1積層体であって、複数の電極層と複数の第1絶縁層とが各1層ずつ交互に積層された第1積層体と、
前記第1積層体の上に設けられた第2積層体であって、選択ゲートと、前記選択ゲートの上に設けられた第2絶縁層と、を含む第2積層体と、
前記第1積層体及び前記第2積層体を積層方向に貫通する貫通孔のうち前記第1積層体を貫通する第1部分の側壁に設けられたメモリ膜と、
前記貫通孔のうち前記選択ゲートを貫通する第2部分の側壁と、前記貫通孔のうち前記第2絶縁膜を貫通する第3部分の側壁と、に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の内側及び前記メモリ膜の内側に設けられたチャネルボディと、
前記チャネルボディの内側に設けられ、前記貫通孔における前記第2部分と前記第3部分との境界部分を閉塞する酸化シリコンを含む前記第3絶縁層と、
前記第3部分内における前記境界部分よりも上に設けられたシリコンを含む第1埋め込み部と、
前記第3部分内において前記第1埋め込み部の上に設けられ、前記チャネルボディと接触し、前記第1埋め込み部よりも不純物濃度が高いシリコンを含む第2埋め込み部と、
を備えた不揮発性半導体記憶装置。 - 前記第2埋め込み部は、前記第1埋め込み部と、前記チャネルボディと、の間に設けられた延在部を有する請求項6記載の不揮発性半導体記憶装置。
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