JP2011199084A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】安定した容量を確保し配置面積低減が可能なキャパシタ素子を有する半導体記憶装置を提供する。
【解決手段】第１の上面１２ａを有するメモリセル領域１及び第１の上面１２ａより裏面に近い第２の上面１２ｂを有する周辺回路領域３を有する半導体基板１１、メモリセル領域１の第１の上面１２ａ上のトンネル絶縁膜１３ａ及びトンネル絶縁膜１３ａ上の下層電極膜１５ａを有するメモリセルトランジスタ１ａ、トンネル絶縁膜１３ａより厚い周辺回路領域３の第２の上面１２ｂ上のゲート絶縁膜１３ｂ及び下層電極膜１５ａと同じ膜厚のゲート絶縁膜１３ｂ上の下層電極膜１５ｂを有する高電圧トランジスタ３ａ、並びに周辺回路領域３にあり、第１及び第２の上面１２ａ、１２ｂをそれぞれ上端面及び底面とする凹凸面に沿ったキャパシタ誘電体膜１３ｃ及びキャパシタ誘電体膜１３ｃ上の下面に凹凸をなす下層電極膜１５ｃを有するキャパシタ素子３ｂを備える。
【選択図】 図１

Description

本発明は、周辺回路領域にキャパシタ素子を有する半導体記憶装置及びその製造方法に関する。

ＮＡＮＤ型不揮発性メモリは、半導体基板のメモリセル領域において複数個直列に形成されたメモリセルトランジスタと、その両側に選択ゲートトランジスタが配置され、周辺回路領域においてメモリセルトランジスタ及び選択ゲートトランジスタを駆動するために必要な制御回路等を構成する周辺回路素子が配置されている。この周辺回路素子は、より高電圧のＭＯＳトランジスタ、及びゲート絶縁膜または電極間絶縁膜を電荷蓄積層（誘電体膜）としたキャパシタ素子等で構成される。

高集積化の観点から周辺回路領域に配置されるキャパシタ素子は、配置面積（平面図上で占める面積）の縮小を図ることが望まれている。しかし、製造工程を簡素化するために、ゲート絶縁膜を共有する条件下でキャパシタ素子の配置面積を縮小すると、電荷蓄積層とキャパシタ電極の接触部の面積にほぼ等しいキャパシタ電極の表面積が小さくなり、キャパシタ素子の容量が下がってしまう問題がある。

そこで、単位面積当たりのキャパシタの容量の向上を可能とする半導体記憶装置が開示されている（例えば、特許文献１参照。）。

特開２００３‐３０９１８２号公報

本発明は、安定した容量を確保し配置面積低減が可能なキャパシタ素子を有する半導体記憶装置及びその製造方法を提供する。

本発明の一態様の半導体記憶装置は、裏面に対向する第１の上面を有する第１領域、並びに前記裏面に対向し前記第１の上面より前記裏面に近い第２の上面及び前記第１の上面を有する第２領域を有する半導体基板と、前記第１領域の前記第１の上面上に配設された第１の絶縁膜、及び前記第１の絶縁膜上に配設された第１電極膜を有する第１の回路素子と、前記第２領域の前記第２の上面上に配設され、前記第１の絶縁膜より厚い第２の絶縁膜、及び前記第２の絶縁膜上に配設され、前記第１電極膜と同じ膜厚の第２電極膜を有する第２の回路素子と、前記第２領域に配設され、前記第１の上面及び前記第２の上面をそれぞれ上端面及び底面とする凹凸面、前記凹凸面に沿って配設される第３の絶縁膜、及び前記第３の絶縁膜上に配設された第３電極膜を有するキャパシタ素子とを備えていることを特徴とする。

また、本発明の別態様の半導体記憶装置の製造方法は、半導体基板の第１領域に、第１の絶縁膜とその上の電極間絶縁膜で分離された２層からなるゲート電極を有する第１の回路素子を備え、前記半導体基板の第２領域に、前記第１の絶縁膜より膜厚の大きな第２の絶縁膜とその上の前記電極間絶縁膜の貫通孔で接続された２層からなるゲート電極を有する第２の回路素子及び前記電極間絶縁膜の貫通孔で接続された２層からなる電極を有するキャパシタ素子を備える半導体記憶装置の製造方法であって、前記半導体基板の第１の上面に対して、前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との差だけ選択的にエッチングし、前記第２の回路素子に前記半導体基板の裏面に対向し前記第１の上面より前記裏面に近い第２の上面を、前記キャパシタ素子に前記第１の上面と前記第２の上面とからなる凹部を設ける工程と、前記第２の回路素子となる前記半導体基板上に前記第２の絶縁膜を形成し、前記第１領域及び前記キャパシタ素子となる前記半導体基板上に前記第１の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の上に、下層電極膜を形成する工程と、前記下層電極膜の上に前記電極間絶縁膜を形成する工程と、前記第２の回路素子及び前記キャパシタ素子の前記電極間絶縁膜に貫通孔を形成する工程と、前記第１及び第２領域の前記電極間絶縁膜上、前記貫通孔によって露出した表面上に上層電極膜を形成する工程とを備えていることを特徴とする。

本発明によれば、安定した容量を確保し配置面積低減が可能なキャパシタ素子を有する半導体記憶装置及びその製造方法を提供することが可能である。

本発明の実施形態に係る半導体記憶装置の構造を模式的に示す図で、図１（ａ）及び図１（ｂ）は平面図、図１（ｃ）は図１（ａ）のＡ−Ａ線に沿った断面、図１（ｂ）のＢ−Ｂ線に沿った断面等を含む断面図、図１（ｄ）は半導体基板の上面部を拡大した断面図。 本発明の実施形態に係る半導体記憶装置の凹部の形状の他の例を模式的に示す平面図。 本発明の実施形態に係る半導体記憶装置の製造方法を模式的に示す断面図。 本発明の実施形態に係る半導体記憶装置の図３に続く製造方法を模式的に示す断面図。 本発明の実施形態に係る半導体記憶装置の図４に続く製造方法を模式的に示す断面図。 本発明の実施形態に係る半導体記憶装置の図５に続く製造方法を模式的に示す断面図。 本発明の実施形態に係る半導体記憶装置の図６に続く製造方法を模式的に示す断面図。

以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。半導体基板表面の裏面または下面に対する反対側を上または上面とする。

（実施形態）
本発明の実施形態に係る半導体記憶装置及びその製造方法について、図１乃至図７を参照しながら説明する。

図１に示すように、半導体記憶装置は、半導体基板１１の上面側に第１領域であるメモリセル領域１及び第２領域である周辺回路領域３を有している。周辺回路領域３は、例えば平面図上（平面視ともいう）で、メモリセル領域１の外側に配置されている。メモリセル領域１は、素子分離絶縁膜１７からなる素子分離領域９によって分離された素子領域７に、第１の回路素子であるメモリセルトランジスタ１ａ及び選択ゲートトランジスタ１ｂを有している。周辺回路領域３は、第２の回路素子である高耐圧トランジスタ３ａ及びキャパシタ素子３ｂを有している。高耐圧トランジスタ３ａに対してメモリセルトランジスタ１ａ及び選択ゲートトランジスタ１ｂは、低耐圧トランジスタである。

半導体基板１１は、メモリセル領域１及び周辺回路領域３において、それぞれに適するｎ型またはｐ型の不純物拡散領域が形成されている。

メモリセルトランジスタ１ａ及び選択ゲートトランジスタ１ｂは、メモリセル領域１の素子領域７の半導体基板１１の第１の上面１２ａに配設された第１の絶縁膜であるトンネル絶縁膜１３ａ（膜厚Ｔ１）を有する。トンネル絶縁膜１３ａの上に第１電極膜である下層電極膜１５ａ、その上に電極間絶縁膜１９ａ、その上に上層電極膜２５ａ、及び、その上にメタル層３１ａが配設されている。選択ゲートトランジスタ１ｂの電極間絶縁膜１９ａは、貫通孔２３ａによって、下層電極膜１５ａと上層電極膜２５ａが電気的に接続されている。

高耐圧トランジスタ３ａは、周辺回路領域３の半導体基板１１の第２の上面１２ｂに配設された第２の絶縁膜であるゲート絶縁膜１３ｂ（膜厚Ｔ２）を有する。ゲート絶縁膜１３ｂの上に第２電極膜である下層電極膜１５ｂ、その上に電極間絶縁膜１９ｂ、その上に上層電極膜２５ｂ、及び、その上にメタル層３１ｂが配設されている。半導体基板１１の第２の上面１２ｂは、第１の上面１２ａより半導体基板１１の裏面側に近い位置にある。また、ゲート絶縁膜１３ｂは、高耐圧トランジスタ３ａのゲート電極に高電圧が印加されるため、トンネル絶縁膜１３ａよりも厚く（膜厚Ｔ２＞膜厚Ｔ１）形成されている。電極間絶縁膜１９ｂは、貫通孔２３ｂによって、下層電極膜１５ｂと上層電極膜２５ｂが電気的に接続されている。

キャパシタ素子３ｂは、周辺回路領域３に配設され、半導体基板１１の第１の上面１２ａを上端面として、第２の上面１２ｂを底面とする凹部１８が配設され、凹凸面に沿うように第３の絶縁膜であるキャパシタ誘電体膜１３ｃ（膜厚Ｔ１）が配設されている。キャパシタ誘電体膜１３ｃ上に第３電極膜である下層電極膜１５ｃ、その上に電極間絶縁膜１９ｃ、その上に上層電極膜２５ｃ、及び、その上にメタル層３１ｃが配設されている。電極間絶縁膜１９ｃは、貫通孔２３ｃによって、下層電極膜１５ｃと上層電極膜２５ｃが電気的に接続されている。

メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、高耐圧トランジスタ３ａ、及びキャパシタ素子３ｂは、層間絶縁膜３６で被覆されている。

半導体記憶装置は、例えば、ＮＡＮＤ型不揮発性メモリである。メモリセル領域１において、図１（ａ）の紙面左右方向に素子分離絶縁膜１７からなる素子分離領域９で分離された素子領域７が帯状に複数本並列して配設されている。この素子領域７上方には、ビット線（図示略）が左右方向に配設され、また図の紙面上下方向にワード線を構成するメタル層３１ａが帯状に複数本並列して配設されている。なお、図１（ａ）は、図１（ｃ）に示される層間絶縁膜３６が取り除かれた状態の平面図である。

素子領域７とメタル層３１ａの交差部にはそれぞれメモリセルトランジスタ１ａが配置されている。図１（ｃ）に示すように、半導体基板１１の拡散領域３３を介して紙面左右方向に直列接続されたメモリセルトランジスタ１ａが配列されている。配列されたメモリセルトランジスタ１ａの外側には、選択ゲート線を構成するメタル層３１ａがメモリセルトランジスタ１ａのメタル層３１ａに並行に配設され、素子領域７と選択ゲート線の交差部には選択ゲートトランジスタ１ｂが配置されている。選択ゲートトランジスタ１ｂは、拡散領域３３を介してメモリセルトランジスタ１ａに直列接続されている。

図１（ｂ）は、図１（ｃ）に示される層間絶縁膜３６が取り除かれた状態の平面図である。図１（ｂ）、（ｃ）に示すように、キャパシタ素子３ｂは素子分離絶縁膜１７で区分された素子形成領域に配設されている。破線で示される配置面積４１は、素子分離絶縁膜１７で区分された領域であり、一方の電極をなす半導体基板１１と他方の電極をなす下層電極膜１５ｃが対向配置された平面図上で占める領域である。

配置面積４１の中に位置する凹部１８は、並列して紙面縦方向に伸びたストライプ状をなしている。凹部１８は、所定の深さ（（膜厚Ｔ２）−（膜厚Ｔ１））を有して、凹部１８の側面の面積分が配置面積４１に加えられて、キャパシタ素子３ｂの対向する電極の表面積が構成される。凹部１８は、縦方向のストライプ状に限定されず、例えば、その他の方向を有するストライプ状でもよい。また、図２（ａ）に示すように、凹部１８は、格子状とすることは可能であり、図２（ｂ）に示すように、ドット状とすることも可能である。

メタル層３１ｃの上面に接続して、半導体基板１１の上面にほぼ垂直な方向に、プラグ３９が配設されている。また、素子分離絶縁膜１７によって隔てられたキャパシタ誘電体膜１３ｃ外側に、半導体基板１１の拡散領域３５に接続したプラグ３８が、半導体基板１１の上面にほぼ垂直な方向に配設されている。つまり、キャパシタ素子３ｂの一方の電極の半導体基板１１は、プラグ３８によって上方へ引き出され、他方の電極の下層電極膜１５ｃは、上層電極膜２５ｃ、メタル層３１ｃ、及びプラグ３９に接続され上方へ引き出されている。なお、キャパシタ素子３ｂは、平面視で配置面積４１の外側に、半導体基板１１からプラグ３８が引き出されるので、プラグ３８のために一定の面積が必要であるが、キャパシタ素子３ｂの大きさは配置面積４１に大きく依存する。

高耐圧トランジスタ３ａは、キャパシタ素子３ｂと同様に周辺回路領域３にあり、例えば、キャパシタ素子３ｂと隣接またはキャパシタ素子３ｂから離れて配設されている。高耐圧トランジスタ３ａは、選択ゲートトランジスタ１ｂに比較して、ゲート長、ゲート幅が大きく、より大きな配置面積を占めている。高耐圧トランジスタ３ａは、半導体基板１１のゲート長方向の両端部にソース／ドレインとなる拡散領域３４が配設されている。図示を省略するが、高耐圧トランジスタ３ａとキャパシタ素子３ｂのプラグ３８、３９は配線層等によって、直接または他の素子等を介して接続される。

図１（ｃ）に示すように、選択ゲートトランジスタ１ｂ、高耐圧トランジスタ３ａ、キャパシタ素子３ｂは、下層電極膜１５ａ、１５ｂ、１５ｃより上層において、同様な構成を有している。

一方、選択ゲートトランジスタ１ｂ、高耐圧トランジスタ３ａ、キャパシタ素子３ｂは、半導体基板１１から下層電極膜１５ａ、１５ｂ、１５ｃにかけて、次のような差異を有している。メモリセル領域１の半導体基板１１は、裏面からの高さが高い第１の上面１２ａを有する。周辺回路領域３の高耐圧トランジスタ３ａの半導体基板１１は、裏面からの高さが相対的に低い第２の上面１２ｂを有する。キャパシタ素子３ｂの半導体基板１１は、凹部１８を有し、凹部１８の上端面が第１の上面１２ａ、凹部１８の底面が第２の上面１２ｂからなり、上端面と底面を結ぶ凹部１８の側面は、上端面にほぼ垂直な面を有する。

図１（ｄ）に示すように、選択ゲートトランジスタ１ｂのトンネル絶縁膜１３ａの膜厚Ｔ１、高耐圧トランジスタ３ａのゲート絶縁膜１３ｂの膜厚Ｔ２に対して、キャパシタ素子３ｂのキャパシタ誘電体膜１３ｃの第１の上面１２ａ上の膜厚はＴ１となっている。キャパシタ素子３ｂのキャパシタ誘電体膜１３ｃの第２の上面１２ｂ上の膜厚もほとんどＴ１となり、凹部１８の側面上の膜厚はＴ１より少し小さい部分を有する場合がある。また、キャパシタ誘電体膜１３ｃの膜厚は、凹部１８の側面と第１の上面１２ａとの境界部分、側面と第２の上面１２ｂとの境界部分は、膜厚変動の大きい場合がある。

トンネル絶縁膜１３ａの上面、ゲート絶縁膜１３ｂの上面、及び第２の上面１２ｂに位置するキャパシタ誘電体膜１３ｃの上面はほぼ面一をなしている。例えば、膜厚Ｔ２は膜厚Ｔ１の約５倍となるように設定される場合、第１の上面１２ａと第２の上面１２ｂとの高さの差（（膜厚Ｔ２）−（膜厚Ｔ１））が、膜厚Ｔ１のほぼ４倍に設定される。より具体的には、膜厚Ｔ１を約８ｎｍとすると、膜厚Ｔ２は約４０ｎｍとなる。

トンネル絶縁膜１３ａ、ゲート絶縁膜１３ｂ、キャパシタ誘電体膜１３ｃの上の下層電極膜１５ａ、１５ｂ、１５ｃは、ほぼ一定の膜厚を有している。下層電極膜１５ａ、１５ｂは、平坦なトンネル絶縁膜１３ａ、ゲート絶縁膜１３ｂに対応して、ほぼ面一な上面となる。下層電極膜１５ｃは、キャパシタ誘電体膜１３ｃの凹凸面に対応して、上面に高低差（図示略）を生じる場合がある。第１の上面１２ａの上に位置する下層電極膜１５ｃの上面は、下層電極膜１５ａ、１５ｂの上面とほぼ面一となる。

電極間絶縁膜１９ａ、１９ｂ、１９ｃは、下側の下層電極膜１５ａ、１５ｂ、１５ｃの上面を反映した上面を形成する。貫通孔２３ａ、２３ｂとほぼ同じ高さに形成されるように、貫通孔２３ｃは、半導体基板１１の第１の上面１２ａに対向する直上に形成されている。

プラグ３９は、半導体基板１１の第１の上面１２ａに対向する直上の位置に形成されている。選択ゲートトランジスタ１ｂ及び高耐圧トランジスタ３ａのメタル層３１ａ、３１ｂに接続するプラグ（図示略）の高さ方向の接続位置が、プラグ３９の接続位置とほぼ同じとするためである。

次に、半導体記憶装置１の製造方法について説明する。図３（ａ）に示すように、例えば、シリコンからなる半導体基板１１上に、キャパシタ素子３ｂ形成領域に形成される凹部１８及び高耐圧トランジスタ３ａのゲート絶縁膜１３ｂが形成される領域を開口するようにパターニングしたフォトレジストからなるマスク膜５１を形成する。半導体基板１１は、メモリセル領域１及び周辺回路領域３において、それぞれに適する導電型、ｐ型またはｎ型の不純物拡散がなされている。

図３（ｂ）に示すように、パターニングしたマスク膜５１をマスクとして半導体基板１１がＲＩＥ（Reactive Ion Etching）法によりエッチングされる。高耐圧トランジスタ３ａ形成領域の半導体基板１１表面が下げられ、キャパシタ素子３ｂ形成領域に凹部１８が形成される。エッチングで残された面が第１の上面１２ａ、エッチングされて新たにできた面が第２の上面１２ｂである。凹部１８の段差は、メモリセル領域１のトンネル絶縁膜１３ａ及び高耐圧トランジスタ３ａのゲート絶縁膜１３ｂの膜厚によって決められる。凹部１８の段差は、例えば、約３２ｎｍである。

図３（ｃ）に示すように、マスク膜５１を除去した後、半導体基板１１の表面にゲート絶縁膜１３ｂとなるシリコン酸化膜が形成される。シリコン酸化膜は、例えば、熱酸化またはウェット酸化により形成される。ゲート絶縁膜１３ｂの膜厚は、例えば、約４０ｎｍである。

図３（ｄ）に示すように、高耐圧トランジスタ３ａにゲート絶縁膜１３ｂを残すように、半導体基板１１上に、パターニングしたフォトレジストからなるマスク膜５２を形成し、マスク膜５２をマスクとして、シリコン酸化膜が薬液によりエッチングされる。

図３（ｅ）に示すように、マスク膜５２を除去した後、半導体基板１１の表面にトンネル絶縁膜１３ａ及びキャパシタ誘電体膜１３ｃとなるシリコン酸化膜が、例えば、熱酸化により形成される。ゲート絶縁膜１３ｂとなるシリコン酸化膜が形成された領域では、シリコン酸化膜の増加は無視できる程度に小さい。トンネル絶縁膜１３ａ及びキャパシタ誘電体膜１３ｃの膜厚は、例えば、約８ｎｍである。トンネル絶縁膜１３ａ及びゲート絶縁膜１３ｂの上面、並びに第１の上面１２ａ上のキャパシタ誘電体膜１３ｃの上面は、実施的に面一となる。

図４（ａ）に示すように、トンネル絶縁膜１３ａ、ゲート絶縁膜１３ｂ、及びキャパシタ誘電体膜１３ｃの上に、例えば、多結晶シリコンからなる下層電極膜１５ａ、１５ｂ、１５ｃを膜厚５０ｎｍから１００ｎｍ程度形成する。多結晶シリコンに、例えばリンまたはヒ素またはボロン等の不純物をドープすることは可能である。下層電極膜１５ｃの上面は、凹部１８の直上で、対応した凹部（図示略）を有することが多い。下層電極膜１５ａ、１５ｂの上面、及び第１の上面１２ａ上の下層電極膜１５ｃの上面は、実施的に面一となる。

図４（ｂ）に示すように、この下層電極膜１５ａ、１５ｂ、１５ｃ上に、例えばシリコン窒化膜からなるマスク膜５３を、例えば、膜厚４００ｎｍ程度形成し、マスク膜５３上にフォトレジスト（図示略）を塗布し、フォトリソグラフィ法によりマスク膜５３がパターンニングされている。

図４（ｃ）に示すように、パターニングされたマスク膜５３をマスクとして、ＲＩＥ法により、下層電極膜１５ａ、１５ｂ、１５ｃ、トンネル絶縁膜１３ａ、ゲート絶縁膜１３ｂ、及びキャパシタ誘電体膜１３ｃをエッチングして、半導体基板１１内に達する素子分離溝５４を形成する。図４（ｃ）においては、キャパシタ素子３ｂ形成領域にのみ素子分離溝５４が出現しているが、メモリセル領域１及びキャパシタ素子３ｂ形成領域以外の周辺回路領域３にも素子分離溝５４が形成される。素子分離溝５４は、半導体基板１１上の素子を十分に分離する必要があるので、第１の上面１２ａの位置よりずっと深い位置、例えば、２００〜３００ｎｍ下に底面を有している。

図４（ｄ）に示すように、素子分離溝５４に、例えばシリコン酸化膜からなる素子分離絶縁膜１７を埋め込んだ後、マスク膜５３をストッパとしてＣＭＰ（Chemical Mechanical Polishing）により、素子分離絶縁膜１７の上面とマスク膜５３の上面とがほぼ面一に形成される。素子分離絶縁膜１７により区分された素子形成領域、例えば、周辺回路領域３の他にメモリセル領域１の素子領域７（図１（ａ）参照）等が自己整合的に形成される。

図５（ａ）に示すように、素子分離絶縁膜１７の上部をウェットエッチングまたはＲＩＥ法により除去し、素子分離絶縁膜１７の上面を下層電極膜１５ａ、１５ｂ、１５ｃの上面の高さとほぼ同じにする。なお、その後の工程で、下層電極膜１５ａ、１５ｂ、１５ｃをストッパとしてＣＭＰにより、素子分離絶縁膜１７と下層電極膜１５ａ、１５ｂ、１５ｃとがほぼ面一に形成されることも可能である。その結果、電極間絶縁膜１９ｂを半導体基板１１の主平面にほぼ平行に形成することができるため、後の上層配線の工程におけるプロセスマージンが向上できる。

図５（ｂ）に示すように、マスク膜５３を除去した後、下層電極膜１５ａ、１５ｂ、１５ｃの上に、例えばＯＮＯ（Oxide-Nitride-Oxide）膜からなる電極間絶縁膜１９ａ、１９ｂ、１９ｃが膜厚１０ｎｍから２０ｎｍ程度形成される。電極間絶縁膜１９ａ、１９ｂ、１９ｃは、Ｏ−Ｎ−Ｏの３層構造に限定されるものではない。電極間絶縁膜１９ａ、１９ｂ、１９ｃの上に、多結晶シリコンからなる下部上層電極膜２４ａ、２４ｂ、２４ｃを形成する。下部上層電極膜２４ａ、２４ｂ、２４ｃは、電気的な特性の一層の安定化を図ることが可能である。

図５（ｃ）に示すように、下部上層電極膜２４ａ、２４ｂ、２４ｃの上に、フォトリソグラフィ法により、パターニングされたマスク膜（図示略）を形成し、このマスク膜をマスクとして下部上層電極膜２４ａ、２４ｂ、２４ｃを貫通し、電極間絶縁膜１９ａ、１９ｂ、１９ｃを貫通する貫通孔２３ａ、２３ｂ、２３ｃを、それぞれ形成する。なお、下部上層電極膜２４ａ、２４ｂ、２４ｃを省略し、電極間絶縁膜１９ａ、１９ｂ、１９ｃの上に、パターニングされたマスク膜を形成し、このマスク膜をマスクとして電極間絶縁膜１９ａ、１９ｂ、１９ｃを貫通する貫通孔２３ａ、２３ｂ、２３ｃを、それぞれ形成することも可能である。貫通孔２３ａ、２３ｂ、２３ｃは、確実な開口とするために、下層電極膜１５ａ、１５ｂ、１５ｃの中に達していることが好ましい。

貫通孔２３ｃが形成される電極間絶縁膜１９ｃの上面と、貫通孔２３ａ、２３ｂが形成される電極間絶縁膜１９ａ、１９ｂの上面の高さをほぼ同じ高さに形成するように、貫通孔２３ｃは半導体基板１１の凹凸面の上端面（第１の上面１２ａ）に対向する直上に形成されることが好ましい。凹部１８の直上を避けることにより、貫通孔２３ａ、２３ｂ、２３ｃが形成される電極間絶縁膜１９ａ、１９ｂ、１９ｃの上面の位置がほぼ同じになるため、より確実に開口することが可能となる。なお、メモリセルトランジスタ１ａ形成領域には、貫通孔は形成されない。

図５（ｄ）に示すように、貫通孔２３ａ、２３ｂ、２３ｃを埋めて、下部上層電極膜２４ａ、２４ｂ、２４ｃを被うように、多結晶シリコン膜を形成する。下部上層電極膜２４ａ、２４ｂ、２４ｃは、一体化されて、合計の膜厚１２０ｎｍ〜２５０ｎｍ程度の上層電極膜２５ａ、２５ｂ、２５ｃとなる。

更に、上層電極膜２５ａ、２５ｂ、２５ｃの上に、例えば、タングステンからなるメタル層３１ａ、３１ｂ、３１ｃを膜厚２０ｎｍから６０ｎｍ程度形成する。メタル層３１ａ、３１ｂ、３１ｃを、シリサイド層で置き換えることは可能である。つまり、例えばタングステン、チタン、コバルトやニッケルを上層電極膜２５ａ、２５ｂ、２５ｃ上に堆積させ、高温で反応させるサリサイドプロセスによりシリサイド層を形成する。なお、メタル層３１ａ、３１ｂ、３１ｃは、本工程では形成されず、後続の図６（ｃ）に示す層間絶縁膜３６を形成した後、上層電極膜２５ａ、２５ｂ、２５ｃの上面を露出させて、上層電極膜２５ａ、２５ｂ、２５ｃの上面に形成されてもよい。

図６（ａ）に示すように、メタル層３１ａ、３１ｂ、３１ｃの上に、例えばシリコン酸化膜からなるマスク膜５５を形成し、マスク膜５５上にフォトレジスト（図示略）を塗布し、フォトリソグラフィ法によりマスク膜５５がパターンニングされている。マスク膜５５は、少なくとも、メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、及び高耐圧トランジスタ３ａのゲート電極部となる領域、並びにキャパシタ素子３ｂの電極等となる領域を残すようにパターニングされている。

図６（ｂ）に示すように、マスク膜５５をマスクとして、ＲＩＥ法による異方性エッチングによって、メタル層３１ａ、３１ｂ、３１ｃ、上層電極膜２５ａ、２５ｂ、２５ｃ、電極間絶縁膜１９ａ、１９ｂ、１９ｃ、下層電極膜１５ａ、１５ｂ、１５ｃを除去して、メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、及び高耐圧トランジスタ３ａのゲート電極部、並びにキャパシタ素子３ｂの電極部を形成する。高耐圧トランジスタ３ａのゲート電極部では、更にマスク膜５５で覆われないゲート絶縁膜１３ｂが除去される。なお、下層電極膜１５ａ、１５ｃの除去後、引き続き異方性エッチングすることによりトンネル絶縁膜１３ａ及びキャパシタ誘電体膜１３ｃを除去することも可能である。

マスク膜５５が残っている場合、マスク膜５５を取り除く。マスク膜５５は、この異方性エッチング時に、全て除去されても差し支えない。

その後、イオン注入法により、メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、及び高耐圧トランジスタ３ａのゲート電極部をマスクとして、それぞれ、半導体基板１１に拡散領域３３、３４を形成する。また、キャパシタ素子３ｂの電極部をマスクとして、半導体基板１１に拡散領域３５を形成する。メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、及び高耐圧トランジスタ３ａの拡散領域３３、３４は、ソース／ドレインとなる。

図示を省略するが、メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、及び高耐圧トランジスタ３ａのゲート電極部、並びにキャパシタ素子３ｂの電極部の側面にサイドウォール絶縁膜を形成し、サイドウォール絶縁膜に対して自己整合的に不純物を注入することも可能である。また、トンネル絶縁膜１３ａ及びキャパシタ誘電体膜１３ｃを除去して、拡散領域３３、３５をイオン注入法により形成することも可能である。

図６（ｃ）に示すように、メモリセルトランジスタ１ａ、選択ゲートトランジスタ１ｂ、及び高耐圧トランジスタ３ａのゲート電極部、並びにキャパシタ素子３ｂの電極部等を被うように、半導体基板１１の全面に層間絶縁膜３６が形成される。

図７に示すように、フォトリソグラフィ法により、例えば、フォトレジストからなるパターニングされたマスク膜（図示略）を形成し、このマスク膜をマスクとして、キャパシタ素子３ｂの拡散領域３５に達する貫通孔５６を、層間絶縁膜３６に形成する。図示を省略するが、貫通孔５６は、メモリセル領域１及び高耐圧トランジスタ３ａのソース／ドレインに接続するコンタクトプラグ用の貫通孔と共通の工程となる。

また、同様にして、キャパシタ素子３ｂのメタル層３１ｃに達する貫通孔５７を、層間絶縁膜３６に形成する。貫通孔５７は、半導体基板１１の凹凸面の上端面（第１の上面１２ａ）に対向する直上に形成されている。図示を省略するが、貫通孔５７は、メモリセル領域１及び高耐圧トランジスタ３ａのメタル層３１ａ、３１ｂに接続するビアプラグ用の貫通孔と共通の工程となる。なお、貫通孔５７は貫通孔５６と同時に形成することも可能である。メタル層３１ａ、３１ｂに接続するビアプラグ用の貫通孔と共通の工程で貫通孔５７をより確実に開口するために、貫通孔５７は、半導体基板１１凹凸面の凹部１８の直上を避けることが好ましい。貫通孔５７が形成されるキャパシタ素子３ｂのメタル層３１ｃの上面と、メタル層３１ａ、３１ｂの上面の高さがほぼ同じになるからである。

その後、マスク膜を取り除き、貫通孔５６、５７に、例えばタングステンを埋め込むことにより、キャパシタ素子３ｂの相異なる２つの電極にそれぞれ電気的に接続されたプラグ３８、３９が形成される（図１参照）。この後、それぞれのプラグ３８、３９に接続される上層メタル配線等（図示略）が形成される。

上述したように、半導体記憶装置は、キャパシタ素子３ｂが、周辺回路領域３に配設され、メモリセル領域１のメモリセルトランジスタ１ａ及び選択ゲートメモリセルトランジスタ１ｂの半導体基板１１の上面と同じ第１の上面１２ａ、及び周辺回路領域３の高耐圧トランジスタ３ａの半導体基板１１の上面と同じ第２の上面１２ｂをそれぞれ上端面及び底面とする凹部１８を有する凹凸面上に配設され、トンネル絶縁膜１３ａと同じ膜厚を有するキャパシタ誘電体膜１３ｃを有している。キャパシタ誘電体膜１３ｃ上に、下面に凹凸面に対応した凹凸をなす下層電極膜１５ｃが配設され、半導体基板１１及び下層電極膜１５ｃが、対向する電極となっている。

キャパシタ素子３ｂは、半導体基板１１に接続されたプラグ３８、並びに下層電極膜１５ｃが貫通孔２３ｃを有する電極間絶縁膜１９ｃ、上層電極膜２５ｃ、及びメタル層３１ｃを介して接続されたプラグ３９で引き出されている。従来から配設されているキャパシタ素子と異なり、キャパシタ素子３ｂは、第１の上面１２ａ及び第２の上面１２ｂによる凹部１８を有する半導体基板１１、半導体基板１１に対応した凹凸をなすキャパシタ誘電体膜１３ｃ、キャパシタ誘電体膜１３ｃに対応した凹凸をなす下層電極膜１５ｃを有する。これらはメモリセルトランジスタ１ａ、選択ゲートメモリセルトランジスタ１ｂ、及び高耐圧トランジスタ３ａを製造する工程に組み込んで、新たな工程を追加することなく製造可能である。

その結果、キャパシタ誘電体膜１３ｃは、凹部１８の側面に相当する面積の増加が図られ、平面視で一定の配置面積４１に対して、キャパシタ素子３ｂの容量が大きくなる。一方、容量を一定とすると配置面積４１をより小さく形成することが可能となる。つまり、半導体記憶装置は、高集積化、小型化が可能となる。

キャパシタ誘電体膜１３ｃの凹凸は、メモリセル領域１のトンネル絶縁膜１３ａ及び高耐圧トランジスタ３ａのゲート絶縁膜１３ｂの膜厚に基づいて決められる第１の上面１２ａ及び第２の上面１２ｂで規定される。第１の上面１２ａと第２の上面１２ｂとの段差は、第１の上面１２ａと素子分離絶縁膜１７の底面との段差（例えば、特許文献１参照）より小さくなるので、つまり、開口寸法に対する深さの比が小さくなるので、再現性のより高い凹部１８及び均一な膜厚のキャパシタ誘電体膜１３ｃの形成が可能となる。本実施の形態の半導体記憶装置は、凹部１８の側面の深さ方向の大きさは小さくなるものの、安定した容量のキャパシタ素子３ｂを製造可能となる。キャパシタ素子３ｂの容量は、凹部１８が配設される密度、すなわち、凹凸を形成する側面の数を増やすことにより大きくすることが可能である。

また、トンネル絶縁膜１３ａ、ゲート絶縁膜１３ｂ、及び第１の上面１２ａ上のキャパシタ誘電体膜１３ｃの上面は、面一である。これらの面上に積層される下層電極膜１５ａ、１５ｂ、１５ｃ、電極間絶縁膜１９ａ、１９ｂ、１９ｃ、上層電極膜２５ａ、２５ｂ、２５ｃ、及びメタル層３１ａ、３１ｂ、３１ｃは、それぞれ面一に形成される。従って、凹凸を有するキャパシタ素子３ｂの貫通孔２３ｃ、５６、５７は、凹部１８の直上を避けて配設することにより、エッチング時間の調整等を行うことなく、安定した開口が可能となる。

以上、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施の形態では、半導体記憶装置がＮＡＮＤ型不揮発性メモリである例を示したが、ＮＯＲ型、ＡＮＤ型、及びＤｉＮＯＲ（Divided bit line NOR）型等不揮発性メモリ、並びにＮＡＮＤ型を含むこれらの不揮発性メモリ及びＳＲＡＭ（Static Random Access Memory）等を混載したロジックＬＳＩ等に適用することが可能である。

以下の付記に記載されているような構成が考えられる。
（付記１） 裏面に対向する第１の上面を有する第１領域、並びに前記裏面に対向し前記第１の上面より前記裏面に近い第２の上面及び前記第１の上面を有する第２領域を有する半導体基板と、前記第１領域の前記第１の上面上に配設された第１の絶縁膜、及び前記第１の絶縁膜上に配設された第１電極膜を有する第１の回路素子と、前記第２領域の前記第２の上面上に配設され、前記第１の絶縁膜より厚い第２の絶縁膜、及び前記第２の絶縁膜上に配設され、前記第１電極膜と同じ膜厚の第２電極膜を有する第２の回路素子と、前記第２領域に配設され、前記第１の上面及び前記第２の上面をそれぞれ上端面及び底面とする凹凸面、前記凹凸面に沿って配設される第３の絶縁膜、及び前記第３の絶縁膜上に配設された第３電極膜を有するキャパシタ素子とを備えている半導体記憶装置。

（付記２） 前記第３の絶縁膜は、前記第１の上面及び前記第２の上面の上で同じ膜厚を有する付記１に記載の半導体記憶装置。

（付記３） 前記凹凸面の凹部のなすパターンは、平面視において、ストライプ状、格子状、またはドット状である付記１に記載の半導体記憶装置。

（付記４） 前記第１乃至第３電極膜の上に貫通孔を有する電極間絶縁膜が配設され、前記第３電極膜の上の前記電極間絶縁膜の前記貫通孔は、前記第１の上面の直上に位置するように配設されている付記１に記載の半導体記憶装置。

１ メモリセル領域
１ａ メモリセルトランジスタ
１ｂ 選択ゲートトランジスタ
３ 周辺回路領域
３ａ 高耐圧トランジスタ
３ｂ キャパシタ素子
７ 素子領域
９ 素子分離領域
１１ 半導体基板
１２ａ 第１の上面
１２ｂ 第２の上面
１３ａ トンネル絶縁膜
１３ｂ ゲート絶縁膜
１３ｃ キャパシタ誘電体膜
１５ａ、１５ｂ、１５ｃ 下層電極膜
１７ 素子分離絶縁膜
１８ 凹部
１９ａ、１９ｂ、１９ｃ 電極間絶縁膜
２３ａ、２３ｂ、２３ｃ、５６、５７ 貫通孔
２４ａ、２４ｂ、２４ｃ 下部上層電極膜
２５ａ、２５ｂ、２５ｃ 上層電極膜
３１ａ、３１ｂ、３１ｃ メタル層
３３、３４、３５ 拡散領域
３６ 層間絶縁膜
３８、３９ プラグ
４１ 配置面積
５１、５２、５３、５５ マスク膜
５４ 素子分離溝
Ｔ１、Ｔ２ 膜厚

Claims (5)

1. 裏面に対向する第１の上面を有する第１領域、並びに前記裏面に対向し前記第１の上面より前記裏面に近い第２の上面及び前記第１の上面を有する第２領域を有する半導体基板と、
   前記第１領域の前記第１の上面上に配設された第１の絶縁膜、及び前記第１の絶縁膜上に配設された第１電極膜を有する第１の回路素子と、
   前記第２領域の前記第２の上面上に配設され、前記第１の絶縁膜より厚い第２の絶縁膜、及び前記第２の絶縁膜上に配設され、前記第１電極膜と同じ膜厚の第２電極膜を有する第２の回路素子と、
   前記第２領域に配設され、前記第１の上面及び前記第２の上面をそれぞれ上端面及び底面とする凹凸面、前記凹凸面に沿って配設される第３の絶縁膜、及び前記第３の絶縁膜上に配設された第３電極膜を有するキャパシタ素子と、
   を備えていることを特徴とする半導体記憶装置。
2. 前記第１の絶縁膜、前記第２の絶縁膜、及び前記第１の上面上の前記第３の絶縁膜は、前記裏面に対して同じ高さの上面を有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の上面及び前記第２の上面の上の前記第３の絶縁膜は、前記第１の絶縁膜と同じ膜厚を有することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 半導体基板の第１領域に、第１の絶縁膜とその上の電極間絶縁膜で分離された２層からなるゲート電極を有する第１の回路素子を備え、前記半導体基板の第２領域に、前記第１の絶縁膜より膜厚の大きな第２の絶縁膜とその上の前記電極間絶縁膜の貫通孔で接続された２層からなるゲート電極を有する第２の回路素子及び前記電極間絶縁膜の貫通孔で接続された２層からなる電極を有するキャパシタ素子を備える半導体記憶装置の製造方法であって、
   前記半導体基板の第１の上面に対して、前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との差だけ選択的にエッチングし、前記第２の回路素子に前記半導体基板の裏面に対向し前記第１の上面より前記裏面に近い第２の上面を、前記キャパシタ素子に前記第１の上面と前記第２の上面とからなる凹部を設ける工程と、
   前記第２の回路素子となる前記半導体基板上に前記第２の絶縁膜を形成し、前記第１領域及び前記キャパシタ素子となる前記半導体基板上に前記第１の絶縁膜を形成する工程と、
   前記第１及び第２の絶縁膜の上に、下層電極膜を形成する工程と、
   前記下層電極膜の上に前記電極間絶縁膜を形成する工程と、
   前記第２の回路素子及び前記キャパシタ素子の前記電極間絶縁膜に貫通孔を形成する工程と、
   前記第１及び第２領域の前記電極間絶縁膜上、前記貫通孔によって露出した表面上に上層電極膜を形成する工程と、
   を備えていることを特徴とする半導体記憶装置の製造方法。
5. 前記キャパシタ素子の前記貫通孔は、前記第１の上面の直上に位置するように形成されることを特徴とする請求項４に記載の半導体記憶装置の製造方法。

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