KR102140048B1 - 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법 - Google Patents

자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법 Download PDF

Info

Publication number
KR102140048B1
KR102140048B1 KR1020140018328A KR20140018328A KR102140048B1 KR 102140048 B1 KR102140048 B1 KR 102140048B1 KR 1020140018328 A KR1020140018328 A KR 1020140018328A KR 20140018328 A KR20140018328 A KR 20140018328A KR 102140048 B1 KR102140048 B1 KR 102140048B1
Authority
KR
South Korea
Prior art keywords
layer
etch stop
pattern
magnetic
sacrificial
Prior art date
Application number
KR1020140018328A
Other languages
English (en)
Other versions
KR20150097136A (ko
Inventor
노은선
박종철
권신
권형준
김채령
윤혜지
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140018328A priority Critical patent/KR102140048B1/ko
Priority to US14/533,084 priority patent/US9306156B2/en
Publication of KR20150097136A publication Critical patent/KR20150097136A/ko
Application granted granted Critical
Publication of KR102140048B1 publication Critical patent/KR102140048B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

자기 메모리 소자를 위한 자기 터널 접합 구조물을 형성하기 위하여, 기판 상에 제1 희생막, 식각 저지막 및 제2 희생막을 순차적으로 형성하고 그것들을 관통하는 홀들을 형성한다. 상기 홀들 내부에 하부 전극들을 형성한다. 상기 제1 및 제2 희생막은 제거하고, 상기 식각 저지막의 일부를 식각하여, 상기 하부 전극들 상부 측벽을 둘러싸는 식각 저지막 패턴들을 형성한다. 상기 하부 전극들 사이에 에어 패드를 생성하면서 상기 식각 저지막 패턴들 사이에 상부 절연막 패턴을 형성한다. 상기 하부 전극들, 식각 저지막 패턴들 및 상부 절연막 패턴 상에 제1 자성막, 터널 베리어막, 제2 자성막 및 상부 전극막을 형성한다. 또한, 상기 상부 전극막, 제2 자성막, 터널 베리어막, 제1 자성막, 상부 절연막 패턴 및 식각 저지막 패턴을 식각하여 상기 하부 전극들과 접촉하고, 제1 자성 패턴, 터널 베리어 패턴, 제2 자성 패턴 및 상부 전극을 포함하는 자기 터널 접합 구조물들을 형성한다. 상기 방법에 의하면, 자기 터널 접합 구조물간의 쇼트 불량이 억제된다.

Description

자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법 {METHOD FOR FORMING A MAGNETIC TUNNEL JUNCTION STRUCTURE FOR MAGENTIC MEMORY DEVICE}
본 발명은 자기 터널 접합 구조물 형성 방법에 관한 것이다. 보다 상세하게, 본 발명은 고집적화된 자기 메모리 소자에 포함되는 자기 터널 접합 구조물의 형성 방법에 관한 것이다.
자기 메모리 소자는 고속 기입 및 고속 읽기 동작이 가능하며, 비휘발성을 가지므로 차세대 메모리로써 부상되고 있다. 상기 자기 메모리 소자는 기존의 반도체 메모리 소자들에서는 사용되지 않는 자성을 갖는 금속 물질들이 포함된다. 상기 자기 메모리 소자의 제조에서, 상기 자성 물질을 포함하는 자기 터널 접합 구조물을 불량없이 형성하는 것이 매우 중요하다.
본 발명의 목적은 공정 불량을 감소시키면서 자기 메모리 소자를 위한 자기 터널 접합 구조물을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 자기 터널 접합 구조물의 형성 방법으로, 기판 상에 제1 희생막, 식각 저지막 및 제2 희생막을 순차적으로 형성한다. 상기 제2 희생막, 식각 저지막 및 제1 희생막을 관통하는 홀들을 형성한다. 상기 홀들 내부에 하부 전극들을 형성한다. 상기 제1 및 제2 희생막은 제거하고 상기 식각 저지막의 일부를 식각하여, 상기 하부 전극들의 상부 측벽을 둘러싸는 상기 식각 저지막 패턴들을 형성한다. 상기 하부 전극들 사이에 에어 패드를 생성하면서 상기 에어 패드 상부를 덮도록, 상기 식각 저지막 패턴들 사이에 상부 절연막 패턴을 형성한다. 상기 하부 전극들, 식각 저지막 패턴들 및 상부 절연막 패턴 상에 제1 자성막, 터널 베리어막, 제2 자성막 및 상부 전극막을 형성한다. 또한, 상기 상부 전극막, 상기 제2 자성막, 상기 터널 베리어막, 상기 제1 자성막, 상기 상부 절연막 패턴 및 상기 식각 저지막 패턴을 식각하여 상기 하부 전극들과 접촉하고, 제1 자성 패턴, 터널 베리어 패턴, 제2 자성 패턴 및 상부 전극을 포함하는 자기 메모리 소자를 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 희생막은 실리콘 산화물을 포함하고, 상기 식각 저지막은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 홀들 내부에 상기 하부 전극들을 형성하기 위하여, 상기 홀들 내부 및 상기 제2 희생막 상에 하부 전극막을 형성한다. 상기 제2 희생막의 상면이 노출되도록 상기 하부 전극막을 연마하여 상기 홀들의 내부에 상기 하부 전극을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 희생막은 제거하고, 상기하부 전극들의 상부 측벽을 둘러싸는 상기 식각 저지막 패턴들을 형성하기 위하여, 상기 식각 저지막이 노출되도록 상기 제2 희생막을 제거한다. 상기 제1 희생막의 상면의 일부를 노출하도록 상기 식각 저지막의 일부를 식각하여 식각 저지막 패턴들을 형성한다. 또한, 상기 식각 저지막 패턴들 사이의 제1 희생막을 제거한다.
상기 식각 저지막 패턴들을 형성하기 위하여, 상기 식각 저지막보다 높게 돌출되는 상기 하부 전극들 측벽에 절연 물질을 포함하는 캡핑 스페이서를 형성한다. 또한, 상기 캡핑 스페이서 사이에 노출되는 상기 식각 저지막을 식각한다. 상기 캡핑 스페이서는 상기 식각 저지막과는 다른 물질 또는 상기 식각 저지막과 동일한 물질로 형성할 수 있다.
상기 캡핑 스페이서를 형성하기 위하여, 원자층 적층방법으로 하부 전극 측벽 및 식각 저지막 상에 절연 물질막을 형성한다. 또한, 상기 절연 물질막을 이방성 식각한다. 상기 캡핑 스페이서는 상기 제2 희생막을 제거할 때 함께 제거될 수 있다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴 사이에 상부 절연막 패턴을 형성하기 위하여, 상기 식각 저지막 사이 부위 및 상기 하부 전극들을 덮는 상부 절연막을 형성한다. 또한, 상기 하부 전극들의 상부면이 노출되도록 상기 상부 절연막을 연마한다.
상기 상부 절연막은 상기 식각 저지막과 선택적으로 연마되는 물질을 사용하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제2 희생막, 식각 저지막 및 제1 희생막에 형성된 홀들의 측벽에 보호막 패턴을 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 자기 터널 접합 구조물의 형성 방법으로, 기판 상에, 제1 희생막, 식각 저지막 및 제2 희생막이 순차적으로 적층되고, 상기 제2 희생막, 상기 식각 저지막 및 상기 제1 희생막을 관통하는 홀들을 포함하는 몰드 구조물을 형성한다. 상기 홀들 내부에 하부 전극들을 형성한다. 상기 몰드 구조물 중 상기 제1 희생막과 상기 제2 희생막을 모두 제거하고, 상기 하부 전극들의 상부 측벽 상에 식각 저지막 패턴을 형성한다. 상기 하부 전극들 사이에 에어 패드를 생성하면서 상기 에어 패드 상부를 덮는 상부 절연막을 형성한다. 상기 식각 저지막 패턴들 상부면이 노출되도록 상기 상부 절연막 및 하부 전극들을 연마하여, 상기 식각 저지막 패턴들 사이에 상부 절연막 패턴을 형성한다. 상기 하부 전극들, 상기 식각 저지막 패턴들 및 상기 상부 절연막 패턴 상에 제1 자성막, 터널 베리어막, 제2 자성막 및 상부 전극막을 형성한다. 또한, 상기 상부 전극막, 상기 제2 자성막, 상기 터널 베리어막, 상기 제1 자성막, 상기 상부 절연막 패턴 및 식각 저지막 패턴을 식각하여 상기 하부 전극들과 접촉하고, 제1 자성 패턴, 터널 베리어 패턴, 제2 자성 패턴 및 상부 전극을 포함하는 자기 소자 메모리를 제조한다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴들을 형성하기 위하여, 상기 식각 저지막이 노출되도록 상기 제1 희생막을 제거한다. 상기 식각 저지막의 일부 및 상기 제2 희생막 모두를 제거하여 상기 하부 전극들의 상부 측벽을 둘러싸는 상기 식각 저지막 패턴들을 형성한다. 상기 식각 저지막의 일부를 제거하기 위하여, 상기 식각 저지막보다 높게 돌출되는 상기 하부 전극들 측벽에 캡핑 스페이서를 형성한다. 그리고 상기 캡핑 스페이서 사이에 노출되는 상기 식각 저지막을 식각한다.
본 발명의 일 실시예에서, 상기 식각 저지막은 실리콘 질화물을 포함하고, 상기 상부 절연막은 실리콘 산화물을 포함할 수 있다.
본 발명에 의하면, 공정 불량을 감소하면서 자기 터널 접합 구조물들을 형성할 수 있다. 또한, 상기 자기 터널 접합 구조물을 사용하여 양호한 전기적 특성을 갖는 자기 메모리 소자를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 터널 접합 구조물을 나타내는 단면도이다.
도 2 내지 도 13은 도 1에 도시된 자기 터널 접합 구조물의 형성 방법을 나타내는 단면도들이다.
도 14 내지 도 17은 도 1에 도시된 자기 터널 접합 구조물의 형성 방법을 설명하기 위한 평면도들이다.
도 18 내지 도 21은 도 1에 도시된 자기 터널 접합 구조물의 형성하는 다른 방법을 나타내는 단면도들이다.
도 22는 본 발명의 일 실시예에 따른 자기 메모리 소자인 STT-MRAM의 단면도이다.
도 23 내지 도 25는 도 22에 도시된 자기 메모리 소자인 STT-MRAM의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 본 발명의 다른 실시예에 따른 메모리 시스템을 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
자기 메모리 소자를 위한 자기 터널 접합(MTJ) 구조물
도 1은 본 발명의 일 실시예에 따른 자기 터널 접합(MAGNETIC TUNNEL JUNCTION, 이하 MTJ) 구조물을 나타내는 단면도들이다.
도 1을 참조하면, 기판(100) 상에 하부 구조물(102)이 구비된다. 상기 하부 구조물(102)의 상부면은 평탄할 수 있다. 상기 하부 구조물에는 전기적 연결을 위한 콘택 영역들, 트랜지스터들, 연결 배선들 및 층간 절연막 등이 포함될 수 있다.
상기 하부 구조물(102) 상에는 필러 형상을 갖는 제1 하부 전극들(118a)이 제공될 수 있다. 상기 제1 하부 전극들(118a)은 상기 콘택 영역들의 상부면의 적어도 일부와 접촉할 수 있다. 상기 제1 하부 전극들(118a)은 어레이 형태로 규칙적으로 배열될 수 있다. 상기 제1 하부 전극들(118a)은 갭을 가지고 서로 이격되어 있다. 상기 제1 하부 전극들(118a) 사이에 공간이 유지되므로, 후술될 MTJ의 자성 물질들이 재증착되는 면적이 증가된다. 그러므로, 상기 자성 물질들이 재증착되더라도, 상기 자성 물질들로 인해 상기 제1 하부 전극들(118a)이 쇼트되는 불량이 감소될 수 있다. 상기 제1 하부 전극들(118a)은 300 Å 내지 1000 Å의 높이를 가질 수 있다. 상기 제1 하부 전극들(118a)은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제1 하부 전극들(118a)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 및/또는 탄탈륨 질화물(TaN) 중의 적어도 하나를 포함하도록 형성될 수 있다.
상기 제1 하부 전극들(118a)의 측벽에는 보호막 패턴(116)이 제공될 수다. 상기 제1 하부 전극들(118a) 사이의 상기 하부 구조물(102) 상부면에는 제1 식각 저지막 패턴(104a)이 제공될 수 있다. 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)은 절연 물질을 포함할 수 있다. 예를들어, 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)은 실리콘 질화물을 포함할 수 있다. 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)이 동일한 물질인 경우, 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)은 서로 연결되는 형상을 가질 수 있다.
각각의 제1 하부 전극들(118a) 상에는 제2 하부 전극(126a), MTJ 패턴(134), 캡핑막 패턴(130a) 및 상부 전극(132a)이 순차적으로 적층될 수 있다. 상기 제1 하부 전극(118a), 제2 하부 전극(126a), MTJ 패턴(134), 캡핑막 패턴(130a) 및 상부 전극(132a)은 필러 형상을 가지며 MTJ 구조물로 제공될 수 있다.
상기 제2 하부 전극(126a)은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제2 하부 전극(126a)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 및/또는 탄탈륨 질화물(TaN) 중의 적어도 하나를 포함하도록 형성될 수 있다. 다른 실시예로, 상기 제2 하부 전극(126a)은 구비되지 않을 수도 있다.
상기 MTJ 패턴(134)은 제1 자성막 패턴(134a). 터널 배리어막 패턴(134b) 및 제2 자성막 패턴(134c)을 포함할 수 있다. 예를들어, 상기 제1 자성막 패턴(134a)은 자화방향이 고정되는 고정막 패턴이고, 상기 제2 자성막 패턴(134c)은 자화방향이 변동될 수 있는 자유막 패턴일 수 있다. 상기 제1 자성막 패턴(134a) 및 제2 자성막 패턴(134c)은 전이금속을 포함하는 자성 물질을 포함할 수 있다. 상기 제1 자성막 패턴(134a) 및 제2 자성막 패턴(134c)은 자화 방향이 수직이 되도록 할 수도 있고, 수평이 되도록 할 수도 있다.
상기 캡핑막 패턴(130a)은 상기 MTJ 패턴들(134)을 보호하기 위하여 제공된다. 상기 캡핑막 패턴(130a)으로 사용할 수 있는 물질의 예로는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 등을 들 수 있다. 상기 캡핑막 패턴(130a)은 이들 중 어느 하나를 단독으로 형성하거나 둘 이상을 적층하여 형성할 수 있다.
상기 상부 전극(132a)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 상부 전극(132a)으로 사용될 수 있는 물질의 예로는 텅스텐(W), 또는 텅스텐 질화물(WN) 등을 들 수 있다.
상기 제2 하부 전극(126a)의 저면은 상기 제1 하부 전극(118a)의 상부면보다 넓은 면적을 가질 수 있으며, 상기 제2 하부 전극(126a)이 상기 제1 하부 전극(118a)의 상부면을 덮을 수 있다.
상기 제2 하부 전극(126a) 저면 가장자리에 상기 보호막 패턴(116)의 상부 측벽과 접촉되는 저지막 패턴(108b)이 제공될 수 있다. 상기 저지막 패턴(108b)은 실리콘 질화물을 포함할 수 있다. 상기 저지막 패턴(108b)은 제1 하부 전극(118a)의 상부 측벽을 둘러싸는 링 형상을 가질 수 있다. 상기 저지막 패턴(108b)은 에어 패드를 생성하기 위해 제공되는 저지막이 일부 잔류하여 생성된 것일 수 있다.
자기 메모리 소자를 위한 자기 터널 접합(MTJ) 구조물 형성 방법
도 2 내지 도 13은 도 1에 도시된 MTJ 구조물의 형성 방법을 나타내는 단면도들이다. 도 14 내지 도 17은 도 1에 도시된 MTJ 구조물의 형성 방법을 설명하기 위한 평면도들이다.
도 2를 참조하면, 기판(100) 상에 하부 구조물(102)을 형성한다. 상기 하부 구조물(102)의 상부면은 평탄면을 가질 수 있다. 상기 하부 구조물은 콘택 영역들을 포함할 수 있다. 상기 하부 구조물(102)은 트랜지스터들, 연결 배선들 및 층간 절연막 등을 포함할 수 있다.
상기 하부 구조물(102) 상에 제1 식각 저지막(104), 제1 희생막(106), 제2 식각 저지막(108) 및 제2 희생막(110)을 순차적으로 형성한다.
상기 제1 식각 저지막(104)은 상기 제1 희생막(106), 제2 식각 저지막(108), 및 제2 희생막(110)에 홀을 형성하기 위한 식각 공정에서 식각 저지막으로 사용된다. 상기 제1 식각 저지막(104)이 형성됨으로써, 상기 식각 공정 시에 하부 구조물(102)의 손상을 최소화시킬 수 있다.
상기 제1 희생막(106)은 후술될 제1 하부 전극을 형성하기 위한 희생막으로 제공된다. 그러므로, 상기 제1 희생막(106)은 형성하고자하는 제1 하부 전극의 높이와 실질적으로 동일한 두께로 형성할 수 있다. 또한, 상기 제1 희생막(106)이 형성된 부위는 후속 공정을 통해 상기 제1 하부 전극 사이의 에어 패드 부위가 된다. 그러므로, 상기 제1 희생막(106)은 상기 에어 패드 부위의 두께와 동일하게 형성될 수 있다. 상기 제1 희생막(106)이 300Å보다 얇으면 에어 패드의 용적이 감소되어 공정 불량을 감소시키기 어려울 수 있다. 또한, 상기 제1 희생막(106)이 1000Å 보다 두꺼우면 패터닝을 위한 공정 시간이 불필요하게 증가될 수 있다. 따라서, 상기 제1 희생막(106)은 300Å 내지 1000Å 으로 형성할 수 있다. 그러나, 상기 제1 희생막(106)의 두께는 이에 한정되지는 않는다.
상기 제2 식각 저지막(108)은 상기 제2 희생막(110)을 제거할 때 정확한 위치에서 식각이 정지되도록 하기 위하여 제공될 수 있다. 또한, 후속 연마 공정 시에는 연마 정지막으로도 제공될 수 있다. 상기 제2 식각 저지막(108)이 100Å 이하이면 공정 진행시에 소모되어 상기 식각 정지막 및 연마 정지막으로 사용되기 어려울 수 있으며, 500Å 이상이면 이를 제거하는데 공정 시간이 증가될 수 있다. 따라서, 상기 제2 식각 저지막(108)은 100Å 내지 500Å으로 형성할 수 있다. 그러나, 제2 식각 저지막(108)의 두께는 이에 한정되지는 않는다.
상기 제2 희생막(110)은 후술될 캡핑 스페이서를 형성하기 위한 부위가 된다. 따라서, 상기 제2 희생막(110)은 형성하고자 하는 캡핑 스페이서의 높이와 동일하거나 상기 캡핑 스페이서보다 높은 두께로 형성될 수 있다.
상기 제1 및 제2 희생막(106, 110)은 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질일 수 있다. 또한, 상기 제1 및 제2 식각 저지막(104, 108)은 상기 제1 및 제2 희생막(106, 110)과 식각 선택비를 가져서, 선택적인 식각이 가능한 물질을 사용할 수 있다. 예를들어, 상기 제1 및 제2 희생막(106, 110)은 실리콘 산화물을 포함하고, 상기 제1 및 제2 식각 저지막(104, 108)은 실리콘 질화물을 포함할 수 있다. 상기 제2 희생막(110)은 이 후에 연마 공정을 통해 평탄화되어야 하므로, 상기 연마 공정에 대한 내성이 있는 물질을 사용할 수 있다. 상기 제1 식각 저지막(104), 제1 희생막(106), 제2 식각 저지막(108) 및 제2 희생막(110)은 화학기상 증착 공정으로 형성할 수 있다.
도 3을 참조하면, 상기 제2 희생막(110) 상에 식각 마스크 패턴(111)을 형성한다. 상기 식각 마스크 패턴(111)은 포토레지스트 패턴을 포함할 수 있다. 상기 식각 마스크 패턴(111)은 규칙적으로 배열되는 홀들을 포함할 수 있다. 상기 홀들은 상기 하부 구조물(102)의 콘택 영역들의 적어도 일부분과 대향할 수 있다.
상기 식각 마스크 패턴(111)을 이용하여 상기 제2 희생막(110), 제2 식각 저지막(108), 제1 희생막(106) 및 제1 식각 저지막(104)을 순차적으로 식각하여 그것들을 관통하는 홀들(114)를 형성할 수 있다. 따라서, 상기 하부 구조물(102) 상에 홀들(114)을 포함하는 몰드 구조물(112)을 형성할 수있다. 예를 들면, 상기 홀들(114)은 몰드 구조물을 관통할 수 있다. 상기 몰드 구조물(112)은 제1 식각 저지막 패턴(104a), 제1 희생막 패턴(106a), 제2 식각 저지막 패턴(108a) 및 제2 희생막 패턴(110a)을 포함할 수 있다. 상기 홀들(114) 내에는 상기 콘택 영역의 적어도 일부분이 노출될 수 있다. 상기 몰드 구조물(112)은 기둥 형상을 갖는 제1 하부 전극을 형성하기 위하여 제공된다. 상기 몰드 구조물(112)을 형성한 다음, 상기 식각 마스크 패턴(111)을 제거할 수 있다.
도 4를 참조하면, 상기 몰드 구조물(112)의 표면 및 하부 구조물(102) 상면을 따라 보호막을 형성할 수 있다. 상기 보호막은 상기 제1 및 제2 희생막 패턴(106a, 110a)과 선택적 식각이 가능하도록 식각 선택비를 갖는 물질로 형성할 수 있다. 상기 제1 및 제2 희생막 패턴(106a, 110a)은 실리콘 산화물을 포함하고, 상기 보호막은 실리콘 질화물을 포함할 수 있다.
상기 보호막을 형성한 이 후에, 상기 보호막을 이방성으로 식각하여상기 홀들(114)의 측벽에 스페이서 형상의 보호막 패턴(116)을 형성한다. 상기 보호막 패턴(116)은 후속 공정에서 형성되는 제1 하부 전극의 측벽을 보호하기 위하여 제공된다.
도 5를 참조하면, 상기 홀들(114) 내부를 채우면서 상기 몰드 구조물(112) 상에 도전막을 형성할 수 있다. 상기 도전막은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 도전막은 텅스텐, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 및/또는 탄탈륨 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
상기 도전막을 평탄화시켜 상기 홀들(114) 각각의 내부를 채우는 제1 예비 하부 전극들(118)을 형성할 수 있다. 상기 평탄화 공정을 수행할 때, 상기 몰드 구조물(112)의 상부도 일부 제거되어 상기 제2 희생막 패턴(110a)의 두께가 낮아질 수도 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 상기 평탄화 공정을 수행함으로써, 상기 제1 예비 하부 전극들(118) 및 제2 희생막 패턴(110a)의 상면은 평탄해질 수 있다.
본 발명의 일실시예에 따라 홀들(114)을 포함하는 몰드 구조물(112)을 먼저 형성한 다음, 상기 홀들(114) 내부에 제1 예비 하부 전극들(118)을 형성할 수 있다. 이 때, 상기 제2 희생막 패턴(110a)은 기판(100)의 전면 상에서 화학 기계적 연막 공정을 적용하여 평탄화될 수 있을 정도의 강성을 갖는 물질을 포함할 수 있다. 때문에, 상기 기판(100)의 전면 상에서 상기 제1 예비 하부 전극들(118)의 배치 밀도가 상대적으로 높은 제1 영역 또는 낮은 제2 영역에서 평탄한 상부면을 갖도록 몰드 구조물(112)이 형성될 수 있다. 예를 들어, 상기 제1 영역은 상기 제1 예비 하부 전극들이 밀집되는 자기 메모리 소자의 메모리 셀의 중심 영역일 수 있고, 상기 제2 영역은 자기 메모리 소자의 주변 회로 영역과 인접하는 메모리 셀의 가장자리 영역일 수 있다.
도 6을 참조하면, 상기 제2 희생막 패턴(110a)을 선택적으로 제거한다. 상기 제2 희생막 패턴(110a)은 플라즈마 데미지가 발생되지 않는 습식 식각 공정을 통해 제거하는 것이 바람직하다. 상기 습식 식각 공정에서 식각액은 예를들어 희석된 불산 식각액을 사용할 수 있다. 상기 식각 공정에서, 상기 제2 식각 저지막 패턴(108a) 및 보호막 패턴(116)이 노출되도록 하면서 상기 제2 희생막 패턴(110a)을 완전하게 제거할 수 있다.
상기 제2 식각 저지막 패턴(108a)으로 인해상기 제2 희생막 패턴(110a)만을 제거할 수 있어서 하부에 남아있는 제1 희생막 패턴(106a)의 식각이 방지되어 그 것의 두께가 균일하다. 또한, 상기 제2 식각 저지막 패턴(108a) 위로 돌출되는 상기 제1 예비 하부 전극들(118)의 두께가 일정하게 유지될 수 있다.
도 14 내지 17은 각각 도 7 내지 10의 평면도이며, 상기 각 평면도들에는 상기 보호막 패턴(116)이 생략되어 있다. 도 7 내지 도 10은 각각 도 14 내지 도 17의 I-I’의 단면도들 일 수 있다.
도 7 및 도 14를 참조하면, 상기 보호막 패턴(116), 제2 식각 저지막 패턴(108a) 및 제1 예비 하부 전극들(118) 표면을 따라 스페이서막을 형성한다. 상기 스페이서막은 상기 제2 희생막 패턴(110a)이 제거된 부위의 표면 프로파일을 따라 얇은 두께로 형성될 수 있다. 일 예로, 상기 스페이서막은 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 스페이서막은 절연 물질을 포함할 수 있다. 상기 스페이서막은 상기 제2 식각 저지막 패턴(108a)과는 다른 물질 또는 상기 제2 식각 저지막 패턴(108a)과 동일한 물질로 형성할 수 있다. 상기 스페이서막은 예를들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 본 실시예에서, 상기 스페이서막은 실리콘 산화물을 사용하는 것으로 설명한다.
이 후, 상기 스페이서막을 이방성 식각하여 상기 제1 예비 하부 전극들(118) 측벽에 캡핑 스페이서(120)를 형성할 수 있다. 계속하여, 상기 캡핑 스페이서들(120) 사이에 노출되는 제2 식각 저지막 패턴(108a)을 식각하여 저지막 패턴(108b)을 형성할 수 있다. 상기 저지막 패턴(108b)은 상기 제1 예비 하부 전극들(118)의 측벽으로부터 돌출되고, 상기 제1 예비 하부 전극들(118)을 둘러싸는 링 형상을 가질 수 있다. 또한, 상기 저지막 패턴(108b) 사이에는 상기 제1 희생막 패턴(106a)의 상부면이 일부 노출될 수 있다.
도 8 및 도 15를 참조하면, 상기 제1 희생막 패턴(106a)을 제거한다. 상기 제1 희생막 패턴(106a)을 제거하는 공정은 습식 식각 공정을 포함할 수 있다. 즉, 상기 캡핑 스페이서들(120) 사이에 노출되는 제1 희생막 패턴(106a)에 식각액이 침투하여 상기 제1 희생막 패턴(106a)이 완전하게 제거될 수 있다. 상기 습식 식각 공정은 예를들어 희석된 불산 식각액을 사용할 수 있다. 상기 식각 공정에서, 상기 저지막 패턴(108b) 및 보호막 패턴(116)은 식각되지 않도록 한다.
본 실시예와 같이, 상기 캡핑 스페이서(120)가 실리콘 산화물로 형성된 경우, 상기 제1 희생막 패턴(106a)을 제거하는 공정에서 상기 캡핑 스페이서(120)도 함께 제거될 수 있다. 따라서, 상기 제1 예비 하부 전극들(118)의 측벽에는 보호막 패턴(116) 및 저지막 패턴(108b)이 남게되고, 상기 저지막 패턴(108b)은 측방으로 돌출될 수 있다. 상기 저지막 패턴(108b) 사이의 이격 거리(d1)는 다른 부위에 비해 상대적으로 좁을 수 있다.
도 9 및 도 16을 참조하면, 상기 제1 예비 하부 전극들(118) 하부에는 갭을 유지하면서 상기 저지막 패턴(108b) 사이 부위를 채우도록 상부 절연막(122)을 형성한다. 상기 상부 절연막(122)은 스탭커버러지 특성이 양호하지 않은 증착 방식으로 증착할 수 있다. 상기 저지막 패턴(108b) 사이 공간이 상대적으로 좁기 때문에 상기 증착 공정을 조절함으로써, 상기 상부 절연막(122)은 상기 저지막 패턴(108b) 사이 부위만 채우도록 형성될 수 있다. 상기 상부 절연막(122)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 상부 절연막(122)은 상기 저지막 패턴(108b)과 선택적으로 연마되는 물질을 사용할 수 있으며, 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 상부 절연막(122)을 형성하면, 상기 제1 예비 하부 전극들(118)사이의 상부가 막히면서 상기 저지막 패턴(108b) 하부의 상기 제1 예비 하부 전극들(118) 사이에는 에어 패드(124)가 생성된다. 즉, 상기 제1 희생막 패턴(106a)이 형성되어 있던 부위가 상기 에어 패드(124)로 제공될 수 있다. 상기 에어 패드(124)는 빈 공간을 포함할 수 있다.
그런데, 상기 제1 희생막 패턴(106a)은 주변의 패턴 밀도 등에 따라 두께가 달라지지 않고 기판 전체에 대해 매우 균일하게 형성되었다. 그러므로, 상기 에어 패드(124)의 용적은 기판 전체에 매우 균일할 수 있다.
도 10 및 도 17을 참조하면, 상기 제1 예비 하부 전극들(118)의 상부면이 노출되도록 상기 상부 절연막(122)을 연마할 수 있다. 상기 연마 공정은 화학 기계적 연마 공정을 포함한다. 상기 연마 시에 제1 예비 하부 전극들(118)의 상부면도 일부 제거되어 제1 하부 전극들(118a)이 형성될 수 있다. 따라서, 상기 제1 하부 전극들(118a) 사이의 상부에는 저지막 패턴(108b) 및 상부 절연막 패턴(122a)이 제공될 수 있다. 또한, 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a) 아래에는 에어 패드(124)가 제공될 수 있다.
상기 상부 절연막(122)이 실리콘 산화물로 형성된 경우에는, 상기 저지막 패턴(108b)의 상부면이 노출될 때까지 연마 공정을 수행할 수 있다. 즉, 상기 저지막 패턴을 연마 정지막으로 사용하여, 상부 절연막(122) 및 제1 예비 하부 전극들(118)을 선택적으로 연마할 수 있다.
이와는 다른 예로, 상기 상부 절연막(122)이 실리콘 질화물로 형성된 경우에는 연마 시간을 조절하여 상기 제1 예비 하부 전극(118)들이 노출되도록 할 수 있다. 따라서, 상기 제1 하부 전극들(118a)의 상부 사이는 저지막 패턴(108b) 및 상부 절연막 패턴(122a)으로 연결되도록 할 수 있다.
상기 화학 기계적 연마에 의해 평탄화하였으므로, 상기 에어 패드(124) 상의 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)의 두께가 매우 균일할 수 있다.
도 11을 참조하면, 상기 제1 하부 전극(118a), 저지막 패턴(108b) 및 상부 절연막 패턴(122a) 상에 제2 하부 전극막(126)을 형성한다. 상기 제2 하부 전극막(126) 상에 MTJ막(128)을 형성할 수 있다. 상기 MTJ막(128)은 제1 자성막(128a). 터널 베리어막(128b) 및 제2 자성막(128c)을 포함할 수 있다. 상기 MTJ막(128)에 포함되는 제1 자성막(128a) 및 제2 자성막(128c)의 자화 방향은 수직이 되도록 할 수도 있고, 수평이 되도록 할 수도 있다. 상기 제2 자성막(128c) 상에 캡핑막(130)을 형성할 수 있다. 상기 캡핑막(130) 상에 상부 전극막(132)을 형성할 수 있다.
상기 제2 하부 전극막(126)은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제2 하부 전극막(126)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 중의 적어도 하나를 포함하도록 형성될 수 있다. 상기 제2 하부 전극막(126)은 상기 제1 하부 전극(118a)과 MTJ막(128) 사이에 개재되어 상기 MTJ막(128)을 보호할 수 있다. 그러나, 이와는 다른 실시예로, 상기 제2 하부 전극막(126)은 형성되지 않을 수도 있다.
상기 제1 자성막(128a)는 자화 방향이 고정되는 고정막일 수 있다. 상기 고정막은 은 전이금속을 포함하는 자성 물질을 포함할 수 있다. 상기 고정막은 Pd, Co, Pt, Fe, Ru, Ta, Ni, B, Mn, Sb, AlCr, Mo, Si, Cu, Ir 또는 이들중 적어도 2개의 원소의 합금 물질들 중 적어도 하나를 포함할 수 있다. 상기 고정막으로 사용할 수 있는 물질의 예로는 코발트철(CoFe), 니켈철(NiFe), 또는 코발트철보론(CoFeB) 등을 들 수 있다. 상기 고정막은 이들을 단독으로 형성하거나 둘 이상을 적층하여 형성할 수 있다.
상기 터널 베리어막(128b)은 산화 마그네슘(MgO) 또는 산화 알루미늄(AlOx)을 포함할 수 있다. 상기 터널 베리어막(128b)은 고정막 및 자유막 (128a, 128c) 사이에서 양자 기계적 터널링이 발생될 수 있도록 절연 터널 장벽을 형성한다. 상기 터널 베리어막(128b)은 1Å 내지 100Å 의 얇은 두께를 가질 수 있다.
상기 제2 자성막(128c)은 자화 방향이 변화될 수 있는 자유막일 수 있다. 상기 자유막은 전이금속을 포함하는 자성 물질을 포함할 수 있다. 상기 자유막(128c)은 Pd, Co, Pt, Fe, Ru, Ta, Ni, B, Mn, Sb, AlCr, Mo, Si, Cu, Ir 또는 이들중 적어도 2개의 원소의 합금 물질들 중 적어도 하나를 포함할 수 있다. 상기 자유막으로 사용할 수 있는 물질의 예로는 코발트철(CoFe), 니켈철(NiFe), 또는 코발트철보론(CoFeB) 등을 들 수 있다. 상기 자유막은 이들을 단독으로 형성하거나 둘 이상을 적층하여 형성할 수 있다. 상기 제2 자성막(128c)은 상기 제1 자성막(128a)보다 얇은 두께로 형성될 수 있다.
상기 캡핑막(130)은 상기 MTJ막 상부를 보호하기 위하여 제공된다. 상기 캡핑막(130)으로 사용할 수 있는 물질의 예로는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 등을 들 수 있다. 상기 캡핑막(130)은 이들을 단독으로 형성하거나 둘 이상을 적층하여 형성할 수 있다.
상기 상부 전극막(132)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 상부 전극막(132)으로 사용될 수 있는 물질의 예로는 텅스텐(W), 또는 텅스텐 질화물(WN) 등을 들 수 있다.
상기 상부 전극막(132)은 MTJ막(128)을 식각하는 공정에서 식각 마스크로도 제공될 수 있다. 상기 식각 공정에서 상기 상부 전극막(132)이 소모될 수 있으므로, 상기 상부 전극막(132)은 최종적으로 형성될 상부 전극보다 더 두껍게 형성한다. 또한, 상기 상부 전극막(132)은 상기 캡핑막(130)보다 더 두껍게 형성할 수 있다.
도 12를 참조하면, 상기 상부 전극막(132) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막 상에 포토레지스트를 코팅하고, 노광 및 현상 공정을 수행하여 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이용하여, 상기 하드 마스크막을 식각하여 하드 마스크 패턴(133)을 형성한다. 상기 하드 마스크 패턴(133)은 실리콘 질화물을 포함할 수 있다. 상기 하드 마스크 패턴(133)은 상기 제1 하부 전극들(118a)의 윗 부분을 덮는 형상을 가질 수 있다.
상기 하드 마스크 패턴(133)을 식각 마스크로 이용하여, 상기 상부 전극막(132)을 패터닝하여 상부 전극(132a)을 형성할 수 있다. 계속하여, 상기 캡핑막(130)을 식각하여 캡핑막 패턴(130a)을 형성할 수 있다. 상기 식각 공정이 완료되면, 상기 하드 마스크 패턴(133)은 대부분 제거되거나 완전하게 제거될 수 있다.
도 13을 참조하면, 상기 상부 전극(132a)을 식각 마스크로 사용하여 상기 제2 자성막(128a), 터널 베리어막(128b) 및 제1 자성막(128c)을 순차적으로 식각할 수 있다. 따라서, 상기 제1 자성막 패턴(134a) 예를 들여 고정막 패턴, 터널 베리어 패턴(134b) 및 제2 자성막 패턴(134c) 예를 들어 자유막 패턴이 적층되는 MTJ 패턴(134)을 형성할 수 있다.
계속하여, 하부에 노출되는 제2 하부 전극막(126), 저지막 패턴(108b) 및 상부 절연막 패턴(122a)을 식각한다. 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)이 식각되면, 상기 에어 패드(124) 상부가 오픈된다. 이 때, 상기 상부 절연막 패턴(122a)이 균일한 두께로 형성되어 있으므로, 상기 에어 패드(134) 상부가 오픈되지 않는 부위 없도록 식각 공정이 수행될 수 있다. 따라서, 상기 제1 하부 전극들(118a) 상에는 제2 하부 전극(126a), MTJ 패턴(134), 캡핑막 패턴(130a), 상부 전극(132a)이 적층되는 MTJ구조물이 형성된다. 상기 MTJ 구조물의 상부 측벽을 둘러싸면서 상기 저지막 패턴(108b)이 일부 남아있을 수 있다.
상기 MTJ막(128)은 자성 물질을 포함하고 있으므로, 물리적 식각 공정인 이온빔 식각 공정을 통해 식각할 수 있다. 즉, 아르곤 이온 스퍼터링 방식의 식각 공정을 통해 식각될 수 있다. 또한, 상기 제2 하부 전극막(126)도 상기 이온빔 식각 공정을 통해 식각할 수 있다.
상기 이온 스퍼터링 공정에 의해 상기 MTJ막(128)을 식각할 때, 제거된 MTJ막(128)은 식각에 의해 패터닝되는 구조물의 측벽이나 저면부에 재증착되는 문제가 발생된다. 상기 MTJ막(128) 내에 포함되는 자성 물질들은 도전성을 갖고 있으므로, 상기 자성 물질들의 재증착에 의해 공정 불량들이 발생하게 된다. 예를들어, 상기 MTJ 구조물들 사이에 자성 물질들이 재증착되는 경우, 서로 이웃하는 상기 MTJ 구조물들이 전기적으로 쇼트되는 불량이 발생된다.
일반적인 경우에, 상기 제2 하부 전극막 아래에는 에어 패드가 구비되지 않고 절연 물질로 이루어지는 절연막 패턴이 구비될 수 있다. 이 경우, 상기 제2 하부 전극막을 패터닝하였을 때 상기 제2 하부 전극 사이의 상기 절연막 패턴 상에는 자성 물질이 재증착될 수 있다. 따라서, 상기 제2 하부 전극들이 서로 쇼트되는 불량이 발생될 수 있다.
그러나, 본 실시예의 경우, 제1 하부 전극들(118a) 사이 부위에는 에어 패드(124)가 생성되어 있다. 그러므로, 상기 MTJ막(128)과 상기 제2 하부 전극막(126)과 저지막 패턴(108b) 및 상부 절연막 패턴(122a)까지 식각하면, 상기 제1 하부 전극들(118a) 사이에 갭을 유지하면서 제2 하부 전극(126a)이 형성된다. 그러므로, 상기 MTJ막이 식각될 때 발생되는 자성 물질들이 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)에 재증착되지만, 식각 공정에 의해 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)은 식각에 의해 물리적으로 절단되기 때문에 상기 MTJ 구조물 간의 쇼트 불량이 발생되지 않는다. 또한, 상기 MTJ 패턴(134) 아래에 위치하는 적층 패턴들 사이의 갭의 깊이가 깊어지므로 자성 물질의 재증착되는 부위의 넓이가 넓어지게 되어, 상기 재증착되는 자성 물질에 의한 쇼트 불량이 감소될 수 있다.
한편, 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)의 두께가 기판 전 영역에서 균일하지 않으면, 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)이 상대적으로 두껍게 형성된 부위에서 상기 에어 패드(124) 상부가 오픈되지 않을 수 있다. 이와같이, 에어 패드(124) 상부가 오픈되지 않으면, 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a) 상에 자성 물질이 물리적으로 절단되지 않기 때문에 쇼트 불량이 발생될 수 있다.
그러나, 본 실시예에 의하면, 상기 저지막 패턴(108b) 및 상부 절연막 패턴(122a)의 두께가 기판 전 영역에서 매우 균일하게 형성된다. 때문에,상기 식각 공정에서 상기 제1 하부 전극들(118a) 사이의 에어 패드(124)의 상부가 모두 오픈될 수 있으며, 이에 따라 자성 물질의 재증착에 의한 쇼트 불량이 억제될 수 있다.
본 실시예에 의하면, 기판 전 영역에서 균일한 용적의 에어 패드(124)가 생성되고, 상기 에어 패드(124) 위를 덮는 막들도 균일한 두께를 갖는다. 그러므로, 상기 이온 스퍼터링 공정을 수행하여 자성 물질들을 패터닝하면서도 자성 물질의 재층착에 의한 쇼트 불량을 감소시킬 수 있다.
도 18 내지 도 21은 도 1에 도시된 자기 메모리 소자를 위한 MTJ 구조물의 형성하는 다른 실시예의 방법을 나타내는 단면도들이다.
이하에서 설명하는 방법은 상기 스페이서막이 실리콘 질화물을 사용하며 나머지 공정들은 도 2 내지 도 13을 참조로 설명한 것과 실질적으로 동일하다.
먼저, 도 2 내지 도 6을 참조로 설명한 공정들을 동일하게 수행한다.
도 18을 참조하면, 상기 보호막 패턴(116), 제2 식각 저지막 패턴 및 제1 예비 하부 전극들(118) 표면을 따라 스페이서막을 형성한다. 상기 스페이서막은 상기 제2 희생막 패턴이 제거된 부위의 표면 프로파일을 따라 얇은 두께로 형성될 수 있다. 일 예로, 상기 스페이서막은 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 스페이서막은 절연 물질을 포함할 수 있다. 본 실시예에서, 상기 스페이서막은 실리콘 질화물을 사용한다. 즉, 상기 스페이서막은 상기 보호막 패턴(116) 및 제2 식각 저지막 패턴과 동일한 물질일 수 있다.
이 후, 상기 스페이서막을 이방성 식각하여 상기 제1 예비 하부 전극들(118) 측벽에 캡핑 스페이서(120a)를 형성할 수 있다. 계속하여, 상기 캡핑 스페이서(120a) 사이에 노출되는 제2 식각 저지막 패턴을 식각하여 저지막 패턴(108b)을 형성한다.
도 19를 참조하면, 상기 제1 희생막 패턴(106a)을 제거한다. 상기 제1 희생막 패턴(106a)을 제거하는 공정은 습식 식각 공정을 포함할 수 있다. 즉, 상기 캡핑 스페이서들(120a) 사이에 노출되는 제1 희생막 패턴(106a)으로 식각액이 침투하여 상기 제1 희생막 패턴(106a)이 완전하게 제거될 수 있다. 상기 습식 식각 공정은 예를들어 희석된 불산 식각액을 사용할 수 있다. 상기 식각 공정에서, 상기 저지막 패턴(108b) 및 보호막 패턴(116)은 식각되지 않을 수 있다. 또한, 상기 캡핑 스페이서(120a)도 식각되지 않을 수 있다.
도 20을 참조하면, 상기 제1 예비 하부 전극들(118) 하부의 이격 거리는 그대로 유지하면서 상기 캡핑 스페이서들(120a) 사이의 부위를 채우도록 상부 절연막(140)을 형성한다. 이 때, 상기 캡핑 스페이서들(120a) 사이가 상대적으로 좁기 때문에 증착 공정을 조절함으로써, 상기 캡핑 스페이서들(120a) 사이 부위만을 채울 수 있다. 상기 상부 절연막(140)은 원자층 증착 방법으로 형성할 수 있다. 상기 상부 절연막(140)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 상부 절연막(140)을 형성하면, 상기 제1 예비 하부 전극들(118) 사이의 입구 부위가 막히면서 상기 저지막 패턴(108b) 하부의 상기 제1 예비 하부 전극들(118) 사이에는 에어 패드(124)가 생성될 수 있다.
도 21을 참조하면, 상기 제1 예비 하부 전극들(118)의 상부면이 노출되도록 상기 상부 절연막(140)을 연마할 수 있다. 상기 연마 공정은 화학 기계적 연마 공정을 포함할 수 있다. 상기 연마 시에 제1 예비 하부 전극들(118)의 상부면도 일부 제거되어 제1 하부 전극들(118a)이 형성될 수 있다.
상기 상부 절연막(140)이 실리콘 산화물로 형성된 경우에는, 상기 캡핑 스페이서(120a)가 노출되도록 선택적으로 연마 공정을 수행할 수 있다. 이와는 다른 예로, 상기 상부 절연막(140)이 실리콘 질화물로 형성된 경우에는 연마 시간을 조절하여 상기 제1 하부 전극들(118a)의 상부 사이가 상기 저지막 패턴(108b) 및 상부 절연막 패턴(140a)으로 연결되도록 할 수 있다.
이 후, 도 11 내지 도 13을 참조로 설명한 것과 동일한 공정을 수행하여 도 1에 도시된 MTJ 구조물을 형성할 수 있다.
도 1에 도시된 MTJ 구조물은 자기 메모리 소자의 각 메모리 셀에 사용될 수 있다.
도 22는 본 발명의 일 실시예에 따른 자기 메모리 소자인 STT-MRAM의 단면도이다.
도 22를 참조하면, 반도체 기판(200) 상에 액티브 영역을 정의하는 소자 분리 패턴(202)이 제공될 수 있다. 상기 기판(200) 상에는 MOS 트랜지스터들이 제공될 수 있다. 상기 MOS 트랜지스터는 플레너형 트랜지스터일 수도 있고 리세스 채널 트랜지스터일 수도 있다.
상기 MOS 트랜지스터의 게이트 전극(204)은 워드 라인으로 제공될 수 있다. 상기 MOS 트랜지스터가 플레너형인 경우, 상기 게이트 전극(204)의 양측에는 게이트 스페이서가 구비될 수 있다. 서로 인접하는 2개의 워드 라인은 채널 영역(201)의 길이 방향과 교차하고, 상기 2개의 워드 라인 사이의 불순물 영역은 공통의 소오스 영역(206)이 될 수 있다.
상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(210)이 구비되고, 상기 제1 층간 절연막(210)을 관통하여 소오스 영역(206)과 접촉하는 제1 콘택 플러그들(212a), 및 드레인 영역(208)과 접촉하는 제2 콘택 플러그들(212b)이 배치될 수 있다. 상기 제1 층간 절연막(210) 상에는 상기 제1 콘택 플러그(212a)들과 연결되는 소오스 라인(214)이 구비될 수 있다.
상기 소오스 라인(214)을 덮는 제2 층간 절연막(216)이 배치되고, 상기 제2 층간 절연막(216)을 관통하여 상기 제2 콘택 플러그들(212b)과 접촉하는 제3 콘택 플러그들(218)이 배치될 수 있다. 상기 각각의 제3 콘택 플러그들(218) 상에는 패드 패턴들(220)이 배치될 수 있다. 상기 패드 패턴들(220) 사이에는 제3 층간 절연막 패턴(222)이 배치될 수 있다. 상기 패드 패턴들(220)과 상기 제3 층간 절연막 패턴(222) 상부면은 높이가 동일하여 평탄면을 가질 수 있다.
상기 패드 패턴들(220) 상에는 도 1에 도시된 MTJ 구조물들이 구비된다. 상기 MTJ 구조물들은 규칙적이면서 매우 조밀하게 배치될 수 있다.
즉, 상기 패드 패턴들(220)의 상부면의 적어도 일부 영역과 접촉하는 제1 하부 전극들(118a)이 배치될 수 있다. 상기 제1 하부 전극들(118a)은 필러 형상을 가질 수 있다. 상기 제1 하부 전극들(118a)은 금속 물질을 포함한다.
상기 제1 하부 전극들(118a)의 측벽에는 보호막 패턴(116)이 배치될수있다. 또한, 상기 제1 하부 전극들(118a) 사이의 하부 구조물 상에는 제1 식각 저지막 패턴(104a)이 배치될 수있다. 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)은 절연 물질을 포함할 수 있다. 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)은 실리콘 질화물을 포함할 수 있다. 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)이 동일한 물질인 경우, 상기 보호막 패턴(116) 및 제1 식각 저지막 패턴(104a)은 서로 연결되는 형상을 가질 수 있다.
상기 각각의 제1 하부 전극들(118a) 상에 제2 하부 전극(126a), MTJ 패턴(134), 캡핑막 패턴(130a) 및 상부 전극(132a)이 배치될 수 있다. 상기 제2 하부 전극(126a)의 저면은 상기 제1 하부 전극(118a) 상부면과 동일하거나 더 넓은 면적을 가질 수 있다.
상기 제2 하부 전극(126a) 저면 및 상기 보호막 패턴(116)의 상부 측벽과 접촉되는 저지막 패턴(108b)이 배치될 수 있다. 상기 저지막 패턴(108b)은 실리콘 질화물을 포함할 수 있다. 상기 저지막 패턴(108b)은 제1 하부 전극(118a)의 상부 측벽을 둘러싸는 링 형상을 가질 수 있다.
상기 MTJ 구조물 사이 및 상기 MTJ 구조물 상에는 제4 층간 절연막(230)이 구비될 수 있다. 상기 제4 층간 절연막(230)을 관통하여 상기 상부 전극(132a)과 접촉하는 상부 전극 콘택(232)이 구비될 수 있다. 상기 제4 층간 절연막(230) 상에는 상부 전극 콘택(232)과 접촉하는 비트 라인(234)이 배치될 수 있다.
도 23 내지 도 25는 도 22에 도시된 자기 메모리 소자인 STT-MRAM의 형성 방법을 설명하기 위한 단면도들이다.
도 23을 참조하면, 반도체 기판(200)에 소자 분리 패턴(202)을 형성하여 액티브 영역을 정의할 수 있다. 상기 반도체 기판(200)에 셀 선택을 위한 MOS 트랜지스터를 형성한다. 이하에서는 상기 MOS 트랜지스터가 플레너 트랜지스터인 것으로 설명한다.
상기 MOS 트랜지스터를 형성하기 위하여, 반도체 기판(200) 상에 게이트 산화막 및 게이트 전극막을 형성한다. 이 후, 상기 게이트 전극막을 패터닝하여 게이트 전극(204)을 형성한다. 다음에, 상기 게이트 전극(204) 양측의 반도체 기판 표면 아래에 불순물을 주입시켜 소오스 영역 및 드레인 영역들(206, 208)을 형성할 수 있다. 상기 게이트 전극(204)은 워드 라인으로 제공될 수 있으며, 제1 방향으로 연장되는 형상을 가질 수 있다. 도시하지 않았지만, 상기 게이트 전극(204) 양측에 게이트 스페이서를 형성할 수도 있다.
서로 인접하는 2개의 워드 라인이 액티브 영역의 길이 방향과 교차하면서 형성될 수 있다. 상기 2개의 게이트 전극(204) 사이의 기판(200)에 공통의 소오스 영역(206)이 형성되고, 소자 분리 패턴(202)에 인접하여 기판(200)에 드레인 영역(208)이 형성될 수 있다.
상기 반도체 기판(200) 상에 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(210)을 형성한다. 상기 제1 층간 절연막(210)을 관통하여 상기 소오스 영역 및 드레인 영역들(206, 208)과 접촉하는 제1 및 제2 콘택 플러그들(212a, 212b)을 형성할 수 있다. 상기 제1 콘택 플러그들(212a)은 상기 공통의 소오스 영역(206)과 접촉할 수 있다. 상기 제2 콘택 플러그들(212b)은 드레인 영역(208)과 접촉할 수 있다.
상기 제1 층간 절연막(210)과 제1 콘택 플러그(212a) 상에 도전막을 형성하고 패터닝하여 소오스 라인(214)을 형성할 수 있다. 상기 소오스 라인(214)은 상기 제1 콘택 플러그(212a)와 접촉하면서 연장될 수 있다.
상기 제1 층간 절연막(210) 상에 상기 소오스 라인(214)을 덮는 제2 층간 절연막(216)을 형성할 수 있다. 상기 제2 층간 절연막(216)을 관통하여 상기 제2 콘택 플러그(212b)와 전기적으로 연결되는 제3 콘택 플러그(218)를 형성할 수 있다.
상기 제3 콘택 플러그(218) 상에 패드 패턴(220)을 형성할 수 있다. 이 후, 상기 패드 패턴(220) 사이에 제3 층간 절연막을 형성하고 이를 평탄화하여 상기 패드 패턴(220)의 상부면이 노출되도록 한다. 따라서, 상기 패드 패턴 사이에 제3 층간 절연막 패턴(222)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 다른 실시예로, 상기 패드 패턴(220) 및 제3 층간 절연막 패턴(222)을 형성하는 공정은 수행하지 않을 수도 있다. 이 경우, MTJ 구조물은 상기 제3 콘택 플러그(218)와 직접 접촉되도록 형성할 수 있다.
도 24를 참조하면, 상기 패드 패턴(220) 및 제3 층간 절연막 패턴(222) 상부면에 MTJ 구조물을 형성한다. 상기 MTJ 구조물을 형성하는 공정은 도 2 내지 도 13을 참조로 설명한 것과 동일할 수 있다.
즉, 상기 패드 패턴(220) 및 제3 층간 절연막 패턴(222) 상부면에 제1 식각 저지막, 제1 희생막, 제2 식각 저지막 및 제2 희생막을 순차적으로 형성한다. 상기 제2 희생막, 제1 식각 저지막, 제1 희생막 및 제1 식각 저지막의 일부를 식각하여 홀들을 형성할 수 있다. 따라서, 상기 홀들을 포함하는 제1 식각 저지막 패턴, 제1 희생막 패턴, 제2 식각 저지막 패턴 및 제2 희생막 패턴이 형성될 수 있다. 상기 홀들 측벽에 보호막 패턴(116)을 형성하고 상기 홀들 내부에 제1 하부 전극들(118a)을 형성할 수 있다. 즉, 다마신 방식으로 필러 형상의 상기 제1 하부 전극들(118a)을 형성할 수 있다. 상기 제2 희생막 패턴을 선택적으로 제거한 다음, 제1 하부 전극들(118a) 상부 측벽을 따라 캡핑 스페이서를 형성하고, 하부의 제1 희생막 패턴을 식각함으로써 에어 패드를 형성할 수 있다. 또한, 상기 에어 패드 상부를 덮는 상부 절연막을 형성하고 이를 연마하여 상기 제1 하부 전극들(118a)의 상부면을 노출시킬 수 있다. 이 후, 상기 제1 하부 전극들(118a) 상부면에 제2 하부 전극(126a), MTJ 패턴(134), 캡핑막 패턴(130a) 및 상부 전극(132a)을 형성할 수 있다. 상기 에어 패드가 구비됨으로써, 상기 MTJ 패턴을 형성하기 위한 식각 공정에서 자성 물질의 재증착에 의해 발생되는 쇼트 불량을 감소시킬 수 있다.
다른 예로, 상기 MTJ 구조물은 도 18내지 도 21을 참조로 설명한 공정을 수행하여 형성할 수도 있다.
도 25를 참조하면, 상기 제3 층간 절연막 패턴(222) 상에 상기 MTJ 구조물을 덮는 제4 층간 절연막(230)을 형성한다. 상기 제4 층간 절연막(230)을 관통하여 상기 상부 전극(132a)을 노출하는 제4 콘택홀을 형성한다. 상기 제4 콘택홀 내부에 도전 물질을 채워넣어 상부 전극 콘택(232)을 형성할 수 있다. 상기 상부 전극 콘택(232)은 금속 물질을 포함할 수 있다. 예를들어, 상기 상부 전극 콘택(232)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 또는 루테늄(Ru) 등을 포함할 수 있다.
상기 상부 전극 콘택(232)과 접하면서 상기 제4 층간 절연막(230) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인(234)을 형성할 수 있다. 상기 비트 라인(234)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 또는 루테늄(Ru) 등을 포함할 수 있다. 상기 비트 라인(234) 상에는 주변 회로들과 전기적 연결되는 금속 배선들이 더 형성될 수 있다.
도 26은 본 발명의 다른 실시예에 따른 메모리 시스템을 도시한 것이다.
도 26을 참조하면, 본 실시예에 따른 메모리 시스템은 메모리 콘트롤러(320)와 연결된 메모리(310)를 포함할 수 있다. 상기 메모리(310)는 상기 본 발명의 방법에 의해 형성되는 자기 메모리 소자를 포함할 수 있다. 상기 메모리 콘트롤러(320)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
이외에도 본 발명의 각 실시예들의 방법에 의해 형성되는 자기 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
본 발명은 상기 설명한 것과 같이, 본 발명에 의하면 쇼트 불량이 억제된 자기 터널 접합 구조물을 형성할 수 있다. 상기 자기 터널 접합 구조물의 형성 방법은 수평 자기 기록 방식 및 수직 자기 기록 방식의 자기 메모리 소자 등의 제조에 적용할 수 있다.
100 : 기판 102 : 하부 구조물
104a : 제1 식각 저지막 패턴 106a : 제1 희생막 패턴
108a : 제2 식각 저지막 패턴 108b : 저지막 패턴
110a : 제2 희생막 패턴 116 : 보호막 패턴
118a : 제1 하부 전극 120 : 캡핑 스페이서
122a : 상부 절연막 패턴 124 : 에어 패드
126a : 제2 하부 전극 128 : 자기 터널 접합막
130a : 캡핑막 패턴 132a : 상부 전극
134 : MTJ 패턴

Claims (10)

  1. 기판 상에 제1 희생막, 식각 저지막 및 제2 희생막을 순차적으로 형성하고;
    상기 제2 희생막, 식각 저지막 및 제1 희생막을 관통하는 홀들을 형성하고;
    상기 홀들 내부에 하부 전극들을 형성하고;
    상기 제1 및 제2 희생막을 제거하고, 상기 식각 저지막의 일부를 식각하여, 상기 하부 전극들의 상부 측벽을 둘러싸는 상기 식각 저지막 패턴들을 형성하고;
    상기 하부 전극들 사이에 에어 패드를 생성하면서 상기 에어 패드 상부를 덮도록, 상기 식각 저지막 패턴들 사이에 상부 절연막 패턴을 형성하고;
    상기 하부 전극들, 식각 저지막 패턴들 및 상부 절연막 패턴 상에 제1 자성막, 터널 베리어막, 제2 자성막 및 상부 전극막을 형성하고; 그리고
    상기 상부 전극막, 상기 제2 자성막, 상기 터널 베리어막, 상기 제1 자성막, 상기 상부 절연막 패턴 및 상기 식각 저지막 패턴을 식각하여 상기 하부 전극들과 접촉하고, 제1 자성 패턴, 터널 베리어 패턴, 제2 자성 패턴 및 상부 전극을 포함하는 자기 터널 접합 구조물들을 형성하는 것을 포함하는 자기 메모리 소자 제조 방법.
  2. 제1 항에 있어서, 상기 제1 및 제2 희생막은 실리콘 산화물을 포함하고, 상기 식각 저지막은 실리콘 질화물을 포함하는 자기 메모리 소자 제조 방법.
  3. 제1 항에 있어서, 상기 홀들 내부에 상기 하부 전극들을 형성하는 것은,
    상기 홀들 내부 및 상기 제2 희생막 상에 하부 전극막을 형성하고; 및
    상기 제2 희생막의 상면이 노출되도록 상기 하부 전극막을 연마하여 상기 홀들의 내부에 상기 하부 전극을 형성하는 단계를 포함하는 자기 메모리 소자 제조 방법.
  4. 제1 항에 있어서, 상기 제1 및 제2 희생막은 제거하고, 상기 하부 전극들의 상부 측벽을 둘러싸는 상기 식각 저지막 패턴들을 형성하는 것은,
    상기 식각 저지막이 노출되도록 상기 제2 희생막을 제거하고;
    상기 제1 희생막의 상면의 일부를 노출하도록 상기 식각 저지막의 일부를 식각하여 식각 저지막 패턴들을 형성하고; 및
    상기 식각 저지막 패턴들 사이의 제1 희생막을 제거하는 것을 포함하는 자기 메모리 소자 제조 방법.
  5. 제4 항에 있어서, 상기 식각 저지막 패턴들을 형성하는 것은,
    상기 식각 저지막보다 높게 돌출되는 상기 하부 전극들 측벽에 절연 물질을 포함하는 캡핑 스페이서를 형성하고; 그리고
    상기 캡핑 스페이서 사이에 노출되는 상기 식각 저지막을 식각하는 것을 포함하는 자기 메모리 소자 제조 방법.
  6. 제5 항에 있어서, 상기 캡핑 스페이서는 상기 식각 저지막과는 다른 물질 또는 상기 식각 저지막과 동일한 물질로 형성하는 자기 메모리 소자 제조 방법.
  7. 제5 항에 있어서, 상기 캡핑 스페이서는 상기 제2 희생막을 제거할 때 함께 제거되는 자기 메모리 소자 제조 방법.
  8. 제1 항에 있어서, 상기 식각 저지막 패턴 사이에 상부 절연막 패턴을 형성하는 것은,
    상기 식각 저지막 사이 부위 및 상기 하부 전극들을 덮는 상부 절연막을 형성하고; 그리고
    상기 하부 전극들의 상부면이 노출되도록 상기 상부 절연막을 연마하는 것을 포함하는 자기 메모리 소자 제조 방법.
  9. 제8 항에 있어서, 상기 상부 절연막은 상기 식각 저지막과 선택적으로 연마되는 물질을 사용하여 형성하는 자기 메모리 소자 제조 방법.
  10. 제1 항에 있어서, 상기 제2 희생막, 식각 저지막 및 제1 희생막에 형성된 홀들의 측벽에 보호막 패턴을 형성하는 것을 더 포함하는 자기 메모리 소자 제조 방법.
KR1020140018328A 2014-02-18 2014-02-18 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법 KR102140048B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140018328A KR102140048B1 (ko) 2014-02-18 2014-02-18 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법
US14/533,084 US9306156B2 (en) 2014-02-18 2014-11-04 Methods of manufacturing a magnetoresistive random access memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140018328A KR102140048B1 (ko) 2014-02-18 2014-02-18 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법

Publications (2)

Publication Number Publication Date
KR20150097136A KR20150097136A (ko) 2015-08-26
KR102140048B1 true KR102140048B1 (ko) 2020-07-31

Family

ID=53798886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140018328A KR102140048B1 (ko) 2014-02-18 2014-02-18 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법

Country Status (2)

Country Link
US (1) US9306156B2 (ko)
KR (1) KR102140048B1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583535B2 (en) * 2015-05-01 2017-02-28 Kabushiki Kaisha Toshiba Magnetoresistive memory device and manufacturing method of the same
WO2017044132A1 (en) * 2015-09-11 2017-03-16 Intel Corporation Ultra high magnetic anisotropy planar magnetization with spacer processing
US10270025B2 (en) * 2015-12-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having magnetic tunneling junction (MTJ) layer
KR102464198B1 (ko) * 2016-02-16 2022-11-07 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9780301B1 (en) * 2016-04-15 2017-10-03 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing mixed-dimension and void-free MRAM structure
KR102572127B1 (ko) 2016-06-01 2023-08-30 삼성전자주식회사 반도체 메모리 장치
KR102552896B1 (ko) * 2016-08-02 2023-07-07 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
KR102481302B1 (ko) 2016-09-06 2022-12-27 삼성전자주식회사 자기 메모리 장치의 제조 방법
CN107919435B (zh) * 2016-10-09 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR20180082709A (ko) 2017-01-10 2018-07-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102638610B1 (ko) * 2017-01-11 2024-02-22 삼성전자주식회사 자기 메모리 장치
KR102631425B1 (ko) 2017-02-03 2024-01-31 에스케이하이닉스 주식회사 전자 장치 및 그 형성 방법
KR102456674B1 (ko) * 2017-06-09 2022-10-20 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법
US11508782B2 (en) * 2018-10-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for MTJ patterning
KR102604071B1 (ko) 2018-11-23 2023-11-20 삼성전자주식회사 자기 기억 소자 및 이의 제조 방법
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications
FR3091033B1 (fr) * 2018-12-21 2021-01-01 Commissariat Energie Atomique Procede de fabrication d’un dispositif spintronique comportant une couche magnetique active epaisse
CN111613719B (zh) * 2019-02-22 2023-09-22 上海磁宇信息科技有限公司 一种制作磁性随机存储器单元阵列的方法
CN112635659B (zh) * 2019-10-09 2023-03-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112670403B (zh) * 2019-10-16 2024-04-30 联华电子股份有限公司 半导体结构
US11716910B2 (en) * 2020-08-25 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for balanced loading

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307265B1 (en) 1995-12-28 2001-10-23 Kabushiki Kaisha Toshiba Feasible, gas-dielectric interconnect process
US6709874B2 (en) 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6780652B2 (en) 2001-03-15 2004-08-24 Micron Technology, Inc. Self-aligned MRAM contact and method of fabrication

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984577B1 (en) * 2000-09-20 2006-01-10 Newport Fab, Llc Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
JP4215609B2 (ja) 2003-09-29 2009-01-28 株式会社東芝 磁気セル及び磁気メモリ
US6984530B2 (en) 2004-03-29 2006-01-10 Hewlett-Packard Development Company, L.P. Method of fabricating a MRAM device
KR100997288B1 (ko) 2008-07-07 2010-11-29 주식회사 하이닉스반도체 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법
KR101532752B1 (ko) * 2009-01-21 2015-07-02 삼성전자주식회사 자기 메모리 소자
US8298911B2 (en) * 2009-03-26 2012-10-30 Samsung Electronics Co., Ltd. Methods of forming wiring structures
KR101567976B1 (ko) * 2009-07-23 2015-11-11 삼성전자주식회사 반도체 소자
KR20120025315A (ko) * 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2012204431A (ja) 2011-03-24 2012-10-22 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP5734757B2 (ja) * 2011-06-16 2015-06-17 株式会社東芝 半導体装置及びその製造方法
KR20130049393A (ko) * 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
KR101898876B1 (ko) * 2012-03-02 2018-09-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2013201343A (ja) 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置およびその製造方法
KR102037830B1 (ko) * 2013-05-20 2019-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307265B1 (en) 1995-12-28 2001-10-23 Kabushiki Kaisha Toshiba Feasible, gas-dielectric interconnect process
US6709874B2 (en) 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6780652B2 (en) 2001-03-15 2004-08-24 Micron Technology, Inc. Self-aligned MRAM contact and method of fabrication

Also Published As

Publication number Publication date
US9306156B2 (en) 2016-04-05
US20150236251A1 (en) 2015-08-20
KR20150097136A (ko) 2015-08-26

Similar Documents

Publication Publication Date Title
KR102140048B1 (ko) 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법
US20230072420A1 (en) Magnetoresistive Random Access Memory Cell And Fabricating The Same
US11201281B2 (en) Method for forming a flat bottom electrode via (BEVA) top surface for memory
KR102297452B1 (ko) Ｍｒａｍ ｍｔｊ 상부 전극 대 비아 계면을 위한 기술
TWI748236B (zh) 製造記憶體元件的方法以及積體電路
KR102132215B1 (ko) 자기 터널 접합 구조물 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법
CN106356448B (zh) 用于磁隧道结器件的制造技术和相应的器件
CN105845821B (zh) 工艺损害最小化的自对准磁阻式随机存取存储器(mram)结构
US10283698B2 (en) Semiconductor devices and methods of fabricating the same
US10347819B2 (en) Magnetic memory devices having conductive pillar structures including patterning residue components
US8574928B2 (en) MRAM fabrication method with sidewall cleaning
KR102409755B1 (ko) 자기 저항 메모리 소자 및 그 제조 방법
KR20190135903A (ko) 스페이서를 포함한 mram mtj 최상부 전극과 금속층간 계면을 위한 기술들
US11665911B2 (en) Method of forming memory cell
KR102264601B1 (ko) 자기 메모리 소자 및 이의 제조 방법
US9231193B2 (en) Magnetic memory and manufacturing method thereof
JP5080102B2 (ja) 磁気記憶装置の製造方法および磁気記憶装置
US20160027843A1 (en) Semiconductor memory device and manufacturing method thereof
US20200135805A1 (en) Novel hard mask for mtj patterning
KR20160049140A (ko) 자기 메모리 소자 및 자기 메모리 소자의 제조 방법
JP2008211011A5 (ko)
TW202013709A (zh) 磁性穿隧接面結構及其製造方法
KR102654937B1 (ko) 자기 저항 메모리 장치 및 그 제조 방법
TWI784615B (zh) 磁性隧道接面裝置及其形成方法
TW202310467A (zh) 半導體結構

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant