JP4208668B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP4208668B2 JP4208668B2 JP2003298337A JP2003298337A JP4208668B2 JP 4208668 B2 JP4208668 B2 JP 4208668B2 JP 2003298337 A JP2003298337 A JP 2003298337A JP 2003298337 A JP2003298337 A JP 2003298337A JP 4208668 B2 JP4208668 B2 JP 4208668B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive portion
- semiconductor device
- fine particles
- catalyst layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010410 layer Substances 0.000 claims description 206
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 129
- 239000002041 carbon nanotube Substances 0.000 claims description 122
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 122
- 239000003054 catalyst Substances 0.000 claims description 97
- 239000010419 fine particle Substances 0.000 claims description 65
- 239000011229 interlayer Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 238000007772 electroless plating Methods 0.000 claims description 9
- 229910052723 transition metal Inorganic materials 0.000 claims description 9
- 150000003624 transition metals Chemical class 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 239000002245 particle Substances 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 3
- 229910052742 iron Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000009826 distribution Methods 0.000 description 10
- 238000007747 plating Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000003197 catalytic effect Effects 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910021389 graphene Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 229910002804 graphite Inorganic materials 0.000 description 2
- 239000010439 graphite Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000002048 multi walled nanotube Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- BOFLDKIFLIFLJA-UHFFFAOYSA-N 2-methylbut-1-en-3-yne Chemical group CC(=C)C#C BOFLDKIFLIFLJA-UHFFFAOYSA-N 0.000 description 1
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical compound C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010891 electric arc Methods 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910003472 fullerene Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000011859 microparticle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 150000007523 nucleic acids Chemical class 0.000 description 1
- 102000039446 nucleic acids Human genes 0.000 description 1
- 108020004707 nucleic acids Proteins 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- -1 silicide compound Chemical class 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002109 single walled nanotube Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 238000005092 sublimation method Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Description
本発明は、カーボンナノチューブを用いた配線またはチャネルを有する半導体装置およびその製造方法に係り、特に寸法の制御性が良好なカーボンナノチューブを有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device having a wiring or channel using carbon nanotubes and a method for manufacturing the same, and more particularly to a semiconductor device having carbon nanotubes with good dimensional controllability and a method for manufacturing the same.
カーボンナノチューブは、グラファイトの１枚面（グラフェンシート）を巻いて筒状にした形状を有しており、その直径はおおよそ数ｎｍから十ｎｍの範囲であり、長さは数μｍに及ぶ。したがって、アスペクト比（長さ／直径）が１０００程度となり、かかる形状異方性に起因する一次元的電子的性質が注目されている。 The carbon nanotube has a cylindrical shape formed by winding one surface of graphite (graphene sheet), and its diameter is in the range of several nanometers to ten nanometers, and its length extends to several micrometers. Therefore, the aspect ratio (length / diameter) is about 1000, and one-dimensional electronic properties resulting from such shape anisotropy have been attracting attention.
カーボンナノチューブのエレクトロニクス応用の一例として、大規模集積回路（ＬＳＩ）の配線への適用が挙げられる。カーボンナノチューブは、断線することなく流すことができる最大電流密度が１平方センチあたり１００万アンペアと銅配線より１００倍以上大きいという特徴を有している。また熱伝導についても伝導率で銅の１０倍高い。電気抵抗の観点からは、カーボンナノチューブ内を流れる電子は、不純物や格子振動（フォノン）との散乱現象のない、いわゆる弾道電子輸送が実現することが報告されており、その場合、カーボンナノチューブ１本当たりの抵抗は約６．４５ｋΩになることが知られている。またカーボンナノチューブの直径は０．４ｎｍ〜１００ｎｍ程度まで広範囲で、その直径は自己組織的に形成されることから1本の長さ方向で揺らぎが極めて少ないという特徴を有する。これらの特徴から、カーボンナノチューブをＬＳＩの配線として適用した場合に高電流密度に起因する故障モードであるマイグレーション現象が少なく、高信頼でかつ極めて微細な金属配線を実現できることが期待されている。 An example of the application of carbon nanotubes in electronics is application to wiring of a large scale integrated circuit (LSI). Carbon nanotubes have a feature that the maximum current density that can flow without disconnection is 1 million amperes per square centimeter, which is 100 times greater than copper wiring. Also, the heat conductivity is 10 times higher than copper in terms of conductivity. From the viewpoint of electrical resistance, it has been reported that electrons flowing in carbon nanotubes realize so-called ballistic electron transport without scattering phenomenon with impurities and lattice vibrations (phonons). The hit resistance is known to be about 6.45 kΩ. Further, the diameter of the carbon nanotube is in a wide range from about 0.4 nm to about 100 nm, and since the diameter is formed in a self-organized manner, there is a feature that fluctuation in one length direction is extremely small. From these characteristics, when carbon nanotubes are applied as LSI wiring, there is little migration phenomenon, which is a failure mode due to high current density, and it is expected that highly reliable and extremely fine metal wiring can be realized.
また、カーボンナノチューブのエレクトロニクス応用の他の例として、トランジスタのチャネルへの適用が挙げられる。カーボンナノチューブは上述した弾道電子輸送と極めて大きな最大電流密度により、電流駆動能力の飛躍的な向上が期待できる。 Another example of the application of carbon nanotubes in electronics is application to a channel of a transistor. Carbon nanotubes can be expected to drastically improve current driving capability due to the above-described ballistic electron transport and extremely large maximum current density.
カーボンナノチューブの成長法として、アーク放電法、レーザーアブレーション（レーザー蒸発）法、化学的気相成長法(ＣＶＤ法)、ＳｉＣ昇華法などが知られている。これらの方法では、カーボンナノチューブ形成の際、遷移金属類を触媒金属として利用することが知られている。ＣＶＤ法やＳｉＣ昇華法では、これら遷移金属を半導体ＬＳＩなどで用いられているリソグラフィおよび真空蒸着法などを用いて、事前に場所決めして形成しておくことによって、位置制御してカーボンナノチューブを選択的に成長することができる。
例えば、多層配線構造を有するＬＳＩの配線層間をカーボンナノチューブを用いて接続する配線手法が提案されている。図１（Ａ）に示すように、下層配線層１０１と、その上方に層間絶縁層１０２を介して上層配線層１０３が設けられた多層配線構造において、ビアホール１０４にカーボンナノチューブ１０５を形成して下層配線層１０１及び上層配線層１０３との電気的接続を行う。このような構造では、ビアホール１０４の下層配線層１０１の表面に触媒金属層１０６を形成し、触媒金属層１０６を核として、熱ＣＶＤ法などによりカーボンナノチューブが形成される。 For example, a wiring method has been proposed in which wiring layers of LSIs having a multilayer wiring structure are connected using carbon nanotubes. As shown in FIG. 1A, in a multilayer wiring structure in which a lower wiring layer 101 and an upper wiring layer 103 are provided thereabove via an interlayer insulating layer 102, carbon nanotubes 105 are formed in via holes 104 to form a lower layer. Electrical connection is made between the wiring layer 101 and the upper wiring layer 103. In such a structure, the catalytic metal layer 106 is formed on the surface of the lower wiring layer 101 of the via hole 104, and carbon nanotubes are formed by the thermal CVD method using the catalytic metal layer 106 as a nucleus.
しかしながら、ＬＳＩはスケーリング則にのっとってますます高集積化が進められており、ビアホールの開口幅がますます狭小化され、ビアホールのアスペクト比が増大することが予想される。かかる狭小化されたビアホール１０４の底に、スパッタ法や蒸着法により触媒金属層１０６を形成しようとしても、図１（Ｂ）に示すように、ビアホール１０４の底のみならず側壁にも付着し、側壁に付着した触媒金属層１０６Ａからカーボンナノチューブが成長してしまい、下層配線層１０１と上層配線層１０２が電気的に接続されない問題が生じてしまう。また、電気めっき法により触媒金属層を形成する手法もあるが、図１（Ｃ）に示すように、ビアホール１０４の開口部が狭小になってくると印加された電圧により生じた電流密度の分布による膜厚分布が顕著になり、ビアホール１０４の底中央部１０４Ａの膜厚が薄くなると共に周辺部１０４Ｂが厚く形成されてしまう。かかる触媒金属層１０６Ｂでは、周辺部１０４Ｂに触媒金属が厚く付くことで、ビア抵抗が増加する原因となる。 However, LSIs are becoming increasingly highly integrated in accordance with the scaling law, and the opening width of via holes is expected to become narrower and the aspect ratio of via holes is expected to increase. Even if the catalytic metal layer 106 is formed on the bottom of the narrowed via hole 104 by sputtering or vapor deposition, as shown in FIG. 1B, it adheres not only to the bottom of the via hole 104 but also to the side wall. Carbon nanotubes grow from the catalytic metal layer 106A adhering to the side wall, causing a problem that the lower wiring layer 101 and the upper wiring layer 102 are not electrically connected. There is also a method of forming a catalytic metal layer by electroplating, but as shown in FIG. 1C, the distribution of current density caused by the applied voltage when the opening of the via hole 104 becomes narrower. As a result, the thickness distribution at the bottom central portion 104A of the via hole 104 becomes thin and the peripheral portion 104B is formed thick. In such a catalyst metal layer 106B, the thick contact metal on the peripheral portion 104B causes an increase in via resistance.
また、スパッタ法や真空蒸着法、電気めっき法により形成された触媒金属層は、表面粗さの小さな連続膜である。このような触媒金属層から成長するカーボンナノチューブの束は内径、外径のばらつきが大きいものとなる。かかるカーボンナノチューブの束の電気的性質は、ビアホールが狭小化されると共に電気伝導に寄与するカーボンナノチューブの本数が減少にするにつれて、ビア抵抗のバラツキが大きくなり、ビア抵抗の大なるビアでは配線遅延等の問題が生じる。さらに、カーボンナノチューブをチャネルとして用いるトランジスタを多数設けたＬＳＩでは、カーボンナノチューブの内外径のバラツキに起因して、トランジスタ間で電流駆動能力にバラツキが生じ、ＬＳＩ全体の装置能力を低下させてしまうという問題が生じる。 Moreover, the catalytic metal layer formed by sputtering, vacuum deposition, or electroplating is a continuous film having a small surface roughness. A bundle of carbon nanotubes grown from such a catalytic metal layer has large variations in inner diameter and outer diameter. The electrical properties of such a bundle of carbon nanotubes show that the via resistance variation increases as the number of carbon nanotubes contributing to electrical conduction decreases as the via holes are narrowed. Such problems arise. Furthermore, in an LSI provided with a large number of transistors using carbon nanotubes as channels, the current driving capability varies among transistors due to variations in the inner and outer diameters of the carbon nanotubes, which reduces the device capability of the entire LSI. Problems arise.
そこで、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、高アスペクト比のビアやコンタクトなどの垂直配線部の抵抗を低減すると共に抵抗のバラツキを低減した信頼性の高い半導体装置及びその製造方法を提供することである。本発明の他の目的は、小型化が可能で特性のバラツキを低減した信頼性の高い、高速動作が可能な半導体装置及びその製造方法を提供することである。 Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to reduce the resistance of vertical wiring portions such as high aspect ratio vias and contacts and to reduce the variation in resistance. It is to provide a high semiconductor device and a manufacturing method thereof. Another object of the present invention is to provide a highly reliable semiconductor device that can be miniaturized and reduced variations in characteristics and that can operate at high speed, and a method for manufacturing the same.
本発明の一観点によれば、第１の導電部と、前記第１の導電部を覆う層間絶縁層と、前記層間絶縁層上に形成された第２の導電部と、前記層間絶縁層を貫通し第１の導電部を露出させる溝部の第１の導電部の表面に形成された触媒層と、前記触媒層上に形成され、第１の導電部と第２の導電部を電気的に接続するカーボンナノチューブとを有し、前記溝部が、第１の導電部を露出するビアホールと、前記ビアホール上に形成されると共に連通する配線溝よりなり、前記配線溝に第２の導電部を形成する導電性材料が充填され、前記ビアホールにカーボンナノチューブが充填されてなるものであって、前記触媒層は微粒子よりなる半導体装置が提供される。 According to one aspect of the present invention, a first conductive portion, an interlayer insulating layer covering the first conductive portion, a second conductive portion formed on the interlayer insulating layer, and the interlayer insulating layer are provided. A catalyst layer formed on the surface of the first conductive portion of the groove portion that penetrates and exposes the first conductive portion, and is formed on the catalyst layer, and electrically connects the first conductive portion and the second conductive portion. A carbon nanotube to be connected, and the groove portion includes a via hole exposing the first conductive portion, and a wiring groove formed on and communicating with the via hole, and the second conductive portion is formed in the wiring groove. A semiconductor device is provided in which the conductive material is filled and the via hole is filled with carbon nanotubes, and the catalyst layer is made of fine particles.
本発明によれば、第１の導電部と第２の導電部を接続する溝部にカーボンナノチューブが設けられる。カーボンナノチューブは第１の導電部の表面に形成された微粒子からなる触媒層から成長し形成されるので、微粒子の形状や分布に対応してカーボンナノチューブの内径・外径や横方向の分布の密度を制御することができる。従来の連続膜よりなる触媒層と比較して、本発明はカーボンナノチューブの成長の核となる微粒子を設けることによりカーボンナノチューブの寸法や分布の制御性を向上することができる。したがって、ビアやコンタクトなどの垂直配線部の抵抗を低減し信頼性の高い半導体装置を実現することができる。 According to the present invention, the carbon nanotube is provided in the groove portion connecting the first conductive portion and the second conductive portion. Since the carbon nanotubes are grown and formed from a catalyst layer made of fine particles formed on the surface of the first conductive part, the inner and outer diameters of the carbon nanotubes and the density of the distribution in the lateral direction correspond to the shape and distribution of the fine particles. Can be controlled. Compared with a catalyst layer made of a conventional continuous film, the present invention can improve the controllability of the size and distribution of carbon nanotubes by providing fine particles that are the core of carbon nanotube growth. Therefore, it is possible to realize a highly reliable semiconductor device by reducing the resistance of vertical wiring portions such as vias and contacts.
本発明の他の観点によれば、基板と、前記基板の主面上に形成された絶縁層と、前記絶縁層上に互いに離隔されて形成された２つの触媒層と、前記触媒層間に形成されたカーボンナノチューブと、前記触媒層を覆う第１及び第２の導電部と、前記基板の裏面上に形成された第３の導電部とよりなり、前記第３の導電部に印加する電圧または電流により前記カーボンナノチューブを流れる電流を制御する半導体装置であって、前記触媒層は微粒子よりなる半導体装置が提供される。 According to another aspect of the present invention, a substrate, an insulating layer formed on a main surface of the substrate, two catalyst layers formed on the insulating layer and spaced apart from each other, and formed between the catalyst layers. A voltage applied to the third conductive portion, the first and second conductive portions covering the catalyst layer, and a third conductive portion formed on the back surface of the substrate. There is provided a semiconductor device for controlling a current flowing through the carbon nanotube by an electric current, wherein the catalyst layer is made of fine particles.
本発明によれば、第１及び第２の導電部を接続するカーボンナノチューブに対して、絶縁層を介して第３の導電部から印加された電界に対応してカーボンナノチューブの電気伝導度が変化する。すなわちトランジスタとして機能する。カーボンナノチューブが微粒子からなる触媒層から成長して形成されているので、微粒子の形状や分布に対応してカーボンナノチューブの直径や横方向の分布の密度を制御することができる。したがって、トランジスタの特性のばらつきを低減することができ、ＬＳＩ等の多数のトランジスタを備えた信頼性の高い、高性能な半導体装置を実現することができる。 According to the present invention, for the carbon nanotubes connecting the first and second conductive parts, the electrical conductivity of the carbon nanotubes changes corresponding to the electric field applied from the third conductive part via the insulating layer. To do. That is, it functions as a transistor. Since the carbon nanotubes are formed by growing from a catalyst layer made of fine particles, the diameter of the carbon nanotubes and the density of the distribution in the lateral direction can be controlled in accordance with the shape and distribution of the fine particles. Therefore, variation in transistor characteristics can be reduced, and a highly reliable and high-performance semiconductor device including a large number of transistors such as LSIs can be realized.
本発明のその他の観点によれば、第１の導電部と、前記第１の導電部を覆う層間絶縁層と、前記層間絶縁層上に形成された第２の導電部と、前記層間絶縁層を貫通し第１の導電部を露出させる溝部の第１の導電部の表面に形成された触媒層と、前記溝部に第１の導電部と第２の導電部を電気的に接続するカーボンナノチューブとを有する半導体装置の製造方法であって、前記層間絶縁層を選択的に研削して、第１の導電部を露出するビアホールと、前記ビアホール上において連通する配線溝よりなる溝部を形成する工程と、前記溝部の第１の導電部の表面に微粒子よりなる触媒層を形成する触媒層形成工程と、前記微粒子を触媒として用いて前記ビアホールにカーボンナノチューブを充填する工程と、前記配線溝に第２の導電部を形成する導電性材料を充填する工程とを備えたことを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the present invention, a first conductive portion, an interlayer insulating layer covering the first conductive portion, a second conductive portion formed on the interlayer insulating layer, and the interlayer insulating layer A catalyst layer formed on the surface of the first conductive portion of the groove portion through which the first conductive portion is exposed, and a carbon nanotube electrically connecting the first conductive portion and the second conductive portion to the groove portion A method of manufacturing a semiconductor device comprising: selectively grinding the interlayer insulating layer to form a via hole exposing the first conductive portion and a groove portion including a wiring groove communicating with the via hole. A catalyst layer forming step of forming a catalyst layer made of fine particles on the surface of the first conductive portion of the groove portion, a step of filling the via holes with carbon nanotubes using the fine particles as a catalyst, 2 to form a conductive part The method of manufacturing a semiconductor device characterized by comprising the step of filling the sex material is provided.
本発明によれば、第１の導電部と第２の導電部を接続する配線にカーボンナノチューブが設けられている。第１の導電部と第２の導電部には予め微粒子からなる触媒層が形成され、微粒子を核としてカーボンナノチューブが形成される。したがって、微粒子の形状や分布に対応してカーボンナノチューブの内径・外径や分布の密度が制御される。その結果、垂直配線部や能動素子の特性のバラツキを低減した信頼性の高い半導体装置の製造方法を提供することができる。 According to the present invention, the carbon nanotube is provided in the wiring connecting the first conductive portion and the second conductive portion. A catalyst layer made of fine particles is formed in advance on the first conductive portion and the second conductive portion, and carbon nanotubes are formed using the fine particles as nuclei. Accordingly, the inner and outer diameters of the carbon nanotubes and the density of the distribution are controlled in accordance with the shape and distribution of the fine particles. As a result, it is possible to provide a highly reliable manufacturing method of a semiconductor device in which variation in characteristics of the vertical wiring portion and the active element is reduced.
前記触媒層形成工程において前記触媒層を無電解めっき処理により形成する。無電解めっき法では、触媒層を絶縁層の表面やビアホールの底に選択的に形成することができ、触媒層を微粒子の集合体により形成することができる。 In the catalyst layer forming step, the catalyst layer is formed by electroless plating. In the electroless plating method, the catalyst layer can be selectively formed on the surface of the insulating layer or the bottom of the via hole, and the catalyst layer can be formed of an aggregate of fine particles.
本発明によれば、寸法の制御性に優れ、均一に配置されたカーボンナノチューブを備えているので、高アスペクト比のビアやコンタクトなどの垂直配線部の抵抗値及び抵抗値のバラツキを低減することができる。また、能動素子の特性のバラツキを低減した信頼性の高い半導体装置及びその製造方法を提供することができる。 According to the present invention, since the carbon nanotubes having excellent dimensional controllability and uniform arrangement are provided, the resistance value of the vertical wiring part such as a high aspect ratio via and contact and the variation of the resistance value can be reduced. Can do. In addition, it is possible to provide a highly reliable semiconductor device in which variation in characteristics of active elements is reduced and a manufacturing method thereof.
以下、本発明の実施の形態を図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（第１の実施の形態）
図２は、本発明の第1の実施の形態に係る半導体装置の要部断面図である。図２を参照するに、本実施の形態に係る半導体装置１０は、デュアルダマシン構造を有する多層配線構造を有している。具体的には、半導体装置１０は、下層配線層１１と、下層配線層１１上に、エッチングストッパ層１２、第１層間絶縁膜１３、エッチングストッパ層１４、第２層間絶縁膜１５が順次堆積され、第２層間絶縁膜１５に形成された上層配線層１８と、第１層間絶縁層１３及びエッチングストッパ層１２，１４を貫通して下層配線層１１と上層配線層１８を電気的に接続するビア部１９などから構成されている。ビア部１９は、下層配線層１１表面に形成された微粒子状触媒層２０と、微粒子状触媒層２０上に垂直方向に延在する複数のカーボンナノチューブ２１から構成され、カーボンナノチューブ２１の下端は微粒子状触媒層２０に接触し、上端は上層配線層１８あるいは、上層配線層１８の下側に形成されたバリアメタル膜２２又はメッキシード層（図示せず）に接触している。このような構成から、下層配線層１１と上層配線層１８は複数のカーボンナノチューブ２１により間接的あるいは直接的に電気的に接続されている。
(First embodiment)
FIG. 2 is a fragmentary cross-sectional view of the semiconductor device according to the first embodiment of the present invention. Referring to FIG. 2, the semiconductor device 10 according to the present embodiment has a multilayer wiring structure having a dual damascene structure. Specifically, in the semiconductor device 10, an etching stopper layer 12, a first interlayer insulating film 13, an etching stopper layer 14, and a second interlayer insulating film 15 are sequentially deposited on the lower wiring layer 11 and the lower wiring layer 11. The upper wiring layer 18 formed in the second interlayer insulating film 15 and the via that penetrates the first interlayer insulating layer 13 and the etching stopper layers 12 and 14 and electrically connects the lower wiring layer 11 and the upper wiring layer 18. The unit 19 is configured. The via portion 19 is composed of a particulate catalyst layer 20 formed on the surface of the lower wiring layer 11 and a plurality of carbon nanotubes 21 extending vertically on the particulate catalyst layer 20, and the lower end of the carbon nanotube 21 is particulate. The upper end is in contact with the catalyst layer 20 and the upper end is in contact with the upper wiring layer 18 or the barrier metal film 22 or the plating seed layer (not shown) formed below the upper wiring layer 18. With such a configuration, the lower wiring layer 11 and the upper wiring layer 18 are electrically connected indirectly or directly by the plurality of carbon nanotubes 21.
カーボンナノチューブ２１は、炭素原子がｓｐ2結合した６員環よりなるグラファイトのシート（グラフェンシートと呼ばれる。）を巻いた円筒状の形状をしており、内部には長手方向に沿って空洞が形成される。空洞の直径がカーボンナノチューブ２１の内径であり、内径とグラフェンシートの層数によりカーボンナノチューブ２１の外径が決まる。 The carbon nanotube 21 has a cylindrical shape wound with a graphite sheet (called a graphene sheet) composed of a six-membered ring in which carbon atoms are sp 2 bonded, and a cavity is formed in the inside along the longitudinal direction. Is done. The diameter of the cavity is the inner diameter of the carbon nanotube 21, and the outer diameter of the carbon nanotube 21 is determined by the inner diameter and the number of layers of the graphene sheet.
本実施の形態の半導体装置に用いられるカーボンナノチューブ２１は、ＣＶＤ法、例えば熱ＣＶＤ法やプラズマＣＶＤ法により形成される。ＣＶＤ法では、下層配線層１１上に形成された微粒子状触媒層２０を構成する遷移金属または遷移金属を含む合金の微粒子を核としてカーボンナノチューブ２１が成長する。なお、図２において微粒子状触媒層２０は層状に図示されているが、以下に説明するように微粒子の集合体により構成されている。 The carbon nanotubes 21 used in the semiconductor device of the present embodiment are formed by a CVD method, for example, a thermal CVD method or a plasma CVD method. In the CVD method, the carbon nanotubes 21 are grown with the transition metal or the alloy containing the transition metal constituting the particulate catalyst layer 20 formed on the lower wiring layer 11 as the nucleus. In FIG. 2, the fine particle catalyst layer 20 is illustrated in a layer shape, but is constituted by an aggregate of fine particles as described below.
図３（Ａ）及び（Ｂ）は、微粒子状触媒層を平面視した模式図である。図３（Ａ）を参照するに、微粒子状触媒層２０は下層配線層１１の表面に、遷移金属合金などからなる多数の微粒子２２が集積されて形成されている。微粒子２２は、平均粒径（直径）が０．４ｎｍ〜２０ｎｍ（好ましくは０．４ｎｍ〜５ｎｍ）に設定される。カーボンナノチューブ２１の直径は微粒子２２の大きさとほぼ同程度の０．４ｎｍ〜２０ｎｍになる。微粒子２２の平均粒径をこの範囲に設定することにより、微粒子２２を核として成長するカーボンナノチューブ２１の直径を制御することができる。 FIGS. 3A and 3B are schematic views of the particulate catalyst layer in plan view. Referring to FIG. 3A, the particulate catalyst layer 20 is formed by integrating a large number of particulates 22 made of a transition metal alloy or the like on the surface of the lower wiring layer 11. The fine particles 22 have an average particle diameter (diameter) set to 0.4 nm to 20 nm (preferably 0.4 nm to 5 nm). The diameter of the carbon nanotube 21 is 0.4 nm to 20 nm, which is almost the same as the size of the fine particles 22. By setting the average particle diameter of the fine particles 22 within this range, the diameter of the carbon nanotubes 21 that grow using the fine particles 22 as nuclei can be controlled.
微粒子状触媒層２０の厚さは、微粒子２２が１個のみならず２個以上堆積されて形成されてもよい。微粒子状触媒層２０の最表面に形成されている微粒子２２により、カーボンナノチューブ２１が微粒子２２を核として成長することができる。但し、電気伝導度の観点からは微粒子状触媒層２０は薄い方が良く、カーボンナノチューブ２１の成長を阻害しない限り、微粒子２２が厚さ方向には１個の場合が特に好ましい。 The thickness of the particulate catalyst layer 20 may be formed by depositing not only one particulate 22 but also two or more. With the fine particles 22 formed on the outermost surface of the fine particle catalyst layer 20, the carbon nanotubes 21 can grow using the fine particles 22 as nuclei. However, from the viewpoint of electrical conductivity, the fine particle catalyst layer 20 is preferably thin, and unless the growth of the carbon nanotubes 21 is inhibited, it is particularly preferable that the number of the fine particles 22 is one in the thickness direction.
また、図３（Ｂ）を参照するに、微粒子状触媒層２０は、微粒子２２が下層配線層１１の表面に、微粒子２２が互いに離隔して形成されていてもよい。微粒子２２間に間隙を設けることにより、カーボンナノチューブ２１の層厚方向の成長が隣接するカーボンナノチューブ２１との接触により阻害されることを回避でき、ひいては外径の揃ったカーボンナノチューブ２１を充填率良く形成することができる。微粒子２２間の間隙は、形成するカーボンナノチューブ２１の層厚により適宜選択されるが、例えば０．３３５ｎｍ以上に設定される。また、カーボンナノチューブ２１の層厚はＣＶＤ法に用いられる原料ガスの濃度、フロー量、成長時間などにより制御することができる。 Further, referring to FIG. 3B, the particulate catalyst layer 20 may be formed such that the particulates 22 are separated from each other on the surface of the lower wiring layer 11. By providing a gap between the fine particles 22, it is possible to prevent the growth of the carbon nanotubes 21 in the layer thickness direction from being disturbed by contact with the adjacent carbon nanotubes 21. Can be formed. The gap between the fine particles 22 is appropriately selected depending on the layer thickness of the carbon nanotube 21 to be formed, and is set to 0.335 nm or more, for example. The layer thickness of the carbon nanotube 21 can be controlled by the concentration of the source gas used in the CVD method, the flow amount, the growth time, and the like.
微粒子状触媒層２０は、例えばＣｏ、Ｎｉ、Ｆｅ、Ｍｏなどの遷移金属、又はこれらのうちの２種類以上の遷移金属とＰ、Ｎを含む金属間化合物などから構成される。カーボンナノチューブ２１は触媒層が連続膜（ベタ膜）であっても成長するがカーボンナノチューブ２１の直径のバラツキが大きくなってしまう。本実施の形態では、微粒子状触媒層２０は粒径が制御された微粒子から構成されるので、カーボンナノチューブ２１の直径が揃ったカーボンナノチューブ２１の束を形成することがきる。 The particulate catalyst layer 20 is made of, for example, a transition metal such as Co, Ni, Fe, or Mo, or an intermetallic compound containing two or more of these transition metals and P and N. The carbon nanotube 21 grows even if the catalyst layer is a continuous film (solid film), but the diameter variation of the carbon nanotube 21 increases. In the present embodiment, since the particulate catalyst layer 20 is composed of fine particles having a controlled particle size, it is possible to form a bundle of carbon nanotubes 21 with the same diameter of the carbon nanotubes 21.
なお、カーボンナノチューブ２１の下端と下層配線層１１が直接接触してもよい。微粒子状触媒層２０を介して接触するより接触抵抗を低減することができる。例えば、図３（Ｂ）に示したように、互いに離隔した微粒子を形成することによりかかる状態を形成することができる。 The lower end of the carbon nanotube 21 and the lower wiring layer 11 may be in direct contact. The contact resistance can be reduced more than the contact through the fine particle catalyst layer 20. For example, as shown in FIG. 3B, such a state can be formed by forming fine particles separated from each other.
以下、本実施の形態に係る半導体装置の製造方法を説明しながら、その構成を詳述する。 Hereinafter, the configuration of the semiconductor device according to the present embodiment will be described in detail while describing the method for manufacturing the semiconductor device.
図４（Ａ）〜（Ｃ）及び図５（Ａ）〜（Ｃ）は、本実施の形態に係る半導体装置の製造工程を示す図である。図４（Ａ）の工程では、図示されない基板あるいは層間絶縁膜等の表面にスパッタ法、蒸着法、めっき法等により、Ａｌ、Ｃｕ等からなる下層配線層１１を形成する。なお、下層配線層１１は、層間絶縁層の配線溝に設けられていてもよい。 FIGS. 4A to 4C and FIGS. 5A to 5C are diagrams showing a manufacturing process of the semiconductor device according to the present embodiment. 4A, a lower wiring layer 11 made of Al, Cu, or the like is formed on the surface of a substrate (not shown) or an interlayer insulating film by sputtering, vapor deposition, plating, or the like. The lower wiring layer 11 may be provided in the wiring groove of the interlayer insulating layer.
図４（Ａ）の工程ではさらに、下層配線層１１上にスパッタ法等により例えば厚さ１００ｎｍのシリコン窒化膜よりなるエッチングストッパ層１２を形成する。 In the step of FIG. 4A, an etching stopper layer 12 made of, for example, a silicon nitride film having a thickness of 100 nm is formed on the lower wiring layer 11 by sputtering or the like.
図４（Ａ）の工程ではさらに、エッチングストッパ層１２上に例えば厚さ１０００ｎｍの第１層間絶縁膜１３を形成する。第１層間絶縁膜１３は、シリコン酸化膜、ＳｉＯＦ膜、ＢＳＧ膜等の無機絶縁膜、ＭＳＱ（メチルシルセスキオキサン）系多孔質膜、ポリイミド膜、バリレン膜等の有機絶縁膜を用いることができ、かかる材料に限定されない。第１層間絶縁膜１３に形成される図４（Ｂ）に示すビアホール１３−１にはカーボンナノチューブ２１が充填されるので、第１層間絶縁膜１３に多孔質膜を用いた場合であっても、ビアホールの側壁に多孔質膜との境界に相互核酸を防止するバリア膜を必要としない。したがって、低誘電率の無機あるいは有機絶縁膜を容易に用いることができる。 In the step of FIG. 4A, a first interlayer insulating film 13 having a thickness of 1000 nm, for example, is formed on the etching stopper layer 12. As the first interlayer insulating film 13, an inorganic insulating film such as a silicon oxide film, a SiOF film, or a BSG film, an organic insulating film such as an MSQ (methyl silsesquioxane) -based porous film, a polyimide film, or a valylene film is used. And is not limited to such materials. The via hole 13-1 shown in FIG. 4B formed in the first interlayer insulating film 13 is filled with the carbon nanotubes 21, so that even when a porous film is used for the first interlayer insulating film 13. No barrier film is required on the sidewall of the via hole to prevent mutual nucleic acid at the boundary with the porous film. Therefore, an inorganic or organic insulating film having a low dielectric constant can be easily used.
図４（Ａ）の工程ではさらに、第１層間絶縁膜１３上にエッチングストッパ層１４を上記エッチングストッパ層１２と同様にして形成し、さらに第２層間絶縁膜１５を第１層間絶縁膜１３と同様の材料により形成する。 4A, an etching stopper layer 14 is further formed on the first interlayer insulating film 13 in the same manner as the etching stopper layer 12, and a second interlayer insulating film 15 is formed with the first interlayer insulating film 13. The same material is used.
次いで図４（Ｂ）の工程では、レジスト及びＲＩＥ（反応性イオンエッチング）法により、第２層間絶縁膜１５、エッチングストッパ層１４、第１層間絶縁膜１３、エッチングストッパ層１３の順に研削して下線配線層を露出させる。この結果、第２層間絶縁膜１５に配線溝１５−１、第１層間絶縁膜１３にビアホール１３−１が形成される。 4B, the second interlayer insulating film 15, the etching stopper layer 14, the first interlayer insulating film 13, and the etching stopper layer 13 are ground in this order by resist and RIE (reactive ion etching). Expose the underlined wiring layer. As a result, a wiring trench 15-1 is formed in the second interlayer insulating film 15, and a via hole 13-1 is formed in the first interlayer insulating film 13.
次いで図４（Ｃ）の工程では、ビアホールの底の下層配線層１１の表面１１−１に、無電解めっき法により微粒子状触媒層２０を形成する。具体的には、一実施例として、ＣｏＷＰからなる微粒子状触媒層２０を以下の成分からなるめっき浴を用いて、めっき浴温度を約９０℃、めっき時間を１秒〜１５秒に設定して行う。
めっき浴（ｐＨ＝１０）
ＣｏＳＯ4・７Ｈ2Ｏ＝１４ｇ／Ｌ
Ｎａ2ＷＯ4・２Ｈ2Ｏ＝４８ｇ／Ｌ
Ｎａ2Ｃ6Ｈ5Ｏ7・２Ｈ2Ｏ＝８８ｇ／Ｌ
（ＮＨ4）2ＳＯ4＝６６ｇ／Ｌ
ＮａＨ2ＰＯ2・Ｈ2Ｏ＝２１ｇ／Ｌ
微粒子の平均粒径（直径）は、例えばめっき時間を制御することにより制御することができ、上述したように、０．４ｎｍ〜２０ｎｍ、好ましくは０．４ｎｍ〜５ｎｍに設定される。微粒子状触媒層２０は、ビアホールの底の下層配線層１１の表面１１−１に微粒子が生成・付着し、ほぼ均一に形成される。本願発明者は、無電解めっき処理により微粒子状触媒層２０を形成した場合、ビアホールの側壁１３−１Ａや配線溝の底１５−１Ａ、配線溝の側壁１５−１Ｂに微粒子が付着あるいは成長しないことを見出した。これは、第１層間絶縁膜１３や、第２層間絶縁膜１５、エッチングストッパ層と、下層配線層１１の界面動電位（ゼータ電位）の分布が相違することにより、還元剤の電子の供給が下層配線層の表面１１−１付近にのみ行われるため、その表面１１−１にのみ微粒子が生成・付着すると考えられる。
Next, in the step of FIG. 4C, the particulate catalyst layer 20 is formed on the surface 11-1 of the lower wiring layer 11 at the bottom of the via hole by electroless plating. Specifically, as an example, the fine particle catalyst layer 20 made of CoWP is formed using a plating bath composed of the following components, the plating bath temperature is set to about 90 ° C., and the plating time is set to 1 second to 15 seconds. Do.
Plating bath (pH = 10)
CoSO 4 · 7H 2 O = 14 g / L
Na 2 WO 4 · 2H 2 O = 48 g / L
Na 2 C 6 H 5 O 7 · 2H 2 O = 88 g / L
(NH 4 ) 2 SO 4 = 66 g / L
NaH 2 PO 2 · H 2 O = 21g / L
The average particle diameter (diameter) of the fine particles can be controlled, for example, by controlling the plating time, and is set to 0.4 nm to 20 nm, preferably 0.4 nm to 5 nm as described above. The fine particle catalyst layer 20 is formed substantially uniformly with fine particles generated and attached to the surface 11-1 of the lower wiring layer 11 at the bottom of the via hole. When the fine catalyst layer 20 is formed by electroless plating, the inventor of the present application does not attach or grow fine particles on the side wall 13-1A of the via hole, the bottom 15-1A of the wiring groove, or the side wall 15-1B of the wiring groove. I found. This is because the distribution of the interfacial dynamic potential (zeta potential) between the first interlayer insulating film 13, the second interlayer insulating film 15, the etching stopper layer, and the lower wiring layer 11 is different. Since it is performed only in the vicinity of the surface 11-1 of the lower wiring layer, it is considered that fine particles are generated and attached only to the surface 11-1.
次いで図５（Ａ）の工程では、熱ＣＶＤ法、プラズマＣＶＤ法などによりカーボンナノチューブ２１を形成する。具体的には、熱ＣＶＤ法を用いて、炭化水素系ガス、例えば、アセチレン、メタン等を原料ガス、水素ガスをキャリアガスとして、加熱温度を４００℃〜９００℃、好ましくは４００℃〜６００℃、圧力を１ｋＰａに設定し、かつ半導体装置が形成されている基板に−４００Ｖのバイアスにより層厚方向に電界Ｅを印加する。これらの条件から、微粒子状触媒層２０からカーボンナノチューブ２１が層厚方向に成長してビアホール１３−１を充填し、ビアホール１３−１の深さよりやや長いカーボンナノチューブ２１を形成する。後述するバリアメタル膜２２又は上層配線層１８との電気的接続を良好とすることができる。 Next, in the process of FIG. 5A, the carbon nanotubes 21 are formed by a thermal CVD method, a plasma CVD method, or the like. Specifically, using a thermal CVD method, the heating temperature is 400 ° C. to 900 ° C., preferably 400 ° C. to 600 ° C., using hydrocarbon gas, for example, acetylene, methane or the like as source gas and hydrogen gas as carrier gas. The electric field E is applied in the layer thickness direction with a bias of −400 V to the substrate on which the pressure is set to 1 kPa and the semiconductor device is formed. Under these conditions, the carbon nanotubes 21 grow from the particulate catalyst layer 20 in the layer thickness direction, fill the via holes 13-1, and form the carbon nanotubes 21 that are slightly longer than the depth of the via holes 13-1. It is possible to improve electrical connection with a barrier metal film 22 or an upper wiring layer 18 described later.
カーボンナノチューブ２１の直径は上述したように微粒子の大きさに依存し、カーボンナノチューブ２１の層数は、原料ガスに含まれる炭素量、原料ガスのフロー量等によって制御可能である。また、原料ガスにフラーレンを昇華させたもの、あるいはアルコール等を用いることができる。 As described above, the diameter of the carbon nanotube 21 depends on the size of the fine particles, and the number of layers of the carbon nanotube 21 can be controlled by the amount of carbon contained in the source gas, the amount of flow of the source gas, and the like. Further, a raw material gas obtained by sublimating fullerene, alcohol or the like can be used.
なお、カーボンナノチューブ２１の成長モードには、微粒子をカーボンナノチューブ２１の成長点の頭に有する場合と、カーボンナノチューブ２１の根本に有する場合がある。熱ＣＶＤでは根本に残るモードとなり、プラズマＣＶＤではカーボンナノチューブ２１の頭に有するモードとなることが多い。 In addition, the growth mode of the carbon nanotube 21 may have a fine particle at the head of the growth point of the carbon nanotube 21 or a root of the carbon nanotube 21. In thermal CVD, the mode remains at the root, and in plasma CVD, the mode at the head of the carbon nanotube 21 is often obtained.
図６は、本実施の形態に係る半導体装置に用いられるカーボンナノチューブのＳＥＭ写真、図７は図６に示すＳＥＭ写真の説明図である。図６及び図７を参照するに、垂直方向に成長したカーボンナノチューブ２１の束が密に形成されていることが分かる。 6 is an SEM photograph of the carbon nanotube used in the semiconductor device according to the present embodiment, and FIG. 7 is an explanatory view of the SEM photograph shown in FIG. 6 and 7, it can be seen that the bundle of carbon nanotubes 21 grown in the vertical direction is densely formed.
また、カーボンナノチューブ２１の半径方向は単層カーボンナノチューブあるいは多層カーボンナノチューブのいずれでもよいが、多層カーボンナノチューブの場合は、内径が小さくかつ層数が大きい方が好ましい。カーボンナノチューブの電気抵抗を低抵抗化が図れると共に、層数が大きい割には外径が小さいため、狭い開口部であっても多数のカーボンナノチューブを充填することができ、ビア抵抗を低減することができる。例えば内径が０．４ｎｍ〜２ｎｍ、層数が２層〜２０層であることが特に好ましい。 The radial direction of the carbon nanotubes 21 may be either single-walled carbon nanotubes or multi-walled carbon nanotubes, but in the case of multi-walled carbon nanotubes, it is preferable that the inner diameter is small and the number of layers is large. The electrical resistance of carbon nanotubes can be reduced, and the outer diameter is small for a large number of layers, so many carbon nanotubes can be filled even in narrow openings, reducing via resistance. Can do. For example, it is particularly preferable that the inner diameter is 0.4 nm to 2 nm and the number of layers is 2 to 20 layers.
次いで図５（Ｂ）の工程では、図５（Ａ）に示す構造体の表面を覆うようにスパッタ法などによりＴａＮ、ＴｉＮなどの材料を用いて例えば厚さ１０ｎｍのバリアメタル膜２２を形成する。バリアメタル膜２２は上層配線層１８のＣｕのマイグレーションを防止すると共に、カーボンナノチューブとの電気的接続を確保する。 Next, in the process of FIG. 5B, a barrier metal film 22 of, eg, a 10 nm thickness is formed using a material such as TaN or TiN by sputtering or the like so as to cover the surface of the structure shown in FIG. . The barrier metal film 22 prevents Cu migration of the upper wiring layer 18 and ensures electrical connection with the carbon nanotubes.
次いで図５（Ｃ）の工程では、図５（Ｂ）に示す構造体の表面を覆うようにスパッタ法などによりＣｕよりなるめっきシード層（図示せず）を形成し、さらに電気めっき法により厚さ１５００ｎｍのＣｕめっき膜を形成する。 5C, a plating seed layer (not shown) made of Cu is formed by sputtering or the like so as to cover the surface of the structure shown in FIG. 5B, and further thickened by electroplating. A Cu plating film having a thickness of 1500 nm is formed.
図５（Ｃ）の工程ではさらに、ＣＭＰ法によりバリアメタル膜２２あるいは第２層間絶縁膜１５を研磨ストッパーとして、上記Ｃｕめっき膜を平坦化することにより上層配線層１８を形成する。なお、上層配線層１８がカーボンナノチューブ２１と直接接続されてもよい。以上により、下層配線層１１と上層配線層１８がカーボンナノチューブ２１により電気的に接続された半導体装置が形成される。 In the step of FIG. 5C, the upper wiring layer 18 is further formed by flattening the Cu plating film by the CMP method using the barrier metal film 22 or the second interlayer insulating film 15 as a polishing stopper. Note that the upper wiring layer 18 may be directly connected to the carbon nanotubes 21. Thus, a semiconductor device in which the lower wiring layer 11 and the upper wiring layer 18 are electrically connected by the carbon nanotubes 21 is formed.
本実施の形態によれば、カーボンナノチューブ２１が成長するための微粒子状触媒層２０は、無電解めっき法により高アスペクト比のビアホールの底すなわち下層配線層１１の表面１１−１にのみ形成することができ、かつその膜厚が均一である。したがって、微粒子状触媒層２０から疎密が少なく均一なカーボンナノチューブ２１を成長させることができ、下層配線層１１との電気的接続が良好となる。また、大きさが均一な微粒子が形成されるので、内径・外径の揃った、すなわち電気的性質が均一なカーボンナノチューブ２１を形成することができる。 According to the present embodiment, the particulate catalyst layer 20 for growing the carbon nanotubes 21 is formed only on the bottom of the high aspect ratio via hole, that is, on the surface 11-1 of the lower wiring layer 11 by electroless plating. And the film thickness is uniform. Therefore, it is possible to grow the carbon nanotubes 21 with less density and uniformity from the particulate catalyst layer 20, and the electrical connection with the lower wiring layer 11 is improved. In addition, since fine particles having a uniform size are formed, it is possible to form carbon nanotubes 21 with uniform inner diameter and outer diameter, that is, uniform electrical properties.
なお、本実施の形態では、デュアルダマシン構造を例にして説明したが、シングルダマシン構造であっても同様に適用することができる。また、下層配線層１１の替わりに半導体基板に形成された拡散領域でもよく、拡散領域と微粒子状触媒層２０との間にオーミックコンタクトを形成するＣｏＳｉ2、ＴｉＳｉ2、ＴａＳｉ2、ＰｔＳｉ2、ＮｉＳｉ2などのシリサイド化合物よりなるコンタクト層を設けてもよい。拡散領域と微粒子状触媒層２０との間のコンタクト抵抗を低減することができる。 Note that although a dual damascene structure has been described as an example in this embodiment, the present invention can be similarly applied to a single damascene structure. Further, a diffusion region formed on the semiconductor substrate may be used instead of the lower wiring layer 11, and CoSi 2 , TiSi 2 , TaSi 2 , PtSi 2 , NiSi forming an ohmic contact between the diffusion region and the particulate catalyst layer 20. A contact layer made of a silicide compound such as 2 may be provided. Contact resistance between the diffusion region and the particulate catalyst layer 20 can be reduced.
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る半導体装置の要部斜視図である。図８を参照するに、本実施の形態の半導体装置３０は、低比抵抗の半導体基板３１と、半導体基板３１上に形成されたシリコン酸化膜３２と、シリコン酸化膜３２上に離隔して形成された２つの微粒子状触媒層２０と、微粒子状触媒層２０間に形成されたカーボンナノチューブ３３と、微粒子状触媒層上に形成されたソース電極３４Ａ及びドレイン電極３４Ｂと、半導体基板３１のシリコン絶縁膜とは反対側に形成されたゲート電極３５などから構成されている。半導体装置３０は、いわゆるバックゲート型の半導体装置３０であり、ゲート電極３５に印加される電圧に対応してカーボンナノチューブに電界が印加され、カーボンナノチューブがトランジスタのチャネルとして機能し、ソース電極３４Ａとドレイン電極３４Ｂとの間に流れる電流が変化する。本実施の形態の半導体装置３０は、微粒子状触媒層２０を設けたことにより、寸法の制御性が良好なカーボンナノチューブを備えたことに主な特徴がある。寸法特に、内径・外径の揃ったカーボンナノチューブをトランジスタに用いることによりトランジスタ間の特性のバラツキを低減して信頼性の高い半導体装置３０を実現することができる。
(Second Embodiment)
FIG. 8 is a perspective view of main parts of a semiconductor device according to the second embodiment of the present invention. Referring to FIG. 8, the semiconductor device 30 of the present embodiment is formed with a low specific resistance semiconductor substrate 31, a silicon oxide film 32 formed on the semiconductor substrate 31, and a silicon oxide film 32 spaced apart. The two particulate catalyst layers 20 formed, the carbon nanotubes 33 formed between the particulate catalyst layers 20, the source electrode 34A and the drain electrode 34B formed on the particulate catalyst layer, and the silicon insulation of the semiconductor substrate 31 The gate electrode 35 is formed on the opposite side of the film. The semiconductor device 30 is a so-called back gate type semiconductor device 30 in which an electric field is applied to the carbon nanotube corresponding to the voltage applied to the gate electrode 35, the carbon nanotube functions as a channel of the transistor, and the source electrode 34A The current flowing between the drain electrode 34B changes. The semiconductor device 30 according to the present embodiment is mainly characterized in that the fine particle catalyst layer 20 is provided, thereby providing carbon nanotubes with good dimensional controllability. In particular, by using carbon nanotubes having a uniform inner diameter and outer diameter for a transistor, variation in characteristics between transistors can be reduced, and a highly reliable semiconductor device 30 can be realized.
以下、本実施の形態に係る半導体装置３０の製造方法を説明しながら、その構成を詳述する。図９（Ａ）〜（Ｃ）及び図１０は、第２の実施の形態に係る半導体装置の製造工程を示す図である。 Hereinafter, the configuration of the semiconductor device 30 according to the present embodiment will be described in detail while describing the method for manufacturing the semiconductor device 30. FIGS. 9A to 9C and FIG. 10 are views showing a manufacturing process of the semiconductor device according to the second embodiment.
図９（Ａ）の工程では、半導体基板３１、例えばドナーやアクセプター不純物イオンが導入された低比抵抗の例えば厚さ５００μｍのシリコン基板を用いて、半導体基板３１の表面に熱酸化によりシリコン酸化膜３２を厚さ１ｎｍ〜１００ｎｍの範囲に形成する。なお、ＣＶＤ法、スパッタ法などよりシリコン酸化膜３２を形成してもよい。 In the process of FIG. 9A, a semiconductor substrate 31, for example, a silicon substrate having a low specific resistance having a thickness of, for example, 500 μm into which donor or acceptor impurity ions have been introduced, and a silicon oxide film is formed on the surface of the semiconductor substrate 31 by thermal oxidation. 32 is formed in a thickness range of 1 nm to 100 nm. Note that the silicon oxide film 32 may be formed by CVD, sputtering, or the like.
図９（Ａ）の工程ではさらに、シリコン酸化膜３２の半導体基板３１と反対側に例えばＣｏシリサイド膜を介してＡｌなどの導電材料によりゲート電極３５を形成する。 In the step of FIG. 9A, a gate electrode 35 is further formed of a conductive material such as Al via a Co silicide film, for example, on the opposite side of the silicon oxide film 32 from the semiconductor substrate 31.
図９（Ａ）の工程ではさらに、シリコン絶縁膜上にフォトグラフィ法によりパターン開口されたレジスト膜を形成する。レジスト膜の開口部は、ソース電極３４Ａ及びドレイン電極３４Ｂが形成されるので、例えば５０ｎｍから１００μｍ離隔して形成する。 In the step of FIG. 9A, a resist film having a pattern opening is formed on the silicon insulating film by photolithography. Since the source electrode 34A and the drain electrode 34B are formed, the opening of the resist film is formed, for example, with a separation of 50 nm to 100 μm.
図９（Ａ）の工程ではさらに、無電解めっき法によって、開口部のシリコン酸化膜３２の表面に微粒子状触媒層２０を形成する。微粒子状触媒層２０は、上述した図４（Ｃ）の工程と同様にして形成する。なお、本工程ではレジスト膜表面にも微粒子状触媒層２０を構成する微粒子が付着する可能性があるが、レジスト膜はカーボンナノチューブを形成する前に除去されるので問題となることはない。 In the step of FIG. 9A, the particulate catalyst layer 20 is further formed on the surface of the silicon oxide film 32 in the opening by electroless plating. The fine particle catalyst layer 20 is formed in the same manner as the above-described step of FIG. In this step, fine particles constituting the fine particle catalyst layer 20 may adhere to the surface of the resist film, but the resist film is removed before forming the carbon nanotubes, so that there is no problem.
次いで図９（Ｂ）の工程ではレジスト膜を除去後、熱ＣＶＤ法、プラズマＣＶＤ法などによりカーボンナノチューブ２１を形成する。具体的には上述した図５（Ａ）の工程と略同様であるが、ここでは電界を基板に平行に印加する。カーボンナノチューブが微粒子状触媒層より成長して、２つの微粒子状触媒層間が一本のカーボンナノチューブにより接続される。なお、カーボンナノチューブを成長させる条件は、図５（Ａ）の工程と略同様である。このようにカーボンナノチューブが触媒金属島間に架橋して成長する場合、通常一本のカーボンナノチューブが成長する。 Next, in the step of FIG. 9B, after removing the resist film, the carbon nanotubes 21 are formed by a thermal CVD method, a plasma CVD method or the like. Specifically, it is substantially the same as the above-described step of FIG. 5A, but here, an electric field is applied in parallel to the substrate. Carbon nanotubes grow from the particulate catalyst layer, and the two particulate catalyst layers are connected by a single carbon nanotube. The conditions for growing the carbon nanotubes are substantially the same as those in the step of FIG. Thus, when carbon nanotubes grow by bridging between catalytic metal islands, one carbon nanotube usually grows.
次いで図９（Ｃ）の工程では、カーボンナノチューブ２１が形成されたシリコン酸化膜３２の表面に、フォトグラフィ法によりパターン開口されたレジスト膜を形成する。レジスト膜の開口部は、微粒子状触媒層２０を含むように形成される。なお、カーボンナノチューブはシリコン酸化膜３２に接した状態となる。ファン・デル・ワールス力等によるものである。 Next, in a step of FIG. 9C, a resist film having a pattern opening is formed on the surface of the silicon oxide film 32 on which the carbon nanotubes 21 are formed by a photolithography method. The opening of the resist film is formed so as to include the particulate catalyst layer 20. The carbon nanotube is in contact with the silicon oxide film 32. This is due to the power of van der Waals.
図９（Ｃ）の工程ではさらに、スパッタ法等により微粒子状触媒層２０を覆うように、Ｔｉ膜を介してＡｕやＰｔなどの導電材料よりなるソース電極３４Ａ及びドレイン電極３４Ｂを形成する。 In the step of FIG. 9C, a source electrode 34A and a drain electrode 34B made of a conductive material such as Au or Pt are further formed through a Ti film so as to cover the particulate catalyst layer 20 by sputtering or the like.
次いで図１０の工程ではレジスト膜３８をリフトオフし、半導体装置３０が形成される。 Next, in the process of FIG. 10, the resist film 38 is lifted off, and the semiconductor device 30 is formed.
本実施の形態によれば、微粒子状触媒層２０の微粒子の大きさを制御することにより直径の揃ったカーボンナノチューブを形成することができる。したがって、半導体装置３０間の特性のバラツキを低減し、カーボンナノチューブの小型及び弾道電子輸送性と相まって高速動作が可能で高信頼性の半導体装置を実現することができる。 According to the present embodiment, carbon nanotubes having a uniform diameter can be formed by controlling the size of the fine particles of the fine particle catalyst layer 20. Therefore, variation in characteristics between the semiconductor devices 30 can be reduced, and a highly reliable semiconductor device capable of high-speed operation in combination with the small size of the carbon nanotubes and the ballistic electron transport property can be realized.
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to the specific embodiments, and various modifications and changes can be made within the scope of the present invention described in the claims. It can be changed.
なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 第１の導電部と、
前記第１の導電部を覆う層間絶縁層と、
前記層間絶縁層上に形成された第２の導電部と、
前記層間絶縁層を貫通し第１の導電部を露出させる溝部の第１の導電部の表面に形成された触媒層と、
前記触媒層上に形成され、第１の導電部と第２の導電部を電気的に接続するカーボンナノチューブとを有し、
前記触媒層は微粒子よりなる半導体装置。
（付記２） 前記カーボンナノチューブは、その下端が触媒層に接触する共に、その上端が第２の導電部に接触することを特徴とする付記１記載の半導体装置。
（付記３） 前記溝部が、第１の導電部を露出するビアホールと、前記ビアホール上に形成されると共に連通する配線溝よりなり、
前記配線溝に第２の導電部を形成する導電性材料が充填され、
前記ビアホールにカーボンナノチューブが充填されてなることを特徴とする付記１または２記載の半導体装置。
（付記４） 基板と、
前記基板の主面上に形成された絶縁層と、
前記絶縁層上に互いに離隔されて形成された２つの触媒層と
前記２つの触媒層との間に形成されたカーボンナノチューブと、
前記触媒層を覆う第１及び第２の導電部と、
前記基板の裏面上に形成された第３の導電部とよりなり、
前記第３の導電部に印加する電圧または電流により前記カーボンナノチューブを流れる電流を制御する半導体装置であって、
前記触媒層は微粒子よりなることを特徴とする半導体装置。
（付記５） 前記微粒子は、互いに離隔して形成されていることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６） 前記微粒子の平均粒径は０．４ｎｍ〜２０ｎｍの範囲に設定されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７） 前記微粒子は、Ｃｏ、Ｎｉ、Ｆｅ、及びＭｏからなる群のうち少なくとも１つの遷移金属を含むことを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８） 前記カーボンナノチューブは、平均直径が０．４ｎｍから２０ｎｍの範囲に設定されることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９） 互いに離隔された第１及び第２の導電部を有する半導体装置の製造方法であって、
第１及び第２の導電部の少なくとも一方に微粒子からなる触媒層を形成する工程と、
前記微粒子を触媒として用いて、第１の導電部と第２の導電部を電気的に接続するカーボンナノチューブを形成する工程とを含むことを特徴とする半導体装置の製造方法。
（付記１０） 第１の導電部と、前記第１の導電部を覆う層間絶縁層と、前記層間絶縁層上に形成された第２の導電部と、前記層間絶縁層を貫通し第１の導電部を露出させる溝部の第１の導電部の表面に形成された触媒層と、前記溝部に第１の導電部と第２の導電部を電気的に接続するように配置されたカーボンナノチューブとを有する半導体装置の製造方法であって、
前記層間絶縁層を選択的に研削して第１の導電部を露出する溝部を形成する工程と、
前記溝部の第１の導電部の表面に微粒子よりなる触媒層を形成する触媒層形成工程と、
前記微粒子を触媒として用いてカーボンナノチューブを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
（付記１１） 基板と、前記基板の主面上に形成された絶縁層と、前記絶縁層上に互いに離隔されて形成された第１及び第２の導電部と、前記第１及び第２の導電部を電気的に接続するカーボンナノチューブと、前記基板の裏面上に形成された第３の導電部とよりなり、前記第３の導電部に印加する電圧または電流により前記カーボンナノチューブを流れる電流を制御する半導体装置の製造方法であって、
前記絶縁層表面に互いに離隔して、微粒子よりなる２つの触媒層を形成する触媒層形成工程と、
前記微粒子を触媒として用いてカーボンナノチューブを形成する工程と、
前記２つの触媒層を各々覆う第１及び第２の導電部を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
（付記１２） 前記触媒層形成工程において前記触媒層は無電解めっき処理により形成されることを特徴とする付記９〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３） 前記微粒子は無電解めっき処理により形成される初期成長核であることを特徴とする付記９〜１２のうち、いずれか一項記載の半導体装置の製造方法。
In addition, the following additional notes are disclosed regarding the above description.
(Appendix 1) a first conductive portion;
An interlayer insulating layer covering the first conductive portion;
A second conductive portion formed on the interlayer insulating layer;
A catalyst layer formed on the surface of the first conductive portion of the groove that penetrates the interlayer insulating layer and exposes the first conductive portion;
A carbon nanotube formed on the catalyst layer and electrically connecting the first conductive portion and the second conductive portion;
The catalyst layer is a semiconductor device made of fine particles.
(Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the carbon nanotube has a lower end in contact with the catalyst layer and an upper end in contact with the second conductive portion.
(Supplementary Note 3) The groove portion includes a via hole exposing the first conductive portion, and a wiring groove formed on the via hole and communicating with the via hole.
The wiring groove is filled with a conductive material for forming a second conductive portion,
The semiconductor device according to appendix 1 or 2, wherein the via hole is filled with carbon nanotubes.
(Appendix 4) a substrate,
An insulating layer formed on the main surface of the substrate;
Two catalyst layers formed on the insulating layer and spaced apart from each other; and a carbon nanotube formed between the two catalyst layers;
First and second conductive portions covering the catalyst layer;
A third conductive portion formed on the back surface of the substrate;
A semiconductor device for controlling a current flowing through the carbon nanotube by a voltage or a current applied to the third conductive portion;
The semiconductor device, wherein the catalyst layer is made of fine particles.
(Supplementary Note 5) The semiconductor device according to any one of Supplementary Notes 1 to 4, wherein the fine particles are formed apart from each other.
(Appendix 6) The semiconductor device according to any one of appendices 1 to 5, wherein an average particle size of the fine particles is set in a range of 0.4 nm to 20 nm.
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 1 to 6, wherein the fine particles include at least one transition metal selected from the group consisting of Co, Ni, Fe, and Mo.
(Supplementary note 8) The semiconductor device according to any one of supplementary notes 1 to 7, wherein the carbon nanotube has an average diameter set in a range of 0.4 nm to 20 nm.
(Supplementary Note 9) A method for manufacturing a semiconductor device having first and second conductive parts spaced apart from each other,
Forming a catalyst layer made of fine particles on at least one of the first and second conductive portions;
Forming a carbon nanotube that electrically connects the first conductive portion and the second conductive portion using the fine particles as a catalyst.
(Supplementary Note 10) A first conductive portion, an interlayer insulating layer covering the first conductive portion, a second conductive portion formed on the interlayer insulating layer, and a first conductive layer penetrating the interlayer insulating layer A catalyst layer formed on the surface of the first conductive part of the groove part exposing the conductive part, and a carbon nanotube arranged to electrically connect the first conductive part and the second conductive part to the groove part, A method of manufacturing a semiconductor device having
Selectively grinding the interlayer insulating layer to form a groove exposing the first conductive portion;
A catalyst layer forming step of forming a catalyst layer made of fine particles on the surface of the first conductive portion of the groove portion;
And a step of forming carbon nanotubes using the fine particles as a catalyst.
(Additional remark 11) A board | substrate, the insulating layer formed on the main surface of the said board | substrate, the 1st and 2nd electroconductive part formed mutually spaced apart on the said insulating layer, and the said 1st and 2nd A carbon nanotube for electrically connecting the conductive portions and a third conductive portion formed on the back surface of the substrate, and a current flowing through the carbon nanotubes by a voltage or current applied to the third conductive portion. A method for manufacturing a semiconductor device to be controlled, comprising:
A catalyst layer forming step of forming two catalyst layers made of fine particles separated from each other on the surface of the insulating layer;
Forming carbon nanotubes using the fine particles as a catalyst;
Forming a first conductive portion and a second conductive portion covering the two catalyst layers, respectively.
(Additional remark 12) The said catalyst layer is formed in the said catalyst layer formation process by the electroless-plating process, The manufacturing method of the semiconductor device as described in any one of Additional remarks 9-11 characterized by the above-mentioned.
(Additional remark 13) The said microparticles | fine-particles are the initial stage growth nuclei formed by electroless-plating process, The manufacturing method of the semiconductor device as described in any one of Additional remarks 9-12 characterized by the above-mentioned.
１０、３０ 半導体装置
１１ 下層配線層
１２、１４ エッチングストッパ層
１３ 第１層間絶縁膜
１５ 第２層間絶縁膜
１８ 上層配線層
２０ 微粒子状触媒層
２１、３３ カーボンナノチューブ
２２ 微粒子
３１ 半導体基板
３２ シリコン酸化膜
３４Ａ ソース電極
３４Ｂ ドレイン電極
３５ ゲート電極
DESCRIPTION OF SYMBOLS 10, 30 Semiconductor device 11 Lower layer wiring layer 12, 14 Etching stopper layer 13 First interlayer insulating film 15 Second interlayer insulating film 18 Upper layer wiring layer 20 Particulate catalyst layer 21, 33 Carbon nanotube 22 Particulate 31 Semiconductor substrate 32 Silicon oxide film 34A Source electrode 34B Drain electrode 35 Gate electrode
Claims (10)
前記第１の導電部を覆う層間絶縁層と、
前記層間絶縁層上に形成された第２の導電部と、
前記層間絶縁層を貫通し第１の導電部を露出させる溝部の第１の導電部の表面に形成された触媒層と、
前記触媒層上に形成され、第１の導電部と第２の導電部を電気的に接続するカーボンナノチューブとを有し、
前記溝部が、第１の導電部を露出するビアホールと、前記ビアホール上に形成されると共に連通する配線溝よりなり、
前記配線溝に第２の導電部を形成する導電性材料が充填され、
前記ビアホールにカーボンナノチューブが充填されてなるものであって、
前記触媒層は微粒子よりなる半導体装置。 A first conductive portion;
An interlayer insulating layer covering the first conductive portion;
A second conductive portion formed on the interlayer insulating layer;
A catalyst layer formed on the surface of the first conductive portion of the groove that penetrates the interlayer insulating layer and exposes the first conductive portion;
A carbon nanotube formed on the catalyst layer and electrically connecting the first conductive portion and the second conductive portion;
The groove portion is composed of a via hole exposing the first conductive portion, and a wiring groove formed on the via hole and communicating therewith,
The wiring groove is filled with a conductive material for forming a second conductive portion,
The via hole is filled with carbon nanotubes,
The catalyst layer is a semiconductor device made of fine particles.
前記基板の主面上に形成された絶縁層と、
前記絶縁層上に互いに離隔されて形成された２つの触媒層と、
前記触媒層間に形成されたカーボンナノチューブと、
前記触媒層を覆う第１及び第２の導電部と、
前記基板の裏面上に形成された第３の導電部とよりなり、
前記第３の導電部に印加する電圧または電流により前記カーボンナノチューブを流れる電流を制御する半導体装置であって、
前記触媒層は微粒子よりなることを特徴とする半導体装置。 A substrate,
An insulating layer formed on the main surface of the substrate;
Two catalyst layers formed on the insulating layer and spaced apart from each other;
Carbon nanotubes formed between the catalyst layers;
First and second conductive portions covering the catalyst layer;
A third conductive portion formed on the back surface of the substrate;
A semiconductor device for controlling a current flowing through the carbon nanotube by a voltage or a current applied to the third conductive portion;
The semiconductor device, wherein the catalyst layer is made of fine particles.
前記層間絶縁層を選択的に研削して、第１の導電部を露出するビアホールと、前記ビアホール上において連通する配線溝よりなる溝部を形成する工程と、
前記溝部の第１の導電部の表面に微粒子よりなる触媒層を形成する触媒層形成工程と、
前記微粒子を触媒として用いて前記ビアホールにカーボンナノチューブを充填する工程と、
前記配線溝に第２の導電部を形成する導電性材料を充填する工程とを備えたことを特徴とする半導体装置の製造方法。 A first conductive portion; an interlayer insulating layer covering the first conductive portion; a second conductive portion formed on the interlayer insulating layer; and exposing the first conductive portion through the interlayer insulating layer A method of manufacturing a semiconductor device, comprising: a catalyst layer formed on a surface of a first conductive portion of a groove portion to be formed; and a carbon nanotube electrically connecting the first conductive portion and the second conductive portion to the groove portion. And
Selectively grinding the interlayer insulating layer to form a via hole exposing the first conductive portion and a groove portion formed of a wiring groove communicating with the via hole;
A catalyst layer forming step of forming a catalyst layer made of fine particles on the surface of the first conductive portion of the groove portion;
Filling the via hole with carbon nanotubes using the fine particles as a catalyst ;
And a step of filling the wiring groove with a conductive material for forming a second conductive portion .
前記絶縁層表面に互いに離隔して、微粒子よりなる２つの触媒層を形成する触媒層形成工程と、
前記微粒子を触媒として用いてカーボンナノチューブを形成する工程と、
前記２つの触媒層を各々覆う第１及び第２の導電部を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 Electrically connecting a substrate, an insulating layer formed on the main surface of the substrate, first and second conductive parts formed on the insulating layer and spaced apart from each other, and the first and second conductive parts Manufacture of a semiconductor device comprising a carbon nanotube to be electrically connected and a third conductive portion formed on the back surface of the substrate, wherein the current flowing through the carbon nanotube is controlled by a voltage applied to the third conductive portion A method,
A catalyst layer forming step of forming two catalyst layers made of fine particles separated from each other on the surface of the insulating layer;
Forming carbon nanotubes using the fine particles as a catalyst;
Forming a first conductive portion and a second conductive portion covering the two catalyst layers, respectively.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003298337A JP4208668B2 (en) | 2003-08-22 | 2003-08-22 | Semiconductor device and manufacturing method thereof |
| US12/732,939 US20100244262A1 (en) | 2003-06-30 | 2010-03-26 | Deposition method and a deposition apparatus of fine particles, a forming method and a forming apparatus of carbon nanotubes, and a semiconductor device and a manufacturing method of the same |
| US13/705,778 US9017636B2 (en) | 2003-06-30 | 2012-12-05 | Manufacturing method of semiconductor device |
| US14/671,274 US9564589B2 (en) | 2003-06-30 | 2015-03-27 | Forming method and forming apparatus of carbon nanotubes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003298337A JP4208668B2 (en) | 2003-08-22 | 2003-08-22 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005072171A JP2005072171A (en) | 2005-03-17 |
| JP4208668B2 true JP4208668B2 (en) | 2009-01-14 |
Family
ID=34403860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003298337A Expired - Lifetime JP4208668B2 (en) | 2003-06-30 | 2003-08-22 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4208668B2 (en) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120195018A1 (en) * | 2005-11-22 | 2012-08-02 | Lex Kosowsky | Wireless communication device using voltage switchable dielectric material |
| JP2006269913A (en) * | 2005-03-25 | 2006-10-05 | Mitsubishi Heavy Ind Ltd | Forming method of carbon nanotube wiring |
| EP1911109A1 (en) * | 2005-07-27 | 2008-04-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing an electrical element |
| JP4984498B2 (en) * | 2005-11-18 | 2012-07-25 | ソニー株式会社 | Functional element and manufacturing method thereof |
| US7990037B2 (en) | 2005-11-28 | 2011-08-02 | Megica Corporation | Carbon nanotube circuit component structure |
| KR100721020B1 (en) | 2006-01-20 | 2007-05-23 | 삼성전자주식회사 | Semiconductor devices including contact structure and methods of formimg the same |
| KR20090057089A (en) | 2006-09-04 | 2009-06-03 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | Control of carbon nanostructure growth in an interconnect structure |
| US8174084B2 (en) * | 2006-09-19 | 2012-05-08 | Intel Corporation | Stress sensor for in-situ measurement of package-induced stress in semiconductor devices |
| JP5181105B2 (en) * | 2007-03-02 | 2013-04-10 | 株式会社日立ハイテクサイエンス | Method for forming corrected wiring of integrated circuit |
| US8878235B2 (en) | 2007-12-31 | 2014-11-04 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US8236623B2 (en) * | 2007-12-31 | 2012-08-07 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same |
| FR2929756B1 (en) * | 2008-04-08 | 2010-08-27 | Commissariat Energie Atomique | PROCESS FOR FORMING POROUS MATERIAL IN MICROCAVITY OR MICROPASSING BY MECHANICAL CHEMICAL POLISHING |
| KR101398634B1 (en) | 2008-07-11 | 2014-05-22 | 삼성전자주식회사 | Interconnection structure and electronic device employing the same |
| JP4869362B2 (en) * | 2009-01-29 | 2012-02-08 | 株式会社東芝 | Method for producing carbon nanotube |
| JP2011061026A (en) * | 2009-09-10 | 2011-03-24 | Toshiba Corp | Carbon nanotube wiring and method for manufacturing the same |
| CN102403304B (en) * | 2011-12-06 | 2016-03-16 | 上海集成电路研发中心有限公司 | A kind of interconnection structure and preparation method thereof |
| JP6054049B2 (en) * | 2012-03-27 | 2016-12-27 | 東京エレクトロン株式会社 | Plating treatment method, plating treatment system, and storage medium |
| JP7167623B2 (en) * | 2018-10-23 | 2022-11-09 | 富士通株式会社 | Compound semiconductor device and its manufacturing method, detector, energy harvester |
| CN116206981B (en) * | 2023-05-04 | 2023-06-30 | 北京大学 | Method for preparing full-two-dimensional short-channel field effect transistor in large scale |
-
2003
- 2003-08-22 JP JP2003298337A patent/JP4208668B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005072171A (en) | 2005-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4208668B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN100580971C (en) | Vertical nanotube semiconductor device structures and methods of forming the same | |
| JP5526457B2 (en) | Carbon elongated structure bundle, method for producing the same, and electronic device | |
| JP4212258B2 (en) | Integrated circuit device and integrated circuit device manufacturing method | |
| KR101298789B1 (en) | Semiconductor device | |
| US8482126B2 (en) | Semiconductor device | |
| KR100881621B1 (en) | Semiconductor device and method of forming thereof | |
| JP5009511B2 (en) | Electrical connection structure, manufacturing method thereof, and semiconductor integrated circuit device | |
| JP2008258187A (en) | Electronic device, and manufacturing method thereof | |
| JP2006108377A (en) | Carbon nanotube structure, semiconductor device and semiconductor package | |
| TW201221466A (en) | Carbon nanotube wire and manufacturing method thereof | |
| JP5233147B2 (en) | Electronic device and manufacturing method thereof | |
| TWI474973B (en) | Selective nanotube growth inside vias using an ion beam | |
| CN102130091A (en) | Composite through-hole interconnecting structure for integrated circuit chip and preparation method thereof | |
| JP5233125B2 (en) | Semiconductor device | |
| US10910309B2 (en) | Nanotube structure based metal damascene process | |
| JP4735314B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2006108210A (en) | Wiring connecting structure and its forming method | |
| JP2010263227A (en) | Method for manufacturing electrical connection structure | |
| US20240014071A1 (en) | Cmos-compatible graphene structures, interconnects and fabrication methods | |
| KR100713916B1 (en) | Method of manufacturing semiconductor device | |
| JP4352080B2 (en) | Wiring, electronic device, and method of manufacturing electronic device | |
| KR20090095983A (en) | semiconductor device included carbon nano-tube wire and method of manufactured semiconductor device included carbon nano-tube wire | |
| JP2009111231A (en) | Semiconductor device, and manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080717 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080918 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081014 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081021 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4208668 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 5 |
|
| EXPY | Cancellation because of completion of term |