TWI503983B - 半導體裝置及其製造方法 - Google Patents

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TWI503983B
TWI503983B TW102119302A TW102119302A TWI503983B TW I503983 B TWI503983 B TW I503983B TW 102119302 A TW102119302 A TW 102119302A TW 102119302 A TW102119302 A TW 102119302A TW I503983 B TWI503983 B TW I503983B
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Chun-Wai Ng
Hsueh Liang Chou
Po Chih Su
Ruey Hsin Liu
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Taiwan Semiconductor Mfg Co Ltd
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Description

半導體裝置及其製造方法
本揭露係有關於半導體裝置，且特別是有關於溝槽式功率金氧半場效電晶體及其與水平MOS裝置之整合。
在傳統的***閘極型溝槽式功率金氧半場效電晶體(split-gate trench Power MOSFET)中，多晶矽閘極係分隔成一上部部分及一下部部分。此上部部分及此下部部分皆形成於溝槽中，並由介電層相互隔離。此上部部分係作為主要閘極，用以控制功率金氧半場效電晶體之通道。下部部分係作為場效電板(field plate)，用以減少表面電場。因此，主要閘極之深度是依據溝槽的深度及填於凹槽中之介電層的厚度決定，而溝槽的深度及介電層的厚度皆會受製程變異影響，而難以控制。
功率金氧半場效電晶體包含P型基體，其中功率金氧半場效電晶體之通道係連接P型基體上的源極區及P型基體下方的汲極區。為了確保通道可以完全被主要閘極所控制，位於P型基體下方之N型磊晶層係需具有至少一部分與主要閘極等高，而既然主要閘極的深度難以控制，即需要更大的製程容許度來確保磊晶區具有至少一部分與主要閘極等高。然而，較大的製程容許度亦代表閘極與汲極會具有較大的重疊，而導致閘/汲間電容(gate-to-drain capacitance)隨之增大，且閘/汲間電容之變化幅度亦隨之增大。如此，將導致功率金氧半場效電晶 體之效能降低，及導致功率金氧半場效電晶體的效能變化幅度增加。
本揭露之實施例係提供一種半導體裝置，包括：一半導體區，具有第一導電型態；一溝槽，延伸至此半導體區中；一場效電板，位於此溝槽中並能導電；一第一介電層，將此場效電板之底部及側壁自此半導體區隔開；一主要閘極，位於此溝槽中並與此場效電板重疊；一第二介電層，位於此主要閘極及場效電板之間並將其相互隔離；一摻雜汲極區，位於此第二介電層下方並具有此第一導電型態，其中此摻雜汲極區與此主要閘極之一邊緣部分重疊；一基體區，包含一第一部分及一第二部分，此第一部分與此主要閘極之一部分等高，此第二部分與此摻雜汲極區等高並與其接觸，其中此基體區具有與此第一導電型態相反之第二導電型態；以及一含MOS之裝置，位於此半導體區之一表面上，其中此含MOS之裝置基本上擇自下列族群：高電壓NMOS裝置、高電壓PMOS裝置、低電壓NMOS裝置及低電壓PMOS裝置。
本揭露之實施例亦提供一種半導體裝置，包括：一半導體區，具有第一導電型態，其中此第一導電型態基本上為P型或N型；一溝槽式功率金氧半場效電晶體，包含：一溝槽，自此半導體區之頂面延伸至此半導體區中；一第一介電層，內襯於此溝槽之底部及側壁；一場效電板，具導電特性，並包含一底部及側壁與此介電層相接觸；一主要閘極，位於此溝槽中並與此場效電板重疊；一第二介電層，位於此主要閘極及場效 電板之間並將其相互隔離；一摻雜汲極區，位於此第二介電層下方並具有此第一導電型態，其中此摻雜汲極區包含一頂面與此第二介電層相接觸及一側壁與此第一介電層相接觸，其中此摻雜汲極區之雜質濃度係高於此半導體區之雜質濃度；以及一水平MOS裝置，位於此半導體區一表面上。
本揭露之實施例更提供一種半導體裝置之製造方法，包括：磊晶成長一磊晶半導體區，其具有第一導電型態；形成一第一溝槽於此磊晶半導體區中；形成一佈植罩幕延伸進入此溝槽中並覆蓋此溝槽之邊緣部分；進行一傾斜佈植，以形成摻雜汲極區於此磊晶半導體區中，其中此摻雜汲極區包含第一部分與此佈植罩幕重疊，且其中此摻雜汲極區具有此第一導電型態；蝕刻此磊晶半導體區，以更延伸此溝槽向下至此磊晶半導體區中，其中此蝕刻步驟係使用佈植罩幕作為蝕刻罩幕；在進行此蝕刻步驟之後，形成一第一介電層內襯於此溝槽之底部及側壁；形成一場效電板於此溝槽中及此第一介電層上，其中此場效電板包含與此第一介電層接觸之底部及側壁；形成一第二介電層於此場效電板上；形成一主要閘極於此溝槽中及此第二介電層上；以及形成一MOS裝置於此磊晶半導體區之一表面上。
20‧‧‧半導體區
22‧‧‧磊晶層
22’‧‧‧磊晶層
23‧‧‧隔離區
24‧‧‧墊氧化層
26‧‧‧硬罩幕層
28‧‧‧溝槽
28A‧‧‧溝槽底面
30‧‧‧氧化層
30’‧‧‧閘極介電層
32‧‧‧硬罩幕層
34‧‧‧傾斜佈植
36‧‧‧N型摻雜汲極區
36B‧‧‧N型摻雜汲極區之底面
37‧‧‧罩幕區
38‧‧‧介電層
40‧‧‧場效電板
40A‧‧‧場效電板之底面
42‧‧‧介電層
44‧‧‧主要閘極
44A‧‧‧主要閘極之底面
44C‧‧‧界面
46‧‧‧P型基體
46A‧‧‧P型基體之底面
46B‧‧‧P型基體之上部部分
46C‧‧‧P型基體之下部部分
46’‧‧‧通道區
48‧‧‧N型重摻雜區
50‧‧‧層間介電層
52‧‧‧P型重摻雜區
54‧‧‧源極區
56‧‧‧汲極區
60‧‧‧功率金氧半場效電晶體
61‧‧‧通電電流
62‧‧‧導電層
100‧‧‧裝置區
110‧‧‧N型埋藏層
125‧‧‧高電壓N型井區
134‧‧‧N型重摻雜區
142‧‧‧P型重摻雜區
156‧‧‧深金屬通孔
200‧‧‧裝置區
210‧‧‧N型埋藏層
225‧‧‧N型高電壓井區
227‧‧‧P型深井區
229‧‧‧低電壓井區
234‧‧‧N型重摻雜區
236‧‧‧閘極間隔物
242‧‧‧P型重摻雜區
244‧‧‧閘極電極
260‧‧‧高電壓NMOS裝置
300‧‧‧裝置區
310‧‧‧N型埋藏層
325‧‧‧N型高電壓井區
327‧‧‧P型深井區
331‧‧‧P型摻雜汲極區
334‧‧‧N型重摻雜區
336‧‧‧閘極間隔物
342‧‧‧P型重摻雜區
344‧‧‧閘極電極
360‧‧‧高電壓PMOS裝置
400‧‧‧裝置區
410‧‧‧N型埋藏層
425‧‧‧N型高電壓井區
427‧‧‧P型深井區
429‧‧‧低電壓井區
434‧‧‧N型重摻雜區
436‧‧‧閘極間隔物
442‧‧‧P型重摻雜區
444‧‧‧閘極電極
460‧‧‧低電壓NMOS裝置
500‧‧‧裝置區
534‧‧‧N型重摻雜區
536‧‧‧閘極間隔物
542‧‧‧P型重摻雜區
544‧‧‧閘極電極
560‧‧‧低電壓PMOS裝置
600‧‧‧裝置區
610‧‧‧N型埋藏層
625‧‧‧高電壓N型井區
629‧‧‧低電壓井區
633‧‧‧P型深井區
634‧‧‧N型重摻雜區
642‧‧‧P型重摻雜區
644‧‧‧閘極電極
660‧‧‧高電壓水平N型全隔離MOS裝置
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧距離
T5‧‧‧厚度
第1A至1J圖顯示為依照本揭露某些實施例之溝槽式功率金氧半場效電晶體於製造中間階段之剖面圖。
第2A及2B圖顯示為依照本揭露其他實施例之溝槽式功率 金氧半場效電晶體於製造中間階段之剖面圖。
第3A至3H圖顯示為依照本揭露更其他實施例之溝槽式功率金氧半場效電晶體於製造中間階段之剖面圖。
第4A-4O、5A-5D、6A-6O圖顯示為整合各種MOS裝置及溝槽式功率金氧半場效電晶體於中間階段之剖面圖。
本揭露接下來將會提供許多不同的實施例以實施本發明中不同的特徵。值得注意的是，這些實施例提供許多可行之發明概念並可實施於各種特定情況。然而，在此所討論之這些特定實施例僅用於舉例說明，但非用於限定本發明之範圍。
以下係提供依照本揭露實施例之溝槽式功率金氧半場效電晶體(MOSFET)及其製造方法，並詳述此溝槽式功率金氧半場效電晶體的製造中間階段及各種變化例。在本揭露所舉例之各實施例及圖示中，相冏參考標號係用以指定相似元件。
第1A至第1J圖係顯示製造N型溝槽式功率金氧半場效電晶體於中間階段之剖面圖。參見第1A圖，首先提供半導體區20，其係為半導體基材之一部分。半導體區20及其對應之半導體基材可具有結晶矽結構。或者，半導體區20及其對應之半導體基材可由其他半導體材料形成，例如鍺化矽。半導體基材可為塊狀基材。在某些實施例中，半導體區20為摻有N型雜質(例如磷或砷)之重摻雜層，其摻雜濃度約1019 /cm3 至約1021 /cm3 。在所述實施例中，“重摻雜”意指超過約1019 /cm3 的摻 雜濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。
磊晶層22係透過磊晶方式形成於重摻雜半導體區20上，並具有輕摻雜的N型雜質。磊晶層22的雜質濃度可為約1015 /cm3 至約1018 /cm3 。磊晶層22可為結晶矽層，或亦可使用其他半導體材料。墊氧化層24及硬罩幕26係接著於磊晶層22上。在某些實施例中，可對磊晶層22之頂層作熱氧化而形成墊氧化層24，並因而墊氧化層24包含氧化矽。硬罩幕層26可由氮化矽形成。硬罩幕層26係經過圖案化，以形成溝槽28於其中。
接著，如第1B圖所示，使用圖案化硬罩幕層26作為蝕刻罩幕蝕刻墊氧化層24及磊晶層22，以使溝槽28延伸至磊晶層22中。接著，再次進行氧化，以於磊晶層22之位於溝槽中28的暴露表面上形成氧化層30。氧化層30包含側壁部分及底部部分。接著，參見第1C圖，形成另一硬罩幕層32於氧化層30上。硬罩幕層32由順應性之沉積方法形成，且硬罩幕層32之水平部分之厚度T1係接近於其垂直部分之厚度T2。硬罩幕層32包含一側壁部分位於氧化層30之側壁部分上及一底部部分位於氧化層30之底部部分上。在某些實施例中，厚度T2為約10 nm至約1,000 nm。可知的是，在本揭露中所述之尺寸皆僅用於舉例，其係可依情況做調整。
參見第1D圖，移除硬罩幕層32之底部部分。接著，進行傾斜佈植34，佈植N型雜質進入磊晶層22，以於磊晶層22 中形成N型摻雜汲極(NDD)區36。所佈植的N型雜質可包含磷及/或砷。傾斜佈植34可包含兩傾斜至方向相反的傾斜佈植。N型摻雜汲極區36在硬罩幕層32下方水平延伸，並超過邊硬罩幕層32之邊緣一距離T3。在某些實施例中，距離T3可為約10 nm至約1,000 nm，或其他更大或更小的數值。N型摻雜汲極36之N型雜質摻雜濃度可為約1015 /cm3 至約1018 /cm3 。此外，N型摻雜汲極區36之N型雜質濃度相較於磊晶區之N型雜質濃度之可大於約2數量級(100倍)。
接著，參見第1E圖，進行蝕刻步驟以蝕刻氧化層30之底部及其下方之部分的磊晶層22，以使溝槽28向下延伸至磊晶層22中。在某些實施例中，溝槽28之底面28A可低於N型摻雜汲極區36之底面36B。此蝕刻步驟可使用硬罩幕層32作為蝕刻罩幕。此蝕刻步驟可為實質上非等方向性的蝕刻，且部分的N型摻雜汲極區36仍殘留在溝槽28之兩側。
接著，參見第1F圖，沉積形成介電層38。在某些實施例中，介電層38包含氧化矽或其他適於作為閘極介電層之介電材料。介電層包含底部部分位於溝槽28之底部及側壁部分位於溝槽28之側壁上。介電層38可由順應性沉積方法沉積。在介電層38形成後，仍有部分的溝槽28未被填滿。
繼續參見第1F圖，在形成介電層38後，以導電材料填入溝槽28，並接著回蝕刻。在回蝕刻步驟中，部分位於溝槽28中的導電材料係仍未被蝕刻，而超出溝槽28的導電材料係被移除。導電材料的剩餘部分係形成場效電板40。在某些實施例中，場效電板40包含多晶矽或其他導電材料，例如金屬、金 屬矽化物或其類似物。
參見第1G圖，形成另一介電層42，並隨後作回蝕刻。再次地，在此回蝕刻步驟中，部分的介電層42仍殘留於溝槽28中，且超出溝槽28的介電層42係被移除。介電層42係位於該場效電板42上。在某些實施例中，介電層42可由氧化矽形成。接著，參見第1H圖，移除硬罩幕層32及26。例如使用稀釋的氫氟酸溶液移除硬罩幕層32及26，但未蝕刻墊氧化層24、氧化層30及介電層38、42。由於硬罩幕層32已自溝槽28中移除，溝槽28係水平擴張，且暴露出墊氧化層24、氧化層30及介電層42。
接著，繼續參見第1H圖，填入額外的導電材料至溝槽28中，並接著作回蝕刻。在回蝕刻步驟中，部分的導電材料仍殘留在溝槽28中仍殘留，而超出溝槽28的導電材料係被移除。導電材料的剩餘部分形成主要閘極44，其藉由介電層42與場效電板40相隔。
接著，如第1I圖所示，進行佈植步驟，以在磊晶層22之頂層中形成P型基體46。P型基體46係形成於主要閘極44之相對兩側。P型基體包含P型雜質，例如硼、銦及/或其類似物。P型基體46之底部46A係低於主要閘極44之底面44A，且高於N型摻雜汲極36之頂面36A。因此，P型基體36係與其對應的N型摻雜汲極36相接觸。在某些實施例中，P型基體之P型雜質摻雜濃度係為約1015 /cm3 至約1018 /cm3 。接著，更再次進行佈植，以形成N型重摻雜區48，其可具有例如約1019 /cm3 至約1021 /cm3 之N型雜質摻雜濃度。P型基體46包含上部部分46B及 下部部分46C，其中上部部分46B與主要閘極44等高之，下部部分46C與N型摻雜汲極36等高並與N型摻雜汲極36相接觸。
接著，參見第1J圖，形成層間介電層50於第1I圖所示之結構上及主要閘極44上。層間介電層50可包含磷矽玻璃、硼矽玻璃、硼摻雜磷矽玻璃、四乙氧基矽烷(TEOS)之氧化物或其類似物。層間介電層50可形成為一毯覆層(blanket layer)。接著，藉由蝕刻層間介電層50及部分的N型重摻雜區48以形成接觸開口(在第1J圖中係填入源極區54)。在形成接觸開口後，係暴露出N型重摻雜區48之側壁及P型基體46之頂面。
接著，亦參見第1J圖，進行佈植以摻雜P型雜質進入接觸開口及P型基體46中，以形成P型重摻雜區52於P型基體46之表面區域中。P型重摻雜區52係作為P型基體之輸入/輸出區(Pickup region)。接著，沉積導電材料以形成源極區54。此外，亦沉積導電材料至重摻雜半導體區20上，以形成汲極區56。源極區54及汲極區56亦可沉積於對應之晶圓/晶片之對側表面上。在某些實施例中，源極區54及汲極區56係金屬或金屬合金形成，例如鋁、銅、鎢、鎳、及/或其類似物。如此，即形成功率金氧半場效電晶體60。主要閘極44及場效電板40可藉由形成接觸插塞而電性連接，而所述之接觸插塞未顯示於第1J圖所示之平面，因而未顯示於圖中。在某些實施例中，場效電板係40與源極區54電性連接，並被施予相同電壓。在其他實施例中，場效電板係未與源極區電性連接，並因此可被施予相對於源極區54的電壓為獨立的電壓。
功率金氧半場效電晶體60之通電電流係以曲線 61顯示，其通過源極區54、N型重摻雜區48、P型基體46中之通道區46’、N型摻雜汲極區36、磊晶層22及半導體區20，並到達汲極區56。
可觀察到的是，主要閘極44及N型摻雜汲極36具有重疊，且重疊區域之寬度係受N型摻雜汲極區36之厚度T3影響。此重疊寬度及重疊寬度之變動都很小，因此既然N型摻雜汲極36是形成為功率金氧半場效電晶體60之汲極區之一部分，閘/汲間電容很小。並且，可觀察到的是，此重疊寬度實質上不會受到第1E至1H圖所示步驟之因各種元件深度的製程變異影響。
第2A及2B圖顯示為依照其他實施例之溝槽式功率金氧半場效電晶體於製造中間階段之剖面圖。在本實施例及第3A及3H圖所示之實施例中，除非特別說明，與第1A至1J圖具有相似標號之元件，係具有基本上相同的材料及形成方法。因此，第2A至3H圖所示之相似元件之細節係可參見於第1A至1J圖之相關討論。
在此實施例中，起始步驟基本上等同於第1A至1C圖所示之步驟。接著，參見第2A圖，進行一蝕刻步驟，以移除部分的罩幕層32，並使溝槽28延伸至磊晶層22中。此蝕刻可為非等向性蝕刻。剩餘的硬罩幕32係用以作為蝕刻罩幕，其覆蓋溝槽之28邊緣，但未覆蓋溝槽28之中央區域。接著，參見第2B圖，N型摻雜汲極區36係由傾斜佈植形成。在某些實施例中，為了形成N型摻雜汲極區36，係形成罩幕區37於溝槽28之底部，以使N型摻雜汲極區36之底面高於溝槽28之底部，隨後再 將罩幕區36予以移除。在其他實施例中，可不形成罩幕區37，而使用適當的佈植角度使N型摻雜汲極區36之底面高於溝槽28之底部。N型摻雜汲極區36係會自對準硬罩幕層32。在此實施例中，隨後的步驟係基本上與第1F至1J圖所示之步驟相同，故在此不重複贅述。
第3A至3H圖顯示為依照更其他實施例之溝槽式功率金氧半場效電晶體於製造中間階段之剖面圖。在此實施例中，起始步驟基本上與第1A及1B圖所示之步驟相同。接著，如第3A圖所示，形成導電層62。在某些實施例中，導電層62可由多晶矽形成，或亦可使用其他導電材料，例如金屬、金屬合金，金屬矽化物及其類似物。在本揭露中，導電層62此後係稱為多晶矽層62。
參見第3B圖，蝕刻多晶矽層62，移除多晶矽層62之水平部分，並留下某些多晶矽層62之垂直部分於溝槽中。接著，係以多晶矽層62之剩餘部分作為罩幕，蝕刻氧化層30及其下方部分的磊晶層22。因此，溝槽28係延伸至磊晶層22中。
參見第3C圖，透過傾斜佈植佈植N型雜質，形成N型摻雜汲極36。在某些實施例中，為了形成N型摻雜汲極區36，可形成罩幕區37於溝槽28底部，以使N型摻雜汲極區36之底面高於溝槽28之底面。在其他實施例中，可不形成罩幕區37，而使用適當的佈植角度使N型摻雜汲極區36之底面高於溝槽28之底部。N型摻雜汲極區36係會自對準硬罩幕層32。可觀察到的是，多晶矽層62之剩餘部分係與N型摻雜汲極36重疊，其中此重疊寬度係接近於多晶矽層62之厚度T5與N型摻雜汲極之厚度 T3中之較小者。在第3D圖中，形成介電層38，並接著形成場效電板40於溝槽28之底部。場效電板40之形成包含沉積及回蝕刻的步驟。在第3E圖中，係對介電層38作回蝕刻，並形成介電層42覆蓋場效電板40。
接著，在第3F圖中，回蝕刻介電層42，以移除介電層42之位於溝槽28側壁上之垂直部分及之超出溝槽28之部分，但留下位於場效電板40上之部分未作蝕刻。接著，沉積導電材料，並接著回蝕刻。導電材料之位於溝槽中28的部分係與多晶矽層62的剩餘部分形成主要閘極44。在某些實施例中，導電材料包含多晶矽。可瞭解的是，既然主要閘極44之兩部分係在不同時間形成，可具有可見的界面44C存在於主要閘極44中。第3G圖顯示硬罩幕層26之移除。第3H圖顯示形成P型基體46、N型重摻雜區48及源極區54及汲極區。這些步驟之詳細內容在此係不再詳述。
雖然上述第1A至3H圖所示之實施例僅顯示了N型功率金氧半場效電晶體的製造方法，然上述之教示內容亦可應用於P型功率金氧半場效電晶體之製造，例如區域20、22、36、46、48及52導電型態轉至相反型態。
第4A至6O圖顯示整合溝槽式功率金氧半場效電晶體60製程及水平MOS裝置製程之製造流程，其中每一水平裝置具有一閘極電極於磊晶層22之頂面上，及具有源/汲極區位於閘極電極之兩側。水平MOS裝置可包含高電壓NMOS(HVNMOS)裝置、低電壓NMOS(LVNMOS)裝置、低電壓PMOS(LVPMOS)裝置及高電壓NMOS(HVNMOS)裝置，且非僅限於 上述裝置。除非特別指明，下述實施例中之元件之材料及製造方法係基本上與第1A至3H圖之相似元件相同，並以相似參考標號表示。因此，關於第4A至6O圖所示實施例中之元件之材料及製造方法之細節係可參見第1至3H圖所示實施例之相關討論。
第4A圖顯示裝置區100、200、300、400及500，其各自為溝槽式功率金氧半場效電晶體區、高電壓NMOS區、高電壓PMOS區、低電壓NMOS區及低電壓PMOS區。所提供基材的200具有部分位於裝置區100、200、300、400及500中。在某些實施例中，基材20為P型基材。或者，在其他實施例中，基材20亦可為N型基材。N型埋藏層110可由例如佈植製程形成於基材20之頂面上。N型埋藏層110可位於裝置區100中，並未延伸進入裝置區200、300、400及500中。接著，以磊晶方式形成磊晶層22於基材20上，其中在進行磊晶時，可原位摻雜N型雜質進入磊晶層22中。在磊晶完成後，係形成隔離區23，其自磊晶層22之頂面延伸進入磊晶層22中。隔離區23可為淺溝槽隔離(STI)，並因此在隨後皆稱為淺溝槽隔離區22，雖然隔離區亦可為場氧化層。淺溝槽隔離區23可定義主動區，供MOS裝置形成於其中。
參見第4B圖，形成墊氧化層24形成於磊晶層22之頂面上，並延伸至裝置區100、200、300、400及500中。此外，進行複數道佈植步驟，以形成複數個摻雜區於磊晶層22中。在某些實施例中，墊氧化層24可在進行佈植步驟之前形成，其中佈植之雜質係會穿越墊氧化層24，以形成摻雜區。
低電壓井區229及429係各自形成於裝置區200及400中，低電壓井區229及429可例如為P型井區。低電壓井區229及429可用以支持對應裝置在約5V之操作電壓下操作。P型摻雜汲極區331係形成於裝置區300中。高電壓N型井區225、325及425係各自形成於裝置區200、300及400/500中。標號“400/500”係指裝置區400及500之結合。低電壓井區229及429及P型摻雜汲極區331係各自形成於高電壓N型井區225、425及325中。低電壓井區229及429可為輕摻雜，其可具有約1015/cm3至約1018/cm3之P型摻雜濃度。
此外，P型深井區227、327及427係各自形成於裝置區200、300及400/500中，並延伸至高電壓N型井區225、325及425下方。高電壓N型井區225、325、425及P型深井區227、327、427可具有約1014 /cm3 至約1017 /cm3 之摻雜濃度。用以形成第4B圖所示結構之詳細製造步驟、對應的光阻及對應的微影罩幕在此係未詳加舉例，而本領域具有通常知識者在可依照本說明書其他實施例之教示得知對應的相關詳細內容。
參見第4C圖中，形成硬罩幕層26於墊氧化層24上，並接著將其圖案化。硬罩幕層26延伸進入裝置區100、200、300、400及500中。接著，使用圖案化硬罩幕26作為蝕刻罩幕，形成溝槽28於裝置區100中。接著，如第4D圖所示，透過對磊晶層22之熱氧化，形成氧化層30。因此，氧化層30覆蓋溝槽28之側壁及底部。
在第4E圖中，以例如順應性沉積形成硬罩幕層32。硬罩幕層32包含部分位於溝槽28之側壁及底部。接著，移 除硬罩幕層32之底部部分，也就是移除溝槽28之底部部分，而形成如第4F圖所示之結構。接著，進行傾斜佈植34。因此，在磊晶層22中及溝槽28下方形成N型摻雜汲極區36。由於傾斜佈植，N型摻雜汲極區36係水平延伸超越溝槽28之邊緣。
在第4G圖中，係蝕刻溝槽28中之氧化層30之底部部分及其下方之磊晶層22，以使溝槽28向下延伸至磊晶層22中。溝槽28穿越N型摻雜汲極區36。因此，N型摻雜汲極區36具有剩餘的部分位於溝槽28之兩側。在第4H圖中，係形成介電層38延伸至溝槽28中。介電層38可為順應性膜層。接著，填入場效電板40至溝槽28未被介電層28填滿的部分，此場效電板40係佔有溝槽28之下部部分，而溝槽之上部部分係未填入場效電板40。
在第4I圖中，沉積介電層42以填滿溝槽28。接替，進行回蝕刻步驟，以移除部分的介電層38、42，以顯露出溝槽28，如第4J圖所示。殘餘部分的介電層42仍覆蓋場效電板40。在某些實施例中，移除氮化層26、32及氧化層24、30，形成如第4K圖所示之結構。在第4L圖中，係以例如熱氧化步驟及/或沉積步驟形成閘極介電層30’。
第4M圖顯示溝槽28中之主要閘極44之形成。在某些實施例中，在形成主要閘極44的同時，閘極電極244、344、444及544係各自形成於裝置區200、300、400及500中。主要閘極44及閘極電極244、344、444及544之形成，可包含沉積導電材料及圖案化步驟。在其他實施例中，主要閘極44可具有與閘極電極244、344、444及544不同的形成步驟。
參見第4N圖，同時閘極間隔物236、336、436及536於其對應閘極244、344、444及544的兩側。接著，對已摻雜的磊晶層22進行佈植，以形成N型重摻雜區(標記為N+區)134、234、334、434及534。此外，再對磊晶層22進行額外的佈植，以形成P型重摻雜區(標記為P+區)142、242、342、442及542。透過佈植製程，亦形成P型基體46於磊晶層22中。P型基體46包含一上部部分及一下部部分低於，其中上部部分與主要閘極44等高，下部部分與N型摻雜汲極區36等高並相接觸。
參見第4O圖，形成深金屬通孔156，其穿越磊晶層22並與N型埋藏層110接觸。深金屬通孔156之形成包含：蝕刻磊晶層22以形成開口，並接著以例如銅、鋁、鎢或其類似物之金屬材料填入該開口。深金屬通孔156電性連接作為溝槽式功率金氧半場效電晶體60之汲極區之N型埋藏層110。因此，即完成各自將MOS裝置60、260、360、460、560形成於裝置區100、200、300、400及500中的製造。
在第4O圖所示之最終結構中，高電壓NMOS裝置260及低電壓NMOS裝置460係各自包含以低電壓井區229及低電壓井區429作為源極區。因此，高電壓NMOS裝置260及低電壓NMOS裝置460的通道長度係可藉由調整低電壓井區229及低電壓井區429相對應於其上方的閘極電極224及444的位置來決定。
高電壓MOS裝置360包含汲極342(在閘極電極332之右側上)，其藉由一部分的P型摻雜汲極區331與閘極電極344相間隔。因此，高電壓PMOS裝置360可承受高汲極電壓。低電 壓PMOS裝置560包含源極及汲極區542於高電壓N型井區425中。
在上述之製程步驟中，在形成溝槽式功率金氧半場效電晶體裝置60的同時，亦一併形成高電壓NMOS裝置260、高電壓PMOS裝置360、低電壓NMOS裝置460及低電壓PMOS裝置560。既然MOS裝置60、260、360、460及560之摻雜區係為同時形成，可共用微影罩幕及對應的製程步驟，並因而可減少製造成本。
第5A至5D圖顯示依照其他例實施例整合高電壓NMOS裝置260、高電壓PMOS裝置360、低電壓NMOS裝置460及低電壓PMOS裝置560至溝槽式功率金氧半場效電晶體60製程之製造流程於各中間階段之剖面圖。此外，亦形成高電壓水平N型全隔離(HV lateral N-tyPe Fully-isolated，HVLNF)MOS裝置660(第5D圖)。這些實施例近似於第4A至第4O圖所示之實施例。然而，在本實施例中，係以P型磊晶層22’取代N型磊晶層22，並形成高電壓N型井區於P型磊晶層22’中。MOS置60、26、360、460及560接著形成於高電壓N型井區之表面。
參見第5A圖，提供一基材20，其係可為P型基材。藉由對基材20進行佈植，N型埋藏層110、210、310、410及610係各自形成於裝置區100、200、300、400/500及600中。接著，形成磊晶層22’，其中在形成磊晶層22’時，係原位摻雜P型雜質。接著，以例如熱氧化之方式，形成墊氧化層24於磊晶層22’上。
參見第5B圖，形成淺溝槽隔離區23，並自磊晶層 22’之頂面延伸至磊晶層22’中。此外，高電壓N型井區125、225、325、425及625係各自透過佈植N型雜質而形成於裝置區100、200、300、400/500及600中。高電壓N型井區125、225、325、425及625可自磊晶層22’之頂面延伸至底面，且可各自鄰接下方的N型埋藏層110、210、310、410及610。在某些實施例中，佈植之雜質穿越墊氧化層24，以形成佈植區。
參見第5C圖，以佈植製程形成低電壓井區229、429、629及P型摻雜汲極區331。此外，P型深井區633係形成於N型埋藏區610上，並將N型埋藏區610與其上的高電壓N型井區625分離。接著，進行多道製程步驟，並形成如第5D圖所示之裝置。對應的製程步驟係基本上與第4D至4O圖相同，並因此有關的細節可參見第4D至4O圖之相關討論。在第5D圖所示之結構中，除了高電壓N型井區125、225、325、425及625與第4O圖所示之MOS裝置不同，其他係基本上與MOS裝置60、260、360、460及560相同。此外，HVLNFMOS裝置660係形成於裝置區600中。HVLNFMOS裝置660之通道長度可隨低電壓井區629及對應於其上方之閘極電極644之重疊長度做調整。
第6A至6O圖顯示依照更其他實施例整合高電壓NMOS裝置260、高電壓PMOS裝置360、低電壓NMOS裝置460及低電壓PMOS裝置560至溝槽式功率金氧半場效電晶體60製程之製造流程於各中間階段之剖面圖。除了溝槽式功率MOS裝置60之源極之電性連接及汲極之電性連接係形成於對應的基材20’的兩側，這些實施例近似於第4A至第4O圖所示之實施例。在這些實施例中，基材20’為N型。
參見第6A圖，提供一N+基材20’。N+基材20’具有高摻雜濃度，例如約1019/cm3至約1021/cm3。接著，形成淺溝槽隔離區23，其自磊晶層22之頂面延伸至磊晶層22中。
如第6B圖所示，在隨後之步驟中，墊氧化層24係形成於磊晶層22上。低電壓井區229及429及P型汲極摻雜區331係透過佈植步驟形成。此外，高電壓N型井區225、325及425係各自透過佈植N型雜質而形成於裝置區200、300及400/500中。高電壓N型井區225、325及425可部分延伸至磊晶層22中，並藉由部分的磊晶層22與N+基材20’隔開。N型深井區227、327及427亦各自形成於高電壓N型井區225、325及425下方。
接著，第6C至6N圖所示之製程步驟係基本上與第4C至4N圖相同，並因此細節可參見第4C至4N圖之相關討論。以下將僅簡述這些製程步驟。在第6C圖中，形成硬罩幕層26並予以圖案化，以在蝕刻磊晶層22時作為蝕刻罩幕。接著，如第6D圖所示，形成氧化層30。第6E至6F圖顯示硬罩幕之沉積及圖案化，並使用此圖案化之硬罩幕層32作為佈植罩幕，以傾斜佈植形成N型摻雜汲極區36。
在第6G圖中，蝕刻溝槽27係經蝕刻而向下延伸穿越N型摻雜汲極區36。N型摻雜汲極區36包含部分位於溝槽28之兩側。接著，第6I及6J圖各自顯示形成介電層42及回蝕刻。接著，移除硬罩幕層26、32及氧化層24、30，並形成如第6K圖之結構。第6L圖顯示形成閘極介電層30’。
第6M圖顯示形成主要閘極44及形成閘極電極244、344、444及544於閘極介電層30’上。在第6N圖中，透過 佈植步驟，形成閘極間隔物236、336、436、536、N+區134、234、334、434及534，及P+區142、242、342、442及542。
在第6O圖中，金屬板156’係沉積於N+基材20’上並與其物理接觸。金屬板156’與N+基材20’係作為溝槽式功率金氧半場效電晶體60之汲極。另一方面，源極區54係形成於基材20’、主動閘極44及場效電板40上。因此，溝槽式功率金氧半場效電晶體60之源極連接及汲極連接係位於對應的磊晶層22(可視為基材的一部分)之兩側上。藉由形成源極及汲極於基材之兩側，在隨後封裝製程中，溝槽式功率金氧半場效電晶體60可輕易地與其他裝置堆疊。如此，即完成MOS裝置60、260、360、460及560之製造。
在第4A至6O圖中，係提供整合各種位於不同裝置區及具有不同的功能的MOS裝置之製程。各MOS裝置之製程可共同相同的微影罩幕。在結構上而言，同時形成之MOS裝置之元件可具有相同摻雜型態、相同深度或其類似性質。藉由共用相同微影罩及製程步驟，可節省製造成本。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲 得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍應以較寬廣的範圍或意義來解讀。
20‧‧‧半導體區
22‧‧‧磊晶層
36‧‧‧N型摻雜汲極區
36A‧‧‧N型摻雜汲極區之頂面
44A‧‧‧主要閘極之底面
46‧‧‧P型基體
46A‧‧‧P型基體之底面
46’‧‧‧通道區
48‧‧‧N型重摻雜區
50‧‧‧層間介電層
52‧‧‧P型重摻雜區
54‧‧‧源極區
56‧‧‧汲極區
60‧‧‧功率金氧半場效電晶體
61‧‧‧通電電流
T3‧‧‧距離

Claims (10)

  1. 一種半導體裝置，包括：一半導體區，具有第一導電型態；一溝槽，延伸至該半導體區中；一場效電板，位於該溝槽中並能導電；一第一介電層，將該場效電板之底部及側壁與該半導體區隔開；一主要閘極，位於該溝槽中並與該場效電板重疊；一第二介電層，位於該主要閘極及該場效電板之間並將其相互隔離，其中該第二介電層包括一底表面；一摻雜汲極區，位於該第二介電層下方並具有該第一導電型態，其中該摻雜汲極區與該主要閘極之一邊緣部分重疊，其中該摻雜汲極區包含一頂面與該第二介電層之水平的該底表面相接觸以及一側壁與該第一介電層相接觸，其中該主要閘極包括一可見的垂直界面對準該摻雜汲極區與該第一介電層之間的一界面；一基體區，包含一第一部分及一第二部分，該第一部分與該主要閘極之一部分等高，該第二部分設於該第二介電層之該底表面下且接觸該第二介電層之該底表面，其中該基體區具有與該第一導電型態相反之第二導電型態；以及一含MOS之裝置，位於該半導體區之一表面上，其中該含MOS之裝置基本上擇自下列族群：高電壓NMOS裝置、高電壓PMOS裝置、低電壓NMOS裝置及低電壓PMOS裝置。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該場效電 板及該主要閘極係包含於一溝槽式功率金氧半場效電晶體中，且其中該溝槽式功率金氧半場效電晶體更包含：一源極區，包含一部分位於該場效電板及該主要閘極上；一埋藏半導體層，具有該第一導電型態並位於該半導體區下，其中該埋藏半導體層係作為該溝槽式功率金氧半場效電晶體之汲極；以及一深金屬通孔，穿越該半導體區並與該埋藏半導體層相接觸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該場效電板及該主要閘極係包含於一溝槽式功率金氧半場效電晶體中，且其中該溝槽式功率金氧半場效電晶體更包含：一源極區，包含一部分位於該場效電板及該主要閘極上；以及一汲極區，位於該半導體區下方。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該含MOS之裝置包含該高電壓NMOS裝置及/或高電壓PMOS裝置，其中該高電壓NMOS裝置包含：一P型低電壓井區；一第一閘極電極於該低電壓井區上，其中該低電壓井區自該高電壓NMOS裝置之一源極側延伸至下方的該第一閘極電極；以及一N型源極區及一N型汲極區，位於該第一閘極電極之兩側並與該第一閘極電極鄰接，其中該N型源極區係位於該低電壓井區中； 其中該高電壓PMOS裝置包含：一輕摻雜汲極區，位於該半導體區中，並具有P型導電型態；一第二閘極電極於一部分的該輕摻雜汲極區上；以及一P型源極區及一P型汲極區，位於該第二閘極電極之兩側並與該第二閘極電極鄰接，其中該P型汲極區藉由一部分的該輕摻雜汲極區與該第二閘極電極分隔。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該摻雜汲極區與該第一介電層之一側壁部分相接觸，且該摻雜汲極區之底面高於該場效電板之底面，且其中該第二介電層包含：一底面與該摻雜汲極區之頂面相接觸；以及一頂面與該主要閘極之底面相接觸。
  6. 一種半導體裝置，包括：一半導體區，具有第一導電型態，其中該第一導電型態基本上為P型或N型；一溝槽式功率金氧半場效電晶體，包含：一溝槽，自該半導體區之頂面延伸至該半導體區中；一第一介電層，內襯於該溝槽之底部及側壁；一場效電板，具導電特性，並包含一底部及側壁與該介電層相接觸；一主要閘極，位於該溝槽中並與該場效電板重疊；一第二介電層，位於該主要閘極及場效電板之間並將其相互隔離； 一摻雜汲極區，位於該第二介電層下方並具有該第一導電型態，其中該摻雜汲極區包含一頂面與該第二介電層相接觸及一側壁與該第一介電層相接觸，其中該摻雜汲極區之雜質濃度係高於該半導體區之雜質濃度；以及一水平MOS裝置，位於該半導體區一表面上。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該水平MOS裝置包含：一摻雜區，位於該半導體區中並具有與該第一導電型態相反之第二導電型態；一閘極電極，其中該摻雜區自該水平MOS裝置之一源極側延伸至下方之閘極電極；以及一源極區及一汲極區，位於該閘極電極之兩側並與該閘極電極鄰接，其中該汲極摻雜區係位於該摻雜區中，且其中該源極區及該汲極區具有該第一導電型態。
  8. 如申請專利範圍第7項所述之半導體裝置，更包含：一高電壓井區，位於該摻雜區、該閘極電極及該汲極區下方，並具有該第一導電型態，其中該汲極區係位於該高電壓井區中；一深井區，位於該高電壓井區下方並具有該第二導電型態；以及一埋藏井區，於該深井區下方並具有該第一導電型態。
  9. 一種半導體裝置之製造方法，包括：磊晶成長一磊晶半導體區，其具有第一導電型態；形成一第一溝槽於該磊晶半導體區中； 形成一佈植罩幕延伸進入該溝槽中並覆蓋該溝槽之邊緣部分；進行一傾斜佈植，以形成摻雜汲極區於該磊晶半導體區中，其中該摻雜汲極區包含第一部分與該佈植罩幕重疊，且其中該摻雜汲極區具有該第一導電型態；蝕刻該磊晶半導體區，以更延伸該溝槽向下至該磊晶半導體區中，其中該蝕刻步驟係使用佈植罩幕作為蝕刻罩幕；在進行該蝕刻步驟之後，形成一第一介電層內襯於該溝槽之底部及側壁；形成一場效電板於該溝槽中及該第一介電層上，其中該場效電板包含與該第一介電層接觸之底部及側壁；形成一第二介電層於該場效電板上；形成一主要閘極於該溝槽中及該第二介電層上；以及形成一MOS裝置於該磊晶半導體區之一表面上。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該形成該MOS裝置之步驟包含：佈植該磊晶半導體區，以形成一摻雜井區，其具有與該第一導電型態相反之第二導電型態；形成一閘極電極，其與一部分的該摻雜井區重疊；形成一源極區於該摻雜井區中；以及形成一汲極區於該摻雜井區外，其中該源極及汲極區具有該第一導電型態或該第二導電型態。
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