KR20110130342A - 세라믹 전자부품 및 그 제조방법 - Google Patents

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세이이치 마츠모토
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

세라믹 소체 위에 형성된 하지 전극층과, 하지 전극층 위에 형성된 Cu 도금막을 가지는 외부전극을 포함하는 세라믹 전자부품으로서, 높은 신뢰성을 가지는 세라믹 전자부품을 제공한다.
세라믹 전자부품(1)은 세라믹 소체(10)와, 외부전극(13,14)을 포함하고 있다. 외부전극(13,14)은 세라믹 소체(10) 위에 형성되어 있다. 외부전극(13,14)은 하지 전극층(15)과, 제1의 Cu 도금막(16)을 가진다. 하지 전극층(15)은 세라믹 소체(10) 위에 형성되어 있다. 제1의 Cu 도금막(16)은 하지 전극층(15) 위에 형성되어 있다. 하지 전극층(15)은 Cu에 확산할 수 있는 금속과, 세라믹 결합재를 포함한다. 제1의 Cu 도금막(16)의 적어도 하지 전극층(15)측의 표층에는 Cu에 확산할 수 있는 금속이 확산하고 있다.

Description

세라믹 전자부품 및 그 제조방법{CERAMIC ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 세라믹 전자부품 및 그 제조방법에 관한 것이다. 특히 본 발명은, 배선 기판에 매장되어 사용되는 매장형 세라믹 전자부품(embedded ceramic electronic component)으로서 적합하게 사용할 수 있는 세라믹 전자부품 및 그 제조방법에 관한 것이다.
최근, 휴대전화기나 휴대 음악 플레이어 등의 전자 기기의 소형화나 박형화에 수반하여, 전자 기기에 탑재되는 배선 기판의 소형화가 진행되고 있다.
배선 기판을 소형화하는 방법으로서는, 예를 들면 하기의 특허문헌 1에 있어서, 세라믹 전자부품을 배선 기판의 내부에 매장하면서, 세라믹 전자부품 위에 형성된 비아홀 도체에 의해, 세라믹 전자부품에의 배선을 구성하는 방법이 제안되어 있다. 이 방법에 의하면, 배선 기판의 표면에 세라믹 전자부품을 배치하는 영역을 확보할 필요가 없을 뿐 아니라, 세라믹 전자부품에의 배선을 마련하는 영역을, 세라믹 전자부품이 마련되는 영역과는 별개로 확보할 필요가 없다. 따라서, 부품 내장 배선 기판을 소형화할 수 있다.
세라믹 전자부품 접속용의 비아홀은, 예를 들면 CO2 레이저 등의 레이저를 사용하여 형성된다. 레이저를 사용하여 비아홀을 형성할 경우, 레이저가 세라믹 전자부품의 외부전극에 직접 조사되게 된다. 이 때문에, 외부전극은, 레이저를 높은 반사율로 반사하는 Cu 도금막을 가지는 것이 바람직하다. 외부전극의 레이저에 대한 반사율이 낮으면, 레이저가 세라믹 전자부품의 내부에까지 이르러, 세라믹 전자부품이 손상되어 버릴 경우가 있기 때문이다.
일본국 공개특허공보 2002-100875호
그런데, 배선 기판의 내부에 매장되는 세라믹 전자부품에 대해서는, 배선 기판의 두께를 얇게 하는 관점에서 저배화가 강력하게 요구되고 있다.
세라믹 전자부품을 저배화하는 방법으로서는, 외부전극 중 세라믹 소체의 바로 위에 위치하는 하지(下地) 전극층을, 내부전극을 포함하는 세라믹 소체와 동시 소성하는, 즉 코파이어(cofiring)에 의해 형성하는 것이 바람직하다. 이렇게 함으로써, 예를 들면 딥(dipping)에 의해 도포한 도전성 페이스트를 베이킹함으로써 하지 전극층을 형성한 경우보다도, 하지 전극층의 최대 두께를 작게 할 수 있기 때문이다.
그러나 하지 전극층을 코파이어에 의해 형성할 경우, 세라믹 소체와 하지 전극층의 높은 밀착성을 확보하기 위해, 세라믹 재료 등의 세라믹 접합재의 하지 전극층에서의 함유량을 많게 할 필요가 있다. 그런데, 하지 전극층에서의 세라믹 접합재의 함유량을 많게 하면, 하지 전극층에서의 금속 성분의 함유량이 적어진다. 이 때문에, 하지 전극층과, 하지 전극층 위에 형성된 도금층의 밀착성이 저하해 버린다. 따라서, 전자부품의 신뢰성이 저하해 버린다는 문제가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로서, 그 목적은, 세라믹 소체 위에 형성된 하지 전극층과, 하지 전극층 위에 형성된 Cu 도금막을 가지는 외부전극을 포함하는 세라믹 전자부품으로서, 높은 신뢰성을 가지는 세라믹 전자부품을 제공하는 것에 있다.
본 발명에 따른 세라믹 전자부품은 세라믹 소체와, 외부전극을 포함하고 있다. 외부전극은 세라믹 소체 위에 형성되어 있다. 외부전극은 하지 전극층과, 제1의 Cu 도금막을 가진다. 하지 전극층은 세라믹 소체 위에 형성되어 있다. 제1의 Cu 도금막은 하지 전극층 위에 형성되어 있다. 하지 전극층은 Cu에 확산할 수 있는 금속과 세라믹 결합재를 포함한다. 제1의 Cu 도금막의 적어도 하지 전극층측의 표층에는 Cu에 확산할 수 있는 금속이 확산하고 있다.
본 발명에 따른 세라믹 전자부품의 어느 특정 국면에서는, 제1의 Cu 도금막에는 입계가 존재하고 있다. Cu에 확산할 수 있는 금속은 제1의 Cu 도금막의 입계를 따라 확산하고 있다.
본 발명에 따른 세라믹 전자부품의 다른 특정 국면에서는, Cu에 확산할 수 있는 금속은 제1의 Cu 도금막의 하지 전극층과는 반대측의 표면에까지 확산하고 있다. 이 구성에 의하면 제1의 Cu 도금막과 하지 전극층의 밀착성을 보다 높일 수 있다.
본 발명에 따른 세라믹 전자부품의 다른 특정 국면에서는, Cu에 확산할 수 있는 금속은 Ni, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속이다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 외부전극은, 제1의 Cu 도금막 위에 형성되어 있는 제2의 Cu 도금막을 더 가지고, 제2의 Cu 도금막에는 Cu에 확산할 수 있는 금속은 확산하고 있지 있다. 이 구성에서는, Cu에 확산할 수 있는 금속이 확산하고 있지 않은 제2의 Cu 도금막이 마련되어 있기 때문에, 외부전극에 입사하는 레이저광의 외부전극에서의 반사율을 보다 높게 할 수 있다. 이 때문에, 레이저광을 외부전극에 조사했을 경우에도 세라믹 소체가 손상되기 어렵다. 따라서, 매장형 세라믹 전자부품으로서 적합하게 사용할 수 있다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 하지 전극층에는 제1의 Cu 도금막으로부터 Cu가 확산하고 있다. 이 경우, 하지 전극층과 제1의 Cu 도금막의 밀착성을 보다 높일 수 있다.
본 발명에 따른 세라믹 전자부품의 제조방법은, 세라믹 소체와, 세라믹 소체 위에 형성되어 있는 외부전극을 포함하는 세라믹 전자부품의 제조방법에 관한 것이다. 본 발명에 따른 세라믹 전자부품의 제조방법에서는, 세라믹 소체 위에, Cu에 확산할 수 있는 금속과, 세라믹 결합재를 포함하는 하지 전극층을 형성하고, 또한 하지 전극층 위에 제1의 Cu 도금막을 형성한다. 그 후에, 하지 전극층과 제1의 Cu 도금막을 가열함으로써, 제1의 Cu 도금막의 적어도 하지 전극층측의 표층에 Cu에 확산할 수 있는 금속을 확산시킴으로써 외부전극을 형성한다.
본 발명에 따른 세라믹 전자부품의 제조방법의 어느 특정 국면에서는, 하지 전극층과 제1의 Cu 도금층을 가열함으로써, 제1의 Cu 도금막의 적어도 하지 전극층측의 표층에 Cu에 확산할 수 있는 금속을 확산시킨 후에, 제1의 Cu 도금막 위에, 제2의 Cu 도금막을 더 형성함으로써 외부전극을 형성한다. 이 경우, Cu에 확산할 수 있는 금속이 확산하고 있지 않은 제2의 Cu 도금막이 마련되어 있기 때문에, 외부전극에 입사하는 레이저광의 외부전극에서의 반사율이 보다 높고, 매장형 세라믹 전자부품으로서 적합하게 사용할 수 있는 세라믹 전자부품을 제조할 수 있다.
본 발명에 따른 세라믹 전자부품의 제조방법의 다른 특정 국면에서는, 하지 전극층과 제1의 Cu 도금막을 350℃~800℃까지 가열함으로써, 제1의 Cu 도금막의 적어도 하지 전극층측의 표층에 Cu에 확산할 수 있는 금속을 확산시킴으로써 외부전극을 형성한다. 이 경우, Cu에 확산할 수 있는 금속이 보다 적합하게 확산한다.
본 발명에서는, 제1의 Cu 도금막의 적어도 하지 전극층측의 표층에는, 하지 전극층에 포함되어 있는 Cu에 확산할 수 있는 금속이 확산하고 있다. 이 때문에, 하지 전극층과 제1의 Cu 도금막의 밀착성을 높일 수 있다. 따라서, 세라믹 전자부품의 신뢰성을 높일 수 있다.
도 1은 제1의 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 2는 제1의 실시형태에 따른 세라믹 전자부품의 약도적 측면도이다.
도 3은 도 1의 선 III-III에서의 약도적 단면도이다.
도 4는 도 3의 선 IV로 둘러싸인 부분을 확대한 약도적 단면도이다.
도 5는 제1의 외부전극의 일부분을 확대한 모식적 단면도이다.
도 6은 도 3의 선 VI-VI에서의 약도적 단면도이다.
도 7은 도전 패턴이 형성된 세라믹 그린시트의 약도적 평면도이다.
도 8은 마더 적층체의 약도적 평면도이다.
도 9는 제2의 실시형태에 따른 세라믹 전자부품의 일부를 확대한 약도적 단면도이다.
도 10은 제3의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
도 11은 제4의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
도 12는 제5의 실시형태에 따른 세라믹 전자부품의 약도적 측면도이다.
도 13은 제6의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
도 14는 제7의 실시형태에 따른 세라믹 전자부품의 높이 방향(H) 및 길이 방향(L)을 따른 약도적 단면도이다.
도 15는 제7의 실시형태에 따른 세라믹 전자부품의 높이 방향(H) 및 길이 방향(L)을 따른 약도적 단면도이다.
도 16은 변형예에서의 제1의 외부전극의 일부분을 확대한 모식적 단면도이다.
(제1의 실시형태)
이하, 본 발명의 바람직한 실시형태에 대하여, 도 1에 나타내는 세라믹 전자부품(1)을 예로 들어 설명한다. 단, 세라믹 전자부품(1)은 단지 예시이다. 본 발명은 이하에 나타내는 세라믹 전자부품(1) 및 그 제조방법에 하등 한정되지 않는다.
도 1은 제1의 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 제1의 실시형태에 따른 세라믹 전자부품의 약도적 측면도이다. 도 3은 도 1의 선 III-III에서의 약도적 단면도이다. 도 4는 도 3의 선 IV로 둘러싸인 부분을 확대한 약도적 단면도이다. 도 5는 제1의 외부전극의 일부분을 확대한 모식적 단면도이다. 도 6은 도 3의 선 VI-VI에서의 약도적 단면도이다.
우선, 도 1~도 6을 참조하면서 세라믹 전자부품(1)의 구성에 대하여 설명한다.
도 1~도 3 및 도 6에 나타내는 바와 같이, 세라믹 전자부품(1)은 세라믹 소체(10)를 포함하고 있다. 세라믹 소체(10)는 세라믹 전자부품(1)의 기능에 따른 적절한 세라믹 재료로 이루어진다. 구체적으로는, 세라믹 전자부품(1)이 콘덴서일 경우는, 세라믹 소체(10)를 유전체 세라믹 재료에 의해 형성할 수 있다. 유전체 세라믹 재료의 구체예로서는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다. 또한 세라믹 소체(10)에는, 소망하는 세라믹 전자부품(1)의 특성에 따라, 상기 세라믹 재료를 주성분으로 하여, 예를 들면 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분을 적절히 첨가해도 된다.
세라믹 전자부품(1)이 세라믹 압전 소자일 경우는, 세라믹 소체(10)를 압전 세라믹 재료에 의해 형성할 수 있다. 압전 세라믹 재료의 구체예로서는, 예를 들면 PZT(티탄산지르콘산납)계 세라믹 재료 등을 들 수 있다.
세라믹 전자부품(1)이 서미스터 소자일 경우는, 세라믹 소체(10)를 반도체 세라믹 재료에 의해 형성할 수 있다. 반도체 세라믹 재료의 구체예로서는, 예를 들면 스피넬계 세라믹 재료 등을 들 수 있다.
세라믹 전자부품(1)이 인덕터 소자일 경우는, 세라믹 소체(10)를 자성체 세라믹 재료에 의해 형성할 수 있다. 자성체 세라믹 재료의 구체예로서는, 예를 들면 페라이트 세라믹 재료 등을 들 수 있다.
세라믹 소체(10)의 형상은 특별히 한정되지 않는다. 본 실시형태에서는 세라믹 소체(10)는 직방체상으로 형성되어 있다. 도 1~도 3에 나타내는 바와 같이, 세라믹 소체(10)는, 길이 방향(L) 및 폭 방향(W)을 따라 연장되는 제1 및 제2의 주면(10a,10b)을 가진다. 세라믹 소체(10)는, 도 1, 도 2 및 도 6에 나타내는 바와 같이, 높이 방향(H) 및 길이 방향(L)을 따라 연장되는 제1 및 제2의 측면(10c,10d)을 가진다. 또한 도 2, 도 3 및 도 6에 나타내는 바와 같이, 높이 방향(H) 및 폭 방향(W)을 따라 연장되는 제1 및 제2의 단면(10e,10f)을 포함하고 있다.
또한 본 명세서에 있어서, "직방체상"에는 각부(角部)나 능선부가 모따기상 또는 R 모따기상인 직방체가 포함되는 것으로 한다. 즉, "직방체상"의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 및 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않지만, 세라믹 소체(10)는 세라믹 소체(10)의 두께 치수를 T, 길이 치수를 L, 폭 치수를 W로 했을 때에, T≤W＜L, (1/5)W≤T≤(1/2)W, T≤0.3mm가 만족되는 박형의 것이 바람직하다. 구체적으로는 0.1mm≤T≤0.3mm, 0.4mm≤L≤1mm, 0.2mm≤W≤0.5mm인 것이 바람직하다.
도 3 및 도 6에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는, 거의 직사각형상의 복수의 제1 및 제2의 내부전극(11,12)이 높이 방향(H)을 따라 등간격으로 교대로 배치되어 있다. 제1 및 제2의 내부전극(11,12)의 각각은 제1 및 제2의 주면(10a,10b)과 평행하다. 제1 및 제2의 내부전극(11,12)은, 높이 방향(H)에 있어서 세라믹층(10g)을 통해 서로 대향하고 있다.
또한 세라믹층(10g)의 두께는 특별히 한정되지 않는다. 세라믹층(10g)의 두께는 예를 들면 0.5㎛~10㎛정도로 할 수 있다. 제1 및 제2의 내부전극(11,12)의 각각의 두께도 특별히 한정되지 않는다. 제1 및 제2의 내부전극(11,12)의 각각의 두께는 예를 들면 0.2㎛~2㎛정도로 할 수 있다.
제1 및 제2의 내부전극(11,12)은 적절한 도전 재료에 의해 형성할 수 있다. 제1 및 제2의 내부전극(11,12)은, 예를 들면 Ni, Cu, Ag, Pd, Au 등의 금속이나, Ag-Pd 합금 등의, 이들 금속의 1종 이상을 포함하는 합금에 의해 형성할 수 있다.
도 1~도 3에 나타내는 바와 같이, 세라믹 소체(10)의 표면 위에는 제1 및 제2의 외부전극(13,14)이 형성되어 있다. 제1의 외부전극(13)은 제1의 내부전극(11)에 전기적으로 접속되어 있다. 제1의 외부전극(13)은, 제1의 주면(10a) 위에 형성되어 있는 제1의 부분(13a)과, 제2의 주면(10b) 위에 형성되어 있는 제2의 부분(13b)과, 제1의 단면(10e) 위에 형성되어 있는 제3의 부분(13c)을 포함하고 있다. 본 실시형태에서는, 제1의 외부전극(13)은 제1 및 제2의 측면(10c,10d) 위에는 실질적으로 형성되어 있지 않다.
한편, 제2의 외부전극(14)은 제2의 내부전극(12)에 전기적으로 접속되어 있다. 제2의 외부전극(14)은, 제1의 주면(10a) 위에 형성되어 있는 제1의 부분(14a)과, 제2의 주면(10b) 위에 형성되어 있는 제2의 부분(14b)과, 제2의 단면(10f) 위에 형성되어 있는 제3의 부분(14c)을 포함하고 있다. 본 실시형태에서는, 제2의 외부전극(14)은 제1 및 제2의 측면(10c,10d) 위에는 실질적으로 형성되어 있지 않다.
다음으로, 제1 및 제2의 외부전극(13,14)의 구성에 대하여 설명한다. 또한 본 실시형태에서는, 제1 및 제2의 외부전극(13,14)은 실질적으로 같은 막 구성을 가진다. 이 때문에, 여기서는, 제1 및 제2의 외부전극(13,14)의 구성에 대하여, 제1의 외부전극(13)의 일부분이 묘화(描畵)되어 있는 도 4를 주로 참조하면서 설명한다.
도 4에 나타내는 바와 같이, 제1 및 제2의 외부전극(13,14)의 각각은 하지 전극층(15)과, 제1 및 제2의 Cu 도금막(16,17)의 적층체에 의해 구성되어 있다. 하지 전극층(15)은 세라믹 소체(10) 위에 형성되어 있다. 제1의 Cu 도금막(16)은 하지 전극층(15) 위에 형성되어 있다. 제2의 Cu 도금막(17)은 제1의 Cu 도금막(16) 위에 형성되어 있다.
하지 전극층(15)은 제1 및 제2의 외부전극(13,14)과, 세라믹 소체(10)의 밀착 강도를 높이기 위한 층이다. 이 때문에, 하지 전극층(15)은 하지 전극층(15)과 세라믹 소체(10)의 밀착 강도가 높아지는 동시에, 하지 전극층(15)과 제1의 Cu 도금막(16)의 밀착성도 높아지는 조성을 가진다. 구체적으로는, 하지 전극층(15)은 Cu에 확산할 수 있는 금속과, 세라믹 결합재를 포함하고 있다.
하지 전극층(15)에서의 Cu에 확산할 수 있는 금속의 함유량은, 예를 들면 50체적%~70체적%의 범위 내인 것이 바람직하다. 하지 전극층(15)에서의 세라믹 결합재의 함유량은, 예를 들면 30체적%~50체적%의 범위 내인 것이 바람직하다.
세라믹 결합재는 세라믹 소체(10)에 대한 밀착 강도를 높이기 위한 성분이다. 세라믹 결합재는, 예를 들면 세라믹 소체가 하지 전극층과 동시에 소성될 때에, 세라믹 소체의 수축의 거동과 하지 전극층의 수축의 거동을 근접하도록 하여, 그 종류가 선택된다. 세라믹 결합재는, 세라믹 소체(10)에 포함되는 세라믹 재료의 주성분을 구성하는 원소를 포함하는 것이 바람직하고, 그 중에서도, 세라믹 소체(10)에 포함되는 세라믹 재료와 주성분이 같은 세라믹 재료인 것이 바람직하다.
한편, Cu에 확산할 수 있는 금속(이하, "확산 가능 금속"이라 하는 경우가 있음)은 제1의 Cu 도금막(16)에 대한 밀착 강도를 향상하기 위한 성분이다. 본 실시형태에서는, 이 확산 가능 금속이 제1의 Cu 도금막(16)의 적어도 하지 전극층(15)측의 표층에 확산하고 있다. 또한 하지 전극층(15)에는 제1의 Cu 도금막(16)으로부터 Cu가 확산하고 있다. 본 실시형태에서는, 이 상호 확산에 의해 하지 전극층(15)과 제1의 Cu 도금막(16)의 높은 밀착성이 실현되어 있다.
보다 구체적으로는, 본 실시형태에서는, 제1의 Cu 도금막(16)에는 입계가 존재하고 있고, 이 입계를 따라 확산 가능 금속이 확산하고 있다. 그리고, 도 5에 나타내는 바와 같이, 제1의 Cu 도금막(16) 중, 확산 가능 금속이 확산하고 있는 확산 부분(16a)은 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표면에까지 이르고 있다. 한편, 하지 전극층(15)의 제1의 Cu 도금막(16)측의 표층에는 Cu가 확산하고 있는 확산 부분(15a)이 존재하고 있다.
또한 확산 가능 금속이 확산하고 있는 것은, 세라믹 전자부품(1)의 측면을 W방향의 중심 부근까지 연마하고, 반대측의 측면과 평행한 단면을 노출시켜, 그 단면을 집속(集束) 이온 빔(FIB)을 사용하여 처리하고, WDX(파장 분산형)의 원소 매핑함으로써 검출할 수 있다.
확산 가능 금속의 종류는 특별히 한정되지 않는다. 확산 가능 금속은 예를 들면 Ni, Ag, Au로 이루어지는 군으로부터 선택된 1종 이상의 금속에 의해 구성할 수 있다. 그 중에서도 확산 가능 금속으로서는 Ni를 사용하는 것이 바람직하다.
단, 본 실시형태에서는, 제2의 Cu 도금막(17)에는 확산 가능 금속은 확산하고 있지 않다. 이 때문에 제2의 Cu 도금막(17)은 Cu에 의해 실질적으로 형성되어 있다.
또한 하지 전극층(15)의 최대 두께는 예를 들면 1㎛~20㎛정도로 할 수 있다. 제1의 Cu 도금막(16)의 최대 두께는 예를 들면 2㎛~6㎛정도인 것이 바람직하다. 제2의 Cu 도금막(17)의 최대 두께는, 예를 들면 3㎛~6㎛정도인 것이 바람직하다.
다음으로, 본 실시형태의 세라믹 전자부품(1)의 제조방법의 일례에 대하여 설명한다.
우선, 세라믹 소체(10)를 구성하기 위한 세라믹 재료를 포함하는 세라믹 그린시트(20)(도 7을 참조)를 준비한다. 다음으로, 도 7에 나타내는 바와 같이, 그 세라믹 그린시트(20) 위에, 도전성 페이스트를 도포함으로써 도전 패턴(21)을 형성한다. 또한 도전 패턴의 도포는, 예를 들면 스크린 인쇄법 등의 각종 인쇄법에 의해 행할 수 있다. 도전성 페이스트는 도전성 미립자 외에 공지의 바인더나 용제를 포함하고 있어도 된다.
다음으로, 도전 패턴(21)이 형성되어 있지 않은 복수매의 세라믹 그린시트(20), 제1 또는 제2의 내부전극(11,12)에 대응한 형상의 도전 패턴(21)이 형성되어 있는 세라믹 그린시트(20), 및 도전 패턴(21)이 형성되어 있지 않은 복수매의 세라믹 그린시트(20)를 이 순서로 적층하여, 적층 방향으로 정수압(靜水壓) 프레스함으로써 도 8에 나타내는 마더 적층체(22)를 제작한다.
다음으로, 마더 적층체(22) 위에, 제1 및 제2의 외부전극(13,14)의 하지 전극층(15)의 제1 및 제2의 부분(13a,13b)을 구성하고 있는 부분에 대응한 형상의 도전 패턴(23)을 스크린 인쇄법 등의 적절한 인쇄법에 의해 형성한다. 또한 이 도전 패턴(23)의 형성에 사용하는 도전성 페이스트는 확산 가능 금속과, 세라믹 결합재를 포함하고 있다.
다음으로, 가상의 컷트 라인(L)을 따라 마더 적층체(22)를 컷팅함으로써 마더 적층체(22)로부터 복수의 소성 전의 세라믹 적층체를 제작한다. 또한 마더 적층체(22)의 컷팅은 다이싱이나 누름 절단에 의해 행할 수 있다.
소성 전의 세라믹 적층체 작성 후, 배럴 연마 등에 의해, 소성 전의 세라믹 적층체의 각부 및 능선부의 모따기 또는 R 모따기 및 표층의 연마를 행하도록 해도 된다.
다음으로, 소정 전의 세라믹 적층체의 양 단면에 도전성 페이스트를 도포함으로써 제1 및 제2의 외부전극(13,14)의 하지 전극층(15)의 제3의 부분(13c)을 구성하고 있는 부분에 대응한 형상의 도전 패턴을 형성한다. 이 도전성 페이스트의 도포는, 예를 들면 딥이나 스크린 인쇄 등에 의해 행할 수 있다. 또한 이 도전 패턴의 형성에 사용하는 도전성 페이스트는 확산 가능 금속과, 세라믹 결합재를 포함하고 있다.
다음으로, 소성 전의 세라믹 적층체의 소성을 행한다. 이 소성 공정에 있어서, 하지 전극층(15) 및 제1 및 제2의 내부전극(11,12)이 동시 소성된다(코파이어). 소성 온도는 사용하는 세라믹 재료나 도전성 페이스트의 종류에 따라 적절히 설정할 수 있다. 소성 온도는 예를 들면 900℃~1300℃정도로 할 수 있다.
다음으로, 하지 전극층(15) 위에 Cu 도금을 실시함으로써 제1의 Cu 도금막(16)을 형성한다. 본 실시형태에서는, 그 후, 세라믹 적층체에 열처리를 실시함으로써 제1의 Cu 도금막(16)과 하지 전극층(15)을 가열한다. 이 가열 공정에 의해, 제1의 Cu 도금막(16)의 적어도 하지 전극층(15)측의 표층에 하지 전극층(15)에 포함되어 있었던 확산 가능 금속이 확산한다. 그와 더불어, 제1의 Cu 도금막(16)의 Cu가 하지 전극층(15)의 적어도 제1의 Cu 도금막(16)측의 표층에 확산한다. 즉, 하지 전극층(15)과 제1의 Cu 도금막(16) 사이에서 상호 확산이 진행된다.
제1의 Cu 도금막(16)과 하지 전극층(15)의 열처리 공정에 있어서, 제1의 Cu 도금막(16)과 하지 전극층(15)을 350℃~800℃까지 가열하는 것이 바람직하고, 550℃~650℃까지 가열하는 것이 보다 바람직하다. 제1의 Cu 도금막(16)과 하지 전극층(15)의 가열 온도가 너무 낮으면 충분히 확산이 진행되지 않을 경우가 있다. 한편, 제1의 Cu 도금막(16)과 하지 전극층(15)의 가열 온도가 너무 높으면, 제1의 Cu 도금막(16)에 포함되는 Cu가 융해해 버릴 경우가 있다.
상기 열처리 공정은 질소나 아르곤 등의 불활성 가스 분위기 중에서 행하는 것이 바람직하다. 이것에 의해 제1의 Cu 도금막(16) 등의 산화를 억제할 수 있다.
그 후, 제1의 Cu 도금막(16) 위에, Cu 도금에 의해 제2의 Cu 도금막(17)을 형성함으로써, 도 1에 나타내는 세라믹 전자부품(1)을 완성시킨다. 이와 같이, 본 실시형태에서는, 제1의 Cu 도금막(16) 및 하지 전극층(15)의 열처리 후에 제2의 Cu 도금막(17)을 형성한다. 이 때문에, 제1의 Cu 도금막(16)에는 확산 가능 금속이 확산하지만, 제2의 Cu 도금막(17)에는 확산 가능 금속이 실질적으로 확산하지 않는다. 따라서, 제2의 Cu 도금막(17)은 실질적으로 Cu로 이루어지는 것이 된다.
이상 설명한 바와 같이, 본 실시형태에서는 코파이어에 의해 하지 전극층(15)을 형성한다. 이 때문에, 제1 및 제2의 외부전극(13,14)의 제1 및 제2의 부분(13a,14a,13b,14b)을 얇게 형성할 수 있다. 따라서, 세라믹 전자부품(1)의 두께를 얇게 할 수 있다.
또한 하지 전극층(15)은 세라믹 결합재를 포함하고 있다. 이 때문에, 하지 전극층(15)을 코파이어에 의해 형성한 경우에도, 하지 전극층(15)과 세라믹 소체(10)의 밀착성을 높일 수 있다.
또한 하지 전극층(15)은 Cu에 확산할 수 있는 금속을 포함하고 있고, 그 Cu에 확산할 수 있는 금속이, 제1의 Cu 도금막(16)의 적어도 하지 전극층(15)측의 표층에 확산하고 있다. 이 때문에, 하지 전극층(15)과 제1의 Cu 도금막(16)의 밀착성을 높일 수 있다. 특히, Cu에 확산할 수 있는 금속이, 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표면에까지 확산하고 있을 경우는, 하지 전극층(15)과 제1의 Cu 도금막(16)의 밀착성을 더욱 높일 수 있다.
또한 본 실시형태에서는, 제1의 Cu 도금막(16) 위에 실질적으로 Cu로 이루어지는 제2의 Cu 도금막(17)이 형성되어 있다. 이 때문에, 제1 및 제2의 외부전극(13,14)에 레이저광을 조사한 경우에도, 레이저광이 높은 반사율로 제1 및 제2의 외부전극(13,14)에 있어서 반사된다. 따라서, 제1 및 제2의 외부전극(13,14)에 레이저광을 조사한 경우에도 세라믹 소체(10)가 손상하기 어렵다. 즉, 본 실시형태의 세라믹 전자부품(1)은 레이저광에 대한 내성이 높다.
이와 같이, 본 실시형태에서는, 세라믹 전자부품(1)의 두께를 얇게 할 수 있고, 세라믹 소체(10), 하지 전극층(15) 및 제1의 Cu 도금막(16) 사이의 밀착성을 높일 수 있으면서, 제1 및 제2의 외부전극(13,14)에서의 레이저광의 반사율을 높게 할 수 있다. 따라서, 본 실시형태의 높은 신뢰성을 가지는 세라믹 전자부품(1)은 매장형의 세라믹 전자부품으로서 적합하게 사용된다. 본 실시형태의 세라믹 전자부품(1)을 매장형의 세라믹 전자부품으로서 사용했을 경우, 레이저광을 사용하여, 세라믹 전자부품(1)의 제1 및 제2의 외부전극(13,14)의 상부에 비아홀을, 세라믹 전자부품(1)을 손상시키지 않고 적합하게 형성할 수 있다.
또한 본 실시형태에서는, 세라믹 전자부품이, 적어도 한쌍의 내부전극과, 제1 및 제2의 외부전극을 포함하고 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 본 발명에 있어서, 세라믹 전자부품은 적어도 하나의 외부전극을 가지고 있으면 되고, 예를 들면 내부전극을 가지고 있지 않아도 된다.
이하, 본 발명의 바람직한 실시형태의 다른 예에 대하여 설명한다. 단, 이하의 설명에 있어서, 상기 제1의 실시형태와 실질적으로 공통의 기능을 가지는 부재를 공통의 기능으로 참조하고, 설명을 생략한다.
(제2의 실시형태)
도 9는 제2의 실시형태에 따른 세라믹 전자부품의 일부를 확대한 약도적 단면도이다.
상기 제1의 실시형태에서는, 제1 및 제2의 외부전극(13,14)이, 하지 전극층(15) 및 제1 및 제2의 Cu 도금막(16,17)의 적층체에 의해 형성되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 외부전극은 하지 전극층과, 하지 전극층 위에 적층된 적어도 하나의 Cu 도금막을 가지는 한에 있어서 특별히 한정되지 않는다.
예를 들면 도 9에 나타내는 바와 같이, 제1 및 제2의 외부전극(13,14)의 각각은 하지 전극층(15)과, 하지 전극층(15) 위에 형성되어 있는 제1의 Cu 도금막(16)의 적층체에 의해 형성되어 있어도 된다. 이 경우, 하지 전극층(15)에 포함되어 있는 확산 가능 금속은, 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표면에까지 확산하고 있지 않은 것이 바람직하다. 즉, 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표층은 Cu로 이루어지는 것이 바람직하다.
단, 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표면에까지 확산 가능 금속이 확산하지 않도록 제어하는 것은 곤란하다. 이 때문에, 제1 및 제2의 외부전극(13,14)의 세라믹 소체(10)와는 반대측의 표층을, 확실하게 Cu로 이루어지는 것으로 하기 위해서는 제2의 Cu 도금막(17)을 형성하는 것이 바람직하다.
(제3의 실시형태)
도 10은 제3의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
상기 제1의 실시형태에서는, 제1 및 제2의 주면(10a,10b) 중 제1 또는 제2의 외부전극(13,14)이 형성되어 있는 부분과, 제1 또는 제2의 외부전극(13,14)이 형성되어 있지 않은 부분이 하나의 면으로 형성되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 제1 및 제2의 주면(10a,10b) 중 제1 또는 제2의 외부전극(13,14)이 형성되어 있는 부분과, 제1 또는 제2의 외부전극(13,14)이 형성되어 있지 않은 부분은 하나의 면으로 되어 있지 않아도 된다.
예를 들면 도 10에 나타내는 바와 같이, 제1 및 제2의 주면(10a,10b) 중 제1 또는 제2의 외부전극(13,14)이 형성되어 있는 부분은, 제1 또는 제2의 외부전극(13,14)이 형성되어 있지 않은 부분보다도 높이 방향(H)에서의 내측에 위치하고 있어도 된다. 이 경우는 세라믹 전자부품(1)을 보다 저배화할 수 있다.
(제4의 실시형태)
도 11은 제4의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
상기 제1의 실시형태에서는, 제1 및 제2의 외부전극(13,14)의 각각이, 제1 및 제2의 주면(10a,10b)의 양쪽 위에 형성되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 제1 및 제2의 외부전극(13,14)의 각각은 세라믹 소체(10)의 표면의 어느 부분 위에 형성되어 있으면 된다.
예를 들면 도 11에 나타내는 바와 같이, 제1 및 제2의 외부전극(13,14)의 각각을 제1 및 제2의 주면(10a,10b) 중 제2의 주면(10b) 위에만 형성해도 된다. 이와 같이, 제1 및 제2의 외부전극(13,14)의 각각을 제1 및 제2의 주면(10a,10b) 중 적어도 어느 한쪽 위에 형성함으로써, 세라믹 전자부품(1)의 실장 용이성을 높일 수 있다.
(제5의 실시형태)
도 12는 제5의 실시형태에 따른 세라믹 전자부품의 약도적 측면도이다.
상기 제1의 실시형태에서는, 제1 및 제2의 측면(10c,10d)상에는 제1 및 제2의 외부전극(13,14)이 실질적으로 형성되지 않는 예에 대하여 설명하였다. 단, 도 12에 나타내는 바와 같이, 제1 및 제2의 외부전극(13,14)을 제1 및 제2의 측면(10c,10d)상에도 형성해도 된다.
(제6의 실시형태)
도 13은 제6의 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
상기 제1의 실시형태에서는, 제1 및 제2의 내부전극(11,12)을 제1 또는 제2의 단면(10e,10f)에 인출하는 동시에, 제1 및 제2의 단면(10e,10f) 위에 제1 또는 제2의 외부전극(13,14)을 형성함으로써, 제1 및 제2의 내부전극(11,12)을 제1 또는 제2의 외부전극(13,14)과 전기적으로 접속하는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다.
예를 들면 도 13에 나타내는 바와 같이, 비아홀 전극(31,32)을 형성하고, 제1 및 제2의 내부전극(11,12)을 제1 및 제2의 주면(10a,10b)에 인출하고, 제1 및 제2의 주면(10a,10b)에 있어서, 제1 및 제2의 외부전극(13,14)과 전기적으로 접속시켜도 된다. 이 경우는 제1 및 제2의 외부전극(13,14)은, 제1 및 제2의 주면(10a,10b)의 적어도 한쪽에 형성되어 있으면 되고, 제1 및 제2의 측면(10c,10d)이나 제1 및 제2의 단면(10e,10f) 위에는, 제1 및 제2의 외부전극(13,14)은 반드시 형성되어 있지 않아도 된다.
(제7의 실시형태)
도 14 및 도 15는 제7의 실시형태에 따른 세라믹 전자부품의 높이 방향(H) 및 길이 방향(L)을 따른 약도적 단면도이다.
상기 제1의 실시형태에서는, 제1 및 제2의 내부전극(11,12)이 제1 및 제2의 주면(10a,10b)과 평행하게 형성되어 있으면서, 제1 또는 제2의 단면(10e,10f)에 인출되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다.
예를 들면 도 14 및 도 15에 나타내는 바와 같이, 제1 및 제2의 내부전극(11,12)을 높이 방향(H) 및 길이 방향(L)을 따라 평행하게 형성하고, 제1 및 제2의 내부전극(11,12)을 폭 방향(W)을 따라 적층하도록 해도 된다. 이 경우는, 제1 및 제2의 내부전극(11,12)을 제1 및 제2의 주면(10a,10b)의 적어도 한쪽에 직접 인출하여, 제1 및 제2의 주면(10a,10b)의 적어도 한쪽 위에 형성되어 있는 제1 또는 제2의 외부전극(13,14)에 직접 접속하도록 해도 된다.
(변형예)
도 16은 변형예에서의 제1의 외부전극의 일부분을 확대한 모식적 단면도이다.
상기 제1의 실시형태에서는, 도 5에 나타내는 바와 같이, 확산 부분(16a)이 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표면에까지 이르고 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 예를 들면 도 16에 나타내는 바와 같이, 확산 부분(16a)이 제1의 Cu 도금막(16)의 하지 전극층(15)과는 반대측의 표면에까지 이르고 있지 않아도 된다.
(실시예 1)
본 실시예에서는, 상기 제1의 실시형태에 따른 세라믹 전자부품(1)과 동일한 구성을 가지는 세라믹 콘덴서로서의 세라믹 전자부품을, 상기 제1의 실시형태에서 설명한 제조방법으로 이하의 조건에 근거하여 제작하였다.
세라믹 전자부품의 치수: 1.0mm×0.5mm×0.15mm
세라믹 전자부품의 용량: 10nF
세라믹 전자부품의 정격 전압: 6.3V
세라믹 소체를 구성하는 세라믹 재료의 주성분: BaTiO3
하지 전극층: Cu에 확산할 수 있는 금속으로서 Ni를 50체적% 포함한다. 또한 세라믹 결합재를 50체적% 포함한다.
하지 전극층의 형성 조건: 1200℃로 2시간 소성
하지 전극층의 두께: 5㎛
제1의 Cu 도금막의 두께: 4㎛
제2의 Cu 도금막의 두께: 4㎛
제1의 Cu 도금막에 Ni를 확산시키는 열처리의 조건: 600℃(최고 온도)로 10분 유지, 총 열처리 시간: 1시간, 분위기는 산소 농도 10ppm이하의 불활성 가스 분위기
상기 제작의 세라믹 전자부품의 측면을 W방향의 중심 부근까지 연마하고, 반대측의 측면과 평행한 단면을 노출시켜, 그 단면을 수속(收束) 이온 빔(FIB)을 사용하여 처리하고, WDX(파장 분산형)의 원소 매핑을 행함으로써, 제1의 Cu 도금막에 Ni가 확산하고 있는 것을 확인하였다.
(비교예 1)
제1의 Cu 도금막에 Ni를 확산시키는 열처리를 행하지 않은 것 이외에는, 상기 실시예 1과 동일하게 하여 세라믹 전자부품을 제작하였다.
상기 제작의 세라믹 전자부품을 절단함으로써 외부전극의 단면을 노출시키고, 전자 현미경을 사용하여 관찰한 결과, 제1의 Cu 도금막에 Ni가 확산하고 있지 않은 것을 확인하였다.
(테이프 박리 시험)
상기 실시예 1 및 비교예 1의 각각에서 제작한 세라믹 전자부품의 제2의 주면측을 도전성 접착제를 사용하여 유리 에폭시 기판에 접착하였다. 그 후, 세라믹 전자부품의 제1의 주면측에 점착 테이프(세키스이 가가쿠사 제품 셀로 테이프(등록상표) No.252)를 붙이고, 세라믹 전자부품의 길이 방향을 따라 일정 장력으로 잡아당김으로써 박리시켰다(180° 박리 시험). 그 후, 전자 현미경을 사용하여 도금막에 벗겨짐이 생겼는지 아닌지를 관찰하였다. 이 시험을, 실시예 1 및 비교예 1에 대하여 각 100샘플 행하고, 도금막에 박리가 관찰된 샘플의 비율을 측정하였다. 그 결과, 실시예 1에서는 어느 샘플에 있어서도 박리는 관찰되지 않았다. 그에 대하여, 비교예 1에서는 75%의 샘플에서 박리가 관찰되었다.
이 결과로부터, 제1의 Cu 도금막에 하지 전극층에 포함되어 있었던 금속을 확산시킴으로써, 제1의 Cu 도금막의 밀착 강도를 높일 수 있는 것을 알 수 있다.
(전단(剪斷) 시험)
상기 실시예 1 및 비교예 1의 각각에서 제작한 세라믹 전자부품의 제2의 주면측을 도전성 접착제를 사용하여 유리 에폭시 기판에 접착하였다. 그 후, 하중 치구(治具)를 사용하여 세라믹 전자부품의 길이 방향 양측으로부터 0.5mm/초로 외부전극이 박리할 때까지 하중을 가하였다.
그 결과, 비교예 1에서는 Cu 도금막의 박리가 관찰되었지만, 실시예 1에서는 세라믹 소체가 파괴될 때까지 시험을 계속해도 Cu 도금막의 박리는 관찰되지 않았다.
이 결과로부터도, 제1의 Cu 도금막에 하지 전극층에 포함되어 있었던 금속을 확산시킴으로써 제1의 Cu 도금막의 밀착 강도를 높일 수 있는 것을 알 수 있다.
(내습 부하 시험)
실시예 1 및 비교예 1의 각각에 있어서 제작한 세라믹 전자부품의 샘플 각 72개를 공정(共晶) 솔더를 사용하여 유리 에폭시 기판에 실장하였다. 그 후, 샘플을 85℃, 상대 습도 83% RH의 고온 고습조 내에서 6.3V의 전압을 1000시간 인가하였다. 이 내습 부하 시험 후의 샘플의 절연 저항치가 10GΩ이하가 된 것을 불량으로서 카운트하였다. 그 결과, 실시예 1에서는 72개의 샘플 중 불량으로 판정된 샘플은 0개였다. 한편, 비교예 1에서는 72개의 샘플 중 30개의 샘플이 불량으로 판정되었다.
이 결과로부터, 제1의 Cu 도금막에 하지 전극층에 포함되어 있었던 금속을 확산시킴으로써 세라믹 전자부품의 내습성을 개선할 수 있는 것을 알 수 있다.
1: 세라믹 전자부품 10: 세라믹 소체
10a: 세라믹 소체의 제1의 주면 10b: 세라믹 소체의 제2의 주면
10c: 세라믹 소체의 제1의 측면 10d: 세라믹 소체의 제2의 측면
10e: 세라믹 소체의 제1의 단면 10f: 세라믹 소체의 제2의 단면
10g: 세라믹층 11: 제1의 내부전극
12: 제2의 내부전극 13: 제1의 외부전극
13a: 제1의 외부전극의 제1의 부분 13b: 제1의 외부전극의 제2의 부분
13c: 제1의 외부전극의 제3의 부분 14: 제2의 외부전극
14a: 제2의 외부전극의 제1의 부분 14b: 제2의 외부전극의 제2의 부분
14c: 제2의 외부전극의 제3의 부분 15: 하지 전극층
15a: 입계 16: 제1의 Cu 도금막
17: 제2의 Cu 도금막 20: 세라믹 그린시트
21: 도전 패턴 22: 마더 적층체
23: 도전 패턴 31, 32: 비아홀 전극

Claims (9)

  1. 세라믹 소체와, 상기 세라믹 소체 위에 형성되어 있는 외부전극을 포함하는 세라믹 전자부품으로서,
    상기 외부전극은 상기 세라믹 소체 위에 형성되어 있는 하지 전극층과, 상기 하지 전극층 위에 형성되어 있는 제1의 Cu 도금막을 가지고,
    상기 하지 전극층은 Cu에 확산할 수 있는 금속과, 세라믹 결합재를 포함하며,
    상기 제1의 Cu 도금막의 적어도 상기 하지 전극층측의 표층에는 상기 Cu에 확산할 수 있는 금속이 확산하고 있는 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1의 Cu 도금막에는 입계가 존재하고 있고, 상기 Cu에 확산할 수 있는 금속은 상기 제1의 Cu 도금막의 입계를 따라 확산하고 있는 것을 특징으로 하는 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 Cu에 확산할 수 있는 금속은 상기 제1의 Cu 도금막의 상기 하지 전극층과는 반대측의 표면에까지 확산하고 있는 것을 특징으로 하는 세라믹 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 Cu에 확산할 수 있는 금속은 Ni, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속인 것을 특징으로 하는 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 외부전극은 상기 제1의 Cu 도금막 위에 형성되어 있는 제2의 Cu 도금막을 더 가지고, 상기 제2의 Cu 도금막에는 상기 Cu에 확산할 수 있는 금속은 확산하고 있지 않은 것을 특징으로 하는 세라믹 전자부품.
  6. 제1항 또는 제2항에 있어서,
    상기 하지 전극층에는 상기 제1의 Cu 도금막으로부터 Cu가 확산하고 있는 것을 특징으로 하는 세라믹 전자부품.
  7. 세라믹 소체와, 상기 세라믹 소체 위에 형성되어 있는 외부전극을 포함하는 세라믹 전자부품의 제조방법으로서,
    세라믹 소체 위에, Cu에 확산할 수 있는 금속과, 세라믹 결합재를 포함하는 하지 전극층을 형성하고, 또한 상기 하지 전극층 위에 제1의 Cu 도금막을 형성한 후에, 상기 하지 전극층과 상기 제1의 Cu 도금막을 가열함으로써, 상기 제1의 Cu 도금막의 적어도 상기 하지 전극층측의 표층에 상기 Cu에 확산할 수 있는 금속을 확산시킴으로써 상기 외부전극을 형성하는 것을 특징으로 하는 세라믹 전자부품의 제조방법.
  8. 제7항에 있어서,
    상기 하지 전극층과 상기 제1의 Cu 도금층을 가열함으로써, 상기 제1의 Cu 도금막의 적어도 상기 하지 전극층측의 표층에 상기 Cu에 확산할 수 있는 금속을 확산시킨 후에, 상기 제1의 Cu 도금막 위에 제2의 Cu 도금막을 더 형성함으로써 상기 외부전극을 형성하는 것을 특징으로 하는 세라믹 전자부품의 제조방법.
  9. 제7항 또는 제8항에 있어서,
    상기 하지 전극층과 상기 제1의 Cu 도금막을 350℃~800℃까지 가열함으로써, 상기 제1의 Cu 도금막의 적어도 상기 하지 전극층측의 표층에 상기 Cu에 확산할 수 있는 금속을 확산시킴으로써 상기 외부전극을 형성하는 것을 특징으로 하는 세라믹 전자부품의 제조방법.
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