KR20110129891A - 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 - Google Patents

반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 Download PDF

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Abstract

본 발명은 단일 반도체 기판 상에 HBT 및 FET와 같은 복수 상이한 종류의 디바이스를 형성하는 데에 적합한 화합물 반도체 기판을 제공한다. 제1 반도체와, 제1 반도체 상에 형성된, 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층과, 캐리어 트랩층 상에 에피택셜 성장되고, 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체와, 제2 반도체 상에 에피택셜 성장한 N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체, 또는 상기 제2 반도체 상에 에피택셜 성장한 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체를 구비하는 반도체 기판을 제공한다.

Description

반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 {SEMICONDUCTOR SUBSTRATE, MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE}
본 발명은 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스에 관한 것이다.
특허문헌 1은, 적어도 2개의 상이한 타입의 집적 활성 디바이스(예를 들면 HBT 및 FET)를 제작하는 데에 적합한 에피택셜 제3 내지 5족 화합물 반도체 웨이퍼를 제조하는 방법을 개시하고 있다.
일본 특허 공개 제 2008-60554호 공보
단일의 반도체 기판 상에, 헤테로 접합 바이폴라 트랜지스터(Hetero-junction Bipolar Transistor, "HBT"라 칭함)와 전계 효과 트랜지스터(Field Effect Transistor, "FET"라 칭함)를 일례로 하는 복수의 상이한 종류의 디바이스를 형성하는 경우에는, 한쪽의 디바이스의 제조 공정이 다른쪽의 제조 공정에 영향을 미치는 경우가 있다.
예를 들면, 디바이스의 제조에 사용하는 반응 용기 내에, HBT에 도핑한 불순물(예를 들면 Si)이 잔류하고 있으면, 이어서 제조하는 디바이스의 반도체 기판 상에 해당 불순물이 부착되는 경우가 있다. 해당 불순물은, 반도체 기판 상에 형성되는 FET에서의 캐리어를 생성하여, 누설 전류의 한 요인이 된다. 또한, 캐리어가 생성됨으로써, 디바이스간의 소자 분리가 불안정해지는 경우도 있다. 또한, 단일의 반도체 기판 상에 형성되는 양쪽의 디바이스의 특성을 최적화하는 것이 어려워지는 경우도 있다.
상기 과제를 해결하기 위하여, 본 발명의 제1 형태에서는, 제1 반도체와, 제1 반도체 상에 형성된, 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층과, 캐리어 트랩층 상에 에피택셜 성장되고, 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체와, 제2 반도체 상에 에피택셜 성장한 N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체, 또는 제2 반도체 상에 에피택셜 성장한 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체를 구비하는 반도체 기판을 제공한다. 제1 반도체는, 예를 들면 3-5족 화합물 반도체를 포함한다. 제1 반도체와 제2 반도체 사이에 끼워진 방향에서의 캐리어 트랩층의 두께는, 예를 들면 0.1 ㎛ 이상 1.5 ㎛ 이하이다. 캐리어 트랩층과 제2 반도체 사이에, 공핍화 영역을 포함하는 공핍화 반도체를 더 구비할 수도 있다. 공핍화 반도체의 캐리어 트랩층과 제2 반도체 사이에 끼워진 방향에서의 두께는, 예를 들면 0.3 ㎛ 이상 1.5 ㎛ 이하이다.
공핍화 반도체는 복수의 3-5족 화합물 반도체를 갖고, 복수의 3-5족 화합물 반도체 중 서로 인접하는 2개의 3-5족 화합물 반도체는, AlxGa1 - xAs(0≤x≤1)와 AlyGa1 -yAs(0≤y≤1, x<y)의 헤테로 접합, AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)와 AlrInsGa1-r-sP(0≤r≤1, 0≤s≤1, p<r)와의 헤테로 접합 및 AlxGa1 - xAs(0≤x≤1)와 AlpInqGa1-p-qP(0≤p≤1, 0≤q≤1)와의 헤테로 접합으로 이루어지는 군으로부터 선택된 적어도 하나의 헤테로 접합을 형성할 수도 있다.
캐리어 트랩층은, 예를 들면 붕소 원자 또는 산소 원자를 포함한다. 캐리어 트랩층이 AlxGa1 - xAs(0≤x≤1) 또는 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1) 및 산소 원자를 포함할 수도 있다. 캐리어 트랩층이 산소 원자를 포함하는 경우, 산소 원자의 농도는, 예를 들면 1×1018 [cm-3] 이상, 1×1020 [cm-3] 이하이다.
제2 반도체 및 제3 반도체 중 적어도 하나의 반도체는, 일례로서 탄소를 갖는다. 제2 반도체 및 제3 반도체 중 적어도 하나의 반도체가 규소를 가질 수도 있다. 제3 반도체가 고농도로 도핑된 규소를 포함할 수도 있다. 제3 반도체가, N형 반도체/P형 반도체/N형 반도체 또는 P형 반도체/N형 반도체/P형 반도체를 흐르는 전류를 억제하는 저항을 갖는 밸러스트 저항층을 가질 수도 있다. 제2 반도체와 제3 반도체 사이에, 제2 반도체 내의 캐리어와는 반대의 전도형 캐리어를 갖는 제4 반도체를 더 구비할 수도 있다.
본 발명의 제2 형태에서는, 제1 반도체 상에 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층을 형성하는 단계와, 캐리어 트랩층 상에 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체를 에피택셜 성장시키는 단계와, 제2 반도체 상에 N형 반도체, P형 반도체 및 N형 반도체를 이 순서대로 에피택셜 성장시키거나 또는 P형 반도체, N형 반도체 및 P형 반도체를 이 순서대로 에피택셜 성장시킴으로써, N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체 또는 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체를 형성하는 단계를 구비하는 반도체 기판의 제조 방법을 제공한다.
해당 제조 방법에서는, 캐리어 트랩층을 형성하는 단계 전에, 반응 용기의 내부에, 제1 반도체를 적어도 그의 표면에 갖는 기판을 설치하는 단계와, 기판을 설치하는 단계 이후에, 반응 용기의 내부에 아르신 및 수소를 포함하는 가스를 도입하는 단계와, 가스의 분위기 중에서, 제1 반도체를 가열하는 단계를 구비할 수도 있다. 일례로서, 해당 가스는 아르신, 수소 및 P형의 전도형을 나타내는 불순물 원자를 구성 요소로서 갖는 단체 또는 화합물을 포함하는 P형 불순물 가스를 포함한다.
P형 불순물 가스는, 할로겐화 탄화수소 가스를 포함할 수도 있다. 할로겐화 탄화수소 가스는, CHnX(4-n)(단, X는 Cl, Br 및 I로 이루어지는 군으로부터 선택되는 할로겐 원자이고, n은 0≤n≤3의 조건을 만족하는 정수이고, 0≤n≤2의 경우, 복수의 X는 서로 동일한 원자일 수도 상이한 원자일 수도 있음)이다. 제3 반도체가, 바이폴라 트랜지스터의 베이스로서 기능하는 반도체층을 갖고, P형 불순물 가스가, 베이스로서 기능하는 반도체층의 제조에서 도입되는 도펀트를 포함하는 가스와 동일한 종류의 가스일 수도 있다.
캐리어 트랩층을 형성하는 단계 후, 3족 원료에 대한 5족 원료의 몰 공급비를 조정함으로써 억셉터의 농도를 제어하여, 공핍화 영역을 포함하는 공핍화 반도체를 형성할 수도 있다. 아르신 및 수소를 포함하는 가스는, 일례로서 1 ppb 이하의 GeH4를 포함하는 아르신 원료 가스를 포함한다.
제2 반도체에 캐리어를 공급하기 위한 층을 에피택셜 성장시키는 단계에서, N형의 전도형을 나타내는 불순물 원자를 포함하는 화합물로서 실란 또는 디실란을 도입하여, 캐리어를 공급하기 위한 층을 에피택셜 성장시키고, 제3 반도체를 형성하는 단계에서, N형의 전도형을 나타내는 불순물 원자를 포함하는 화합물로서 실란 또는 디실란을 도입하여, 제3 반도체에 포함되는 N형 반도체를 에피택셜 성장시킬 수도 있다. 제2 반도체 상에 제2 반도체 내에서 이동하는 캐리어와는 반대의 전도형 캐리어가 이동하는 채널로서 기능하는 제4 반도체를 에피택셜 성장시키는 단계를 더 구비할 수도 있다.
제3 반도체를 형성하는 단계 후, 제2 반도체 및 제3 반도체가 형성된 반도체 기판을 반응 용기로부터 취출하는 단계를 더 구비하고, 취출하는 단계, 기판을 설치하는 단계, 가스를 도입하는 단계, 가열하는 단계, 캐리어 트랩층을 형성하는 단계, 제2 반도체를 에피택셜 성장하는 단계 및 제3 반도체를 형성하는 단계를 반복할 수도 있다.
본 발명의 제3 형태에서는, 제1 반도체와, 제1 반도체 상에 형성된 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층과, 캐리어 트랩층 위에 에피택셜 성장되고, 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체와, 제2 반도체 상에 에피택셜 성장하여 이루어지는 N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체, 또는 제2 반도체 상에 에피택셜 성장하여 이루어지는 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체와, 제2 반도체에 형성된 전계 효과 트랜지스터와, 제3 반도체에 형성된 헤테로 접합 바이폴라 트랜지스터를 포함하는 전자 디바이스를 제공한다.
또한, 본 명세서에서 "A 상의 B(B on A)"는 "B가 A에 접하는 경우" 및 "B와 A 사이에 다른 부재가 존재하는 경우"의 양쪽의 경우를 포함한다.
도 1은 반도체 기판 (100)의 단면의 일례를 나타낸다.
도 2는 반도체 기판 (200)의 단면의 일례를 나타낸다.
도 3은 반도체 기판의 제조 방법의 일례를 나타내는 플로우 차트를 나타낸다.
도 4는 제3 반도체를 형성하는 단계의 일례를 나타내는 플로우 차트를 나타낸다.
도 5는 전자 디바이스 (600)의 단면의 일례를 나타낸다.
도 6은 반도체 기판의 내압을 캐리어 트랩층 (232)의 막 두께와의 관계로서 나타낸다.
도 7은 반도체 기판의 내압을 캐리어 트랩층 (232)의 산소 농도와의 관계로서 나타낸다.
도 8은 반도체 기판의 내압을 공핍화 반도체 (234)의 막 두께와의 관계로서 나타낸다.
도 9는 반도체 디바이스의 다른 예의 단면을 나타낸다.
도 10은 반도체 디바이스의 또 다른 예의 단면을 나타낸다.
도 1은, 반도체 기판 (100)의 단면의 일례를 나타낸다. 반도체 기판 (100)은 제1 반도체 (110), 캐리어 트랩층 (130), 제2 반도체 (144) 및 제3 반도체 (160)을 구비한다. 제3 반도체 (160)은, 콜렉터층 (162), 베이스층 (164) 및 에미터층 (166)을 갖는다. 도 1에서 파선으로 나타내진 영역은, 필요에 따라서 다른 반도체 등을 포함할 수 있는 것을 나타낸다. 예를 들면, 파선으로 나타내는 영역에, 제2 반도체 (144) 또는 제3 반도체 (160)에 캐리어를 공급하는 캐리어 공급 반도체, 스페이서층 또는 버퍼층 등을 포함할 수 있다.
제1 반도체 (110)은, 반도체 기판 (100)에서의 다른 구성 요소를 지지하는 데에 충분한 기계적 강도를 갖는 기판이다. 제1 반도체 (110)은, 예를 들면 3-5족 화합물 반도체이다. 제1 반도체 (110)은, 예를 들면 GaAs, InGaAs, AlGaAs, GaN 또는 AlGaN 등이다.
제1 반도체 (110)은, 고저항 GaAs 단결정 기판일 수도 있다. GaAs 단결정 기판은, 예를 들면 LEC(액체 캡슐 쵸크랄스키)법, VB(수직 브릿지맨)법, VGF(수직 온도 구배)법 등으로 제조된다. 제1 반도체 (110)은 기판(웨이퍼) 자체일 수도 있고, 기판 상에 에피택셜 성장된 반도체층일 수도 있다. 제1 반도체 (110)은 버퍼층을 포함할 수도 있다.
캐리어 트랩층 (130)은, 전자 포획 중심 또는 정공 포획 중심을 갖는다. 즉, 캐리어 트랩층 (130)에서는, 깊은 트랩 준위가 형성된다. 캐리어 트랩층 (130)이 깊은 트랩 준위를 가지면, 캐리어 트랩층 (130)은, 캐리어 트랩층 (130)을 통과하는 캐리어를 포획한다. 따라서, 캐리어 트랩층 (130)의 상하에 있는 제1 반도체 (110)과 제2 반도체 (144) 사이의 누설 전류를 저감시킬 수 있다. 따라서, 제1 반도체 (110)에 불순물이 부착되어 확산됨으로써, 제2 반도체 (144)를 향하는 캐리어가 발생하여도, 해당 캐리어에 기인하는 누설 전류의 발생을 방지할 수 있다. 전자 포획 중심 또는 정공 포획 중심으로서, 불순물 원자 또는 격자 결함을 들 수 있다.
제2 반도체 (144), 제3 반도체 (160) 또는 이들에 캐리어를 공급하기 위한 캐리어 공급 반도체에서 사용되는 P형 불순물은, 예를 들면 C이다. 제2 반도체 (144), 제3 반도체 (160) 또는 이들에 캐리어를 공급하기 위한 캐리어 공급 반도체에서 사용되는 N형 불순물은, 예를 들면 Si다. 일례로서, 제3 반도체 (160)에서 N형 불순물로서 Si가 사용되는 경우에는, 반도체 기판 (100)을 제조한 후의 반응 용기 내에 Si가 잔류하는 경우가 있다. 잔류한 Si가, 이어서 제조되는 반도체 기판 (100)의 제1 반도체 (110)의 표면에 부착되어 확산되면, 제1 반도체 (110)과 제2 반도체 (144) 사이에서, Si에 기인하는 캐리어의 이동이 발생한다. 캐리어 트랩층 (130)이, 깊은 트랩 준위를 갖는 산소 원자 등의 원소를 갖는 경우에는, 해당 산소 원자가 캐리어를 포획하므로, 누설 전류를 방지할 수 있다.
캐리어 트랩층 (130)은, 예를 들면 에피택셜 성장법에 의해 제1 반도체 (110)의 위에 형성된다. 에피택셜 성장법은, 예를 들면 유기 금속 기상 성장법(Metal Organic Chemical Vapor Deposition, MOCVD법이라 칭함), 분자선 애피택시법(Molecular Beam Epitaxy, MBE법이라 칭함)이다.
캐리어 트랩층 (130)은, 일례로서 제1 반도체 (110)에 접한다. 캐리어 트랩층 (130)이 제1 반도체 (110)과 제2 반도체 (144) 사이에 있으면, 캐리어 트랩층 (130)과 제1 반도체 (110) 사이에 다른층이 존재할 수도 있다. 일례로서 반도체 기판 (100)은, 캐리어 트랩층 (130)과 제1 반도체 (110) 사이에, 제1 반도체 (110) 및 캐리어 트랩층 (130)에 격자 정합 또는 의사격자 정합하는 버퍼층을 가질 수도 있다.
반도체 기판 (100)은, 캐리어 트랩층 (130)과 제2 반도체 (144) 사이에 공핍화 반도체를 가질 수도 있다.
제2 반도체 (144)는, 캐리어 트랩층 (130) 위에서 에피택셜 성장한다. 반도체 기판 (100)에 전자 소자가 형성되는 경우, 제2 반도체 (144)는 전자 또는 정공 중 어느 하나의 캐리어가 이동하는 채널로서 기능한다. 에피택셜 성장법은, 예를 들면 MOCVD법, MBE법 등이다.
반도체 기판 (100)은, 제2 반도체 (144)와 캐리어 트랩층 (130) 사이에 다른 반도체를 가질 수도 있다. 예를 들면, 반도체 기판 (100)은, 제2 반도체 (144)와 캐리어 트랩층 (130) 사이에, 추가로 캐리어 공급 반도체 또는 스페이서층 등을 가질 수도 있다. 제2 반도체 (144)는, 예를 들면 GaAs, InGaAs 또는 InGaP 등의 3-5족 화합물 반도체이다.
제3 반도체 (160)은, 콜렉터층 (162), 베이스층 (164) 및 에미터층 (166)을 갖는다. 제3 반도체 (160)의 각 층은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법은, 예를 들면 MOCVD법 및 MBE법 등이다. 반도체 기판 (100)은, 제3 반도체 (160)과 제2 반도체 (144) 사이에 다른 반도체를 가질 수도 있다. 예를 들면, 반도체 기판 (100)은, 제2 반도체 (144)와 제3 반도체 (160) 사이에, 캐리어 공급 반도체 또는 스페이서층 등을 갖는다.
제3 반도체 (160)에서의 콜렉터층 (162), 베이스층 (164) 및 에미터층 (166)은, N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체 또는 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체이다. 콜렉터층 (162), 베이스층 (164) 및 에미터층 (166)은, 각각 바이폴라 트랜지스터의 콜렉터, 베이스 및 에미터로서 기능한다. 에미터층 (166)은, 고농도로 도핑된 규소를 포함할 수도 있다. 고농도로 도핑된 규소의 농도는, 예를 들면 1×1018 [cm-3] 이상 1×1020 [cm-3] 이하이다.
도 2는, 반도체 기판 (200)의 단면의 일례를 나타낸다. 반도체 기판 (200)은, 제1 반도체 (210), 버퍼층 (220), 캐리어 트랩층 (232), 공핍화 반도체 (234), 캐리어 공급 반도체 (242), 제2 반도체 (244), 캐리어 공급 반도체 (246), 배리어 형성 반도체 (248), 콘택트층 (249), 버퍼층 (250) 및 제3 반도체 (260)을 구비한다. 반도체 기판 (200)은, FET, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor, 이하 "HEMT"라 칭하는 경우가 있음) 및 HBT의 제조에 적합한 반도체 기판의 일례이다. 캐리어 공급 반도체 (242), 제2 반도체 (244), 캐리어 공급 반도체 (246), 배리어 형성 반도체 (248) 및 콘택트층 (249) 등은, 예를 들면 HEMT의 형성에 사용된다. 제3 반도체 (260)은, 예를 들면 HBT의 형성에 사용된다.
제1 반도체 (210)은, 반도체 기판 (100)에서의 제1 반도체 (110)에 대응한다. 캐리어 트랩층 (232)는, 캐리어 트랩층 (130)에 대응한다. 제2 반도체 (244)는, 제2 반도체 (144)에 대응한다. 제3 반도체 (260)은, 제3 반도체 (160)에 대응한다. 대응하는 부재에 대하여, 설명을 생략하는 경우가 있다.
버퍼층 (220)은, 일례로서, 상층에 형성되는 반도체층과 제1 반도체 (210)과의 격자간 거리를 정합시키는 완충층으로서 기능하는 반도체층이다. 버퍼층 (220)은, 상층에 형성되는 반도체의 결정질을 확보할 목적으로 설치한 반도체층일 수도 있다. 버퍼층 (220)은, 제1 반도체 (210)의 표면에 잔류하는 불순물 원자에 의한 반도체 기판 (200)의 특성 열화를 방지할 수 있는 반도체층일 수도 있다. 버퍼층 (220)은, 상층에 형성되는 반도체층으로부터의 누설 전류를 억제하는 역할을 하는 반도체층일 수도 있다. 버퍼층 (220)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 버퍼층 (220)의 재료는, 예를 들면 GaAs 또는 AlGaAs이다.
캐리어 트랩층 (232) 및 공핍화 반도체 (234)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 캐리어 트랩층 (232)는, 전자 포획 중심 또는 정공 포획 중심으로서, 예를 들면 산소 원자 또는 붕소 원자를 포함한다. 캐리어 트랩층 (232)는, AlxGa1 -xAs(0≤x≤1) 또는 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1) 및 산소 원자를 포함할 수 있다.
캐리어 트랩층 (232)가 산소 원자를 포함함으로써, 캐리어 트랩층 (232)는 깊은 트랩 준위를 갖는다. 따라서, 캐리어 트랩층 (232)는, 캐리어 트랩층 (232)를 통과하는 캐리어를 포획하고, 캐리어 트랩층 (232)의 상하에 있는 제2 반도체 (244)와 제1 반도체 (210) 사이의 누설 전류의 발생을 방지한다.
캐리어 트랩층 (232)의 막 두께 방향의 저항률은, 조성, 산소 도핑 농도 및 막 두께에 따라 상이한 값이 된다. 예를 들면, 캐리어 트랩층 (232)가 AlxGa1 - xAs(0≤x≤1)일 경우에, Al 조성은 결정 품질을 손상시키지 않는 범위에서 높은 것이 바람직하고, x는 0.3 내지 0.5 정도가 실용상 바람직하다. 또한, 산소 도핑 농도는 결정 품질을 손상시키지 않는 범위에서 높은 것이 바람직하고, 산소 원자의 농도는 1×1018 [cm-3] 이상, 1×1020 [cm-3] 이하인 것이 바람직하다. 산소 원자의 농도는, 예를 들면 2차 이온 질량 분석법에 의해 측정할 수 있다. 캐리어 트랩층 (232)의 막 두께는 성장 시간에 지장이 없는 범위에서 두꺼운 것이 바람직하고, 0.1 ㎛ 이상 1.5 ㎛ 이하인 것이 바람직하다.
공핍화 반도체 (234)는, 예를 들면 캐리어 트랩층 (232)와 제2 반도체 (244) 사이에 형성된다. 공핍화 반도체 (234)는 공핍화 영역을 포함한다. 해당 공핍화 영역에서 캐리어의 통과가 억제되므로, 캐리어 트랩층 (232)의 상하에 있는 제2 반도체 (244)와 제1 반도체 (210) 사이에 발생하는 누설 전류를 방지할 수 있다. 공핍화 반도체 (234)는, 캐리어 트랩층 (232)와 상기 제2 반도체 (244) 사이에 끼워진 방향에서의 두께가 0.3 ㎛ 이상 1.5 ㎛ 이하인 것이 바람직하다. 공핍화 반도체 (234)의 두께가 해당 범위 내인 경우에는, 적은 원료를 사용하여 공핍화 반도체 (234)를 형성할 수 있으며, 충분한 내압을 확보할 수 있다. 또한, 내압이란, 제1 반도체 (210)과 제2 반도체 (244) 사이를 흐르는 전류 밀도가 5 mA/㎠가 될 때의 전압을 말한다.
이어서, 공핍화 반도체 (234)의 작용에 대하여 설명한다. 예를 들면, 제2 반도체 (244)가 i형 GaAs이고, 캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246)이 N형 AlGaAs이고, 공핍화 반도체 (236)과 공핍화 반도체 (238)이 각각 P형 AlyGa1 - yAs(0≤y≤1)와 P형 AlxGa1 - xAs(0≤x≤1)이며, x<y일 경우, 공핍화 반도체 (238)과 N형의 캐리어 공급 반도체 (242) 사이에 PN 접합을 형성하고, 그 근방에 공핍화 영역을 생성한다. 해당 공핍화 영역에 의해, 캐리어 공급 반도체 (242)로부터의 전자의 통과가 억제되어 누설 전류가 방지된다.
또한, x<y일 경우에는, 공핍화 반도체 (236)이 공핍화 반도체 (238)보다 높은 Al 조성을 가지므로, 공핍화 반도체 (236)이 공핍화 반도체 (238)보다 넓은 에너지 밴드 갭을 갖는다. 이 밴드 갭의 차가 에너지 배리어가 되고, 공핍화 반도체 (238)로부터 공핍화 반도체 (236)에의 캐리어의 이동을 저해하여, 누설 전류의 발생이 억제된다.
도 2의 예에서는, 공핍화 반도체 (234)에서, 공핍화 반도체 (236) 및 공핍화 반도체 (238)에 의해 하나의 헤테로 접합이 구성된다. 공핍화 반도체 (234)는, 보다 많은 P형 반도체층을 가질 수도 있다. 또한, 공핍화 반도체 (234)의 각 층이 원자 단위의 두께를 갖고, 공핍화 반도체 (234)의 전체적으로 초격자를 구성할 수도 있다. 그러한 경우에는, 다수의 헤테로 접합에 의해, 다수의 에너지 배리어가 형성되므로, 더 효과적으로 누설 전류를 방지할 수 있다.
공핍화 반도체 (234)는, 복수의 3-5족 화합물 반도체를 가질 수도 있다. 복수의 3-5족 화합물 반도체 중 서로 인접하는 2개의 3-5족 화합물 반도체는, AlxGa1 - xAs(0≤x≤1)와 AlyGa1 -yAs(0≤y≤1, x<y)와의 헤테로 접합, AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)와 AlrInsGa1 -r- sP(0≤r≤1, 0≤s≤1, p<r)와의 헤테로 접합 및 AlxGa1 -xAs(0≤x≤1)와 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)와의 헤테로 접합으로 이루어지는 군으로부터 선택된 적어도 하나의 헤테로 접합을 형성할 수도 있다.
캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246)은, 제2 반도체 (244)에 캐리어를 공급하기 위한 층이다. 캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246)이 제2 반도체 (244)의 양쪽 사이드에 배치되어, 더블 헤테로 접합이 형성됨으로써, 제2 반도체 (244)에 공급하는 캐리어의 농도를 높일 수 있다. 캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법은, 예를 들면 MOCVD법, MBE법 등이다. 캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246)의 재료는, 예를 들면 GaAs, AlGaAs 또는 InGaP이다.
배리어 형성 반도체 (248)은, 배리어 형성 반도체 (248)에 형성되는 금속 전극 사이에 쇼트키 접합을 형성한다. 배리어 형성 반도체 (248)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법은, 예를 들면 MOCVD법, MBE법이다. 배리어 형성 반도체 (248)의 재료는, 예를 들면 AlGaAs다.
콘택트층 (249)는, 콘택트층 (249)에 형성되는 금속 전극 사이에 오믹 접합을 형성한다. 콘택트층 (249)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 콘택트층 (249)의 재료는, 예를 들면 GaAs다.
버퍼층 (250)은, 상층에 형성되는 제3 반도체와 하층에 형성되는 반도체를 분리하고, 서로의 상호 영향을 방지한다. 버퍼층 (250)은, 예를 들면 에피택셜 성장법에 의해 형성된다. 버퍼층 (250)의 재료는, 예를 들면 GaAs 또는 InGaP이다.
콜렉터층 (262)는, 반도체 기판 (100)에서의 콜렉터층 (162)에 대응한다. 베이스층 (264)는, 베이스층 (164)에 대응한다. 또한, 에미터층 (266)은, 에미터층 (166)에 대응한다. 콜렉터층 (262), 베이스층 (264) 및 에미터층 (266)은, 각각 바이폴라 트랜지스터의 콜렉터, 베이스 및 에미터로서 기능하는 반도체층이다. 이하, 콜렉터층 (262), 베이스층 (264) 및 에미터층 (266)에 관한 설명을 생략한다.
밸러스트 저항층 (268)은, 바이폴라 트랜지스터에 과잉한 전류가 흐르는 것을 억제하는 목적으로, 에미터 근방에 설치된 고저항층이다. 반도체 기판 (200)이 밸러스트 저항층 (268)을 가지면, 반도체 기판 (200)에 형성된 트랜지스터의 에미터 저항이, 과대한 에미터 전류를 방지할 수 있는 크기가 되므로, 반도체 기판 (200)에 형성되는 트랜지스터의 열폭주의 발생이 방지된다.
콘택트층 (269)는, 콘택트층 (269)에 형성되는 금속 전극 사이에 오믹 접합을 형성한다. 콘택트층 (269)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 콘택트층 (269)의 재료는, 예를 들면 InGaAs다.
도 3은, 반도체 기판의 제조 방법의 일례를 나타내는 플로우 차트를 나타낸다. 이하, 반도체 기판 (200)의 예로, MOCVD법을 이용하여 반도체 기판 제조하는 방법에 대하여 설명한다. 본 실시 형태의 반도체 기판 제조 방법은, 제1 반도체 (210)을 설치한 후에 가스를 도입하는 단계 (S310), 제1 반도체 (210)을 가열하는 단계 (S320), 캐리어 트랩층 (232)를 형성하는 단계 (S332), 공핍화 반도체를 형성하는 단계 (S334), 제2 반도체 (244)를 성장시키는 단계 (S340), 제3 반도체 (260)을 형성하는 단계 (S350) 및 반도체 기판 (200)을 취출하는 단계 (S360)을 구비한다.
도 4에 도시한 바와 같이, 제3 반도체를 형성하는 단계 (S350)은, 추가로 콜렉터층을 형성하는 단계 (S352), 베이스층을 형성하는 단계 (S354), 에미터층을 형성하는 단계 (S356), 밸러스트 저항층을 형성하는 단계 (S358) 및 콘택트층을 형성하는 단계 (S359)를 갖는다.
도 3에 도시하는 제조 방법에서 반도체 기판 (200)을 반복하여 제조하는 경우, 선행의 반도체 기판 (200)의 제조 공정에 의해, 반응 용기 내에 다량의 불순물 원자가 잔류하는 경우가 있다. 예를 들면, 반도체 기판 (200)은, 제1 반도체 (210) 위에 순차적으로 버퍼층 (220), 캐리어 트랩층 (232), 공핍화 반도체 (234), 캐리어 공급 반도체 (242), 제2 반도체 (244), 캐리어 공급 반도체 (246), 배리어 형성 반도체 (248), 콘택트층 (249), 버퍼층 (250) 및 제3 반도체 (260)을 에피택셜 성장시켜 형성된다. 제3 반도체 (260)이 NPN형의 접합 구조를 형성하는 반도체인 경우, N형 에미터층 (266) 또는 콘택트층 (269)에는 다량의 도너 불순물 원자가 첨가된다. 따라서, 에미터층 (266) 또는 콘택트층 (269)를 형성한 후, 반응 용기 내에 다량의 도너 불순물 원자(제1 불순물 원자)가 잔류한다.
예를 들면, 도너 불순물 원자의 원소가 Si일 경우에는, 반응 용기 내에 다량의 Si가 잔류한다. 잔류 Si는, 후속의 반도체 기판의 제조 과정에서 악영향을 미치는 경우가 있다. 예를 들면, 후속 공정에서, 제1 반도체 (210)을 반응 용기 내에 설치했을 때, 반응 용기 내의 잔류 Si가 제1 반도체 (210)의 표면에 부착되는 경우가 있다.
부착된 Si가, 제1 반도체 (210)과 그 위에 형성되는 반도체층에 확산되면, 도너로서 작용한다. 그 결과, 반도체 기판 (200) 내에서 절연 불량이 발생하고, 제2 반도체 (244) 등에 의해 형성되는 HEMT의 디바이스 특성이 저하된다. 또한, 반도체 기판 (200)에 복수의 소자를 형성하는 경우, 인접하는 소자 사이에서도 상기 도너에 의한 절연 불량이 발생하고, 소자 분리성이 열화된다. 본 실시 형태의 제조 방법은, 다음과 같은 공정에 의해, 반응 용기 내에 잔류한 제1 불순물 원자인 Si의 악영향을 방지할 수 있다.
제1 반도체를 설치하여 가스를 도입하는 단계 (S310)에서, 제1 반도체 (210)을 설치한 후, 반응 용기의 내부에 가스를 도입한다. 예를 들면, 제1 반도체로서 GaAs 기판을 반응 용기의 내부에 설치한다. 가스는, 예를 들면 아르신(AsH3), 수소 및 P형의 전도형을 나타내는 불순물 원자를 포함하는 가스("P형 도핑 가스"라 칭함)를 포함한다. P형 도핑 가스는, 할로겐화 탄화수소 가스를 포함할 수도 있다. 할로겐화 탄화수소 가스는, 예를 들면 CHnX(4-n)(단, X는 Cl, Br 및 I로 이루어지는 군으로부터 선택되는 할로겐 원자이고, n은 0≤n≤3의 조건을 만족하는 정수이고, 0≤n≤2의 경우, 복수의 X는 서로 동일한 원자일 수도 상이한 원자일 수도 있음)이다. P형 도핑 가스는, 예를 들면 CCl3Br이다.
P형 도핑 가스는, 베이스층 (264)의 제조에 사용하는 도펀트와 동일한 가스일 수도 있다. 베이스층 (264)의 도펀트와 동일한 가스를 사용함으로써, 가열용 P형 도핑 가스를 공급하는 전용 공급 라인을 생략할 수 있다. 또한, (S310)에서 도입하는 가스는 1 ppb 이하의 GeH4를 포함하는 아르신 원료 가스를 포함할 수도 있다.
제1 반도체 (210)을 설치한 후, 가스를 도입하기 전에, 반응 용기 내부를 진공화할 수도 있다. 제1 반도체 (210)을 설치한 후에, 질소 가스, 수소 가스 또는 불활성 가스 등에 의해 반응 용기 내부를 퍼지할 수도 있다. 상술한 가스는, 다음 가열하는 단계 (S320) 전에 도입할 수도 있다. 또한, 해당 가스를 가열의 각 스텝의 도중에 도입하거나, 교체할 수도 있다. 해당 가스를, 가열 단계에 따라 1종만 단독으로 도입할 수도 있고, 복수종을 동시에 도입할 수 있다. P형 도핑 가스를 단독으로 도입할 수도 있고, P형 도핑 가스 및 수소를 동시에 도입할 수도 있다.
제1 반도체를 가열하는 단계 (S320)에서, 도입한 가스의 분위기 중에서, 제1 반도체 (210)을 가열한다. 가열 온도는, 예를 들면 400 ℃ 내지 800 ℃ 중 어느 하나의 온도이다. 반응 용기 내 압력은, 예를 들면 5 Torr부터 대기압까지 중 어느 하나의 압력이다. 가열 시간은, 예를 들면 5 초 내지 50 분까지이다. 반도체 기판 (200)을 제조하는 장치, 반응 용기의 용량, 반응 용기 내 불순물 원자의 잔류량 등에 의해, 상기한 파라미터의 값을 변경할 수 있다. 상기 가열 조건을, 전자 밀도와 정공 밀도와의 차를 나타내는 유효 캐리어 밀도가 제1 반도체 (210)의 적어도 표면에서 감소하도록 설정할 수도 있다.
예를 들면, 반응 용기 내부에 N형의 전도형을 나타내는 불순물 원자로서, Si가 잔류하고 있을 때는, 상술한 가스 도입 단계 (S310)에서, 아르신, 수소 및 CCl3Br을 도입하여, 온도가 500 ℃ 내지 800 ℃, 반응 용기 내 압력이 5 Torr부터 대기압, 시간이 10 초 내지 15 분의 조건하에서 제1 반도체 (210)을 가열한다. 이 가열에 의해, CCl3Br 중에 존재하는 C가 제1 반도체 (210) 표면에 존재하는 Si의 도너 효과를 보상한다. 그 결과, 제1 반도체 (210) 표면에 존재한 Si 등의 불순물 원자의 영향이 억제되므로, 제1 반도체 (210)과 그 위에 에피택셜 성장하는 반도체 사이에서 절연 불량이 발생하는 것을 방지할 수 있다.
캐리어 트랩층을 형성하는 단계 (S332)에서는, 가열한 제1 반도체 (210) 위에 버퍼층 (220)을 형성하여, 버퍼층 (220) 위에 캐리어 트랩층 (232)를 형성한다. 버퍼층 (220)으로서, 예를 들면 P형 GaAs층을 에피택셜 성장시킬 수 있다.
캐리어 트랩층 (232)로서, 예를 들면 산소 원자를 포함하는 AlxGa1 - xAs(0≤x≤1) 또는 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)를 에피택셜 성장시킬 수 있다. 해당 산소 원자의 농도는 1×1018 [cm-3] 이상, 1×1020 [cm-3] 이하일 수 있다.
첨가된 산소 원자는, 해당 반도체에 깊은 트랩 준위를 형성한다. 해당 깊은 트랩 준위에 의해, 캐리어 트랩층 (232)를 통과하는 캐리어가 포획되므로, 캐리어 트랩층 (232)의 상하에 있는 제2 반도체 (244)와 제1 반도체 (210) 사이의 누설 전류를 방지할 수 있다.
공핍화 반도체를 형성하는 단계 (S334)에서, 공핍화 반도체 (234)가 갖는 공핍화 반도체 (236) 및 공핍화 반도체 (238)을 순차 에피택셜 성장시킨다. 공핍화 반도체 (236) 및 공핍화 반도체 (238)은, 예를 들면 3-5족 화합물 반도체이다. 공핍화 반도체 (236) 및 공핍화 반도체 (238)은, AlxGa1 - xAs(0≤x≤1)와 AlyGa1 -yAs(0≤y≤1, x<y)와의 헤테로 접합, AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)와 AlrInsGa1 -r-sP(0≤r≤1, 0≤s≤1, p<r)와의 헤테로 접합 및 AlxGa1 - xAs(0≤x≤1)와 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)와의 헤테로 접합으로 이루어지는 군으로부터 선택된 적어도 하나의 헤테로 접합을 형성할 수도 있다. 이 헤테로 접합이 에너지 배리어를 형성하여, 상층에 형성하는 반도체로부터 제1 반도체 (210)에의 누설 전류를 방지한다.
MOCVD법에 의한 에피택셜 성장에서, 3족 원소 원료로서, 각 금속 원자에 탄소수가 1 내지 3의 알킬기 또는 수소가 결합한 트리알킬화물, 또는 3 수소화물을 사용할 수 있다. 예를 들면, 트리메틸갈륨(TMG), 트리메틸인듐(TMI), 트리메틸알루미늄(TMA) 등을 사용할 수 있다. 5족 원소 원료 가스로서, 아르신(AsH3) 또는 아르신이 포함하는 적어도 하나의 수소 원자를 탄소수가 1 내지 4의 알킬기로 치환한 알킬아르신, 포스핀(PH3) 등을 사용할 수 있다. N형 반도체를 부여하는 화합물로서, 실란 또는 디실란을 사용할 수 있다. 공핍화 반도체 (234)의 억셉터의 농도는, 3족 원소 원료에 대한 5족 원소 원료의 몰 공급비를 조정함으로써 제어할 수 있다.
MOCVD법에 의해, 3-5족 반도체를 에피택셜 성장시키는 과정에서는, 화학 반응에 의해 유기 금속으로부터 메탄이 발생한다. 메탄의 일부가 분해되어 탄소가 생성된다. 탄소는 4족 원소로, 3-5족 반도체의 3족 원소 위치에도 5족 원소 위치에도 포함될 수 있다.
탄소가 3족 원소 위치에 포함된 경우에는 도너로서 작용하여, N형의 에피택셜층이 얻어진다. 탄소가 5족 원소 위치에 포함된 경우에는 억셉터로서 작용하여, P형의 에피택셜층이 얻어진다. 즉, 탄소의 작용에 의해, 에피택셜층은 P형 또는 N형이 된다. 탄소의 혼입량에 의해, 3-5족 반도체 내의 억셉터 농도 또는 도너 농도가 변화한다.
3-5족 반도체의 에피택셜층에 동일한 4족의 원소인 Si 또는 Ge가 혼입된 경우에도, 동일한 경향의 결과가 얻어진다. 따라서, 원료 가스의 분압을 제어하는 것 또는 4족 불순물 원자를 첨가함으로써, 성장하는 에피택셜층의 억셉터 농도를 제어할 수 있다.
따라서, 3족 원소 원료에 대한 5족 원소 원료의 몰 공급비를 조정함으로써 분압을 조정하여, 공핍화 반도체 (234)의 억셉터의 농도를 제어할 수 있다. 본 실시 형태에서 사용하는 가스는, 1 ppb 이하의 GeH4를 포함하는 아르신 원료 가스를 포함한다. 즉, 5족 원료로서 공급되는 아르신을 포함하는 가스에는, 잔류 4족 불순물 원자를 실질적으로 포함하지 않는다. 따라서, 원료 가스의 몰 공급비를 조정함으로써, 정확하게 억셉터의 농도를 제어할 수 있다. 구체적으로는, 3족 원소 원료에 대한 5족 원소 원료의 몰 공급비를 감소시킴으로써, 억셉터 농도를 증가시킬 수 있고, 몰 공급비를 증가시킴으로써, 억셉터 농도를 감소시킬 수 있다.
또한, 억셉터 농도 또는 도너 농도가 3×1018 cm-3 이상인 경우에는, 홀 측정법에 의해 억셉터 농도 또는 도너 농도를 측정하는 것이, 측정 정밀도의 측면에서 바람직하다. 또한, 억셉터 농도 또는 도너 농도가 3×1018 미만인 경우에는, 용량 전압(CV)법에 의해 억셉터 농도 또는 도너 농도를 측정하는 것이 정밀도의 측면에서 바람직하다.
에피택셜 성장 조건은, 일례로서, 반응로 내 압력 0.1 atm, 성장 온도 650 ℃, 성장 속도 1 내지 3 ㎛/시간이다. 원료의 캐리어 가스로서, 예를 들면 고순도 수소를 사용할 수 있다. 후술하는 캐리어 공급 반도체 (242), 제2 반도체 (244), 캐리어 공급 반도체 (246), 배리어 형성 반도체 (248), 콘택트층 (249), 버퍼층 (250) 및 제3 반도체 260 ℃, 적절하게 원료 가스, 로 내 압력, 성장 온도, 성장 시간 등의 파라미터를 조정함으로써, 에피택셜 성장시킬 수 있다.
제2 반도체를 성장시키는 단계 (S340)에서, 공핍화 반도체 (234) 상에 제2 반도체 (244)를 비롯해, 캐리어 공급 반도체 (242), 캐리어 공급 반도체 (246), 배리어 형성 반도체 (248), 콘택트층 (249) 및 버퍼층 (250)을 에피택셜 성장시킨다. 이들의 반도체에는, N형 반도체를 가질 수도 있고, 해당 N형 반도체의 형성에 사용하는 화합물은, 예를 들면 실란 또는 디실란을 포함한다.
각 반도체는 상술한 원료를 사용하여, 적절하게 원료 가스, 로 내 압력, 성장 온도, 성장 시간 등의 파라미터를 조정하여 형성된다. 예를 들면, 제1 반도체 (210)이 GaAs 기판인 경우, N형 AlGaAs의 캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246), i형 InGaAs의 제2 반도체 (244), AlGaAs의 배리어 형성 반도체 (248), GaAs의 콘택트층 (249) 및 GaAs의 버퍼층 (250)을 형성할 수 있다.
제3 반도체를 성장시키는 단계 (S350)에서, 버퍼층 (250) 상에 제3 반도체 (260)을 형성한다. 제3 반도체 (260)에 포함되는 N형 반도체의 형성에 사용하는 화합물은, 예를 들면 실란 또는 디실란이다. 도 4에 도시한 바와 같이, 제3 반도체를 형성하는 단계 (S350)은, 추가로 콜렉터층을 형성하는 단계 (S352), 베이스층을 형성하는 단계 (S354), 에미터층을 형성하는 단계 (S356), 밸러스트 저항층을 형성하는 단계 (S358) 및 콘택트층을 형성하는 단계 (S359)를 포함한다.
콜렉터층을 형성하는 단계 (S352)에서, 버퍼층 (250) 상에 제3 반도체 (260)에 포함되는 콜렉터층 (262)를 에피택셜 성장시킨다. 콜렉터층 (262)는, 바이폴라 트랜지스터의 콜렉터로서 기능하는 반도체층이다. 최종적으로 형성하는 바이폴라 트랜지스터의 전도형이 NPN형인지 PNP형인지에 따라, 콜렉터층 (262)에 억셉터 불순물 원자 또는 도너 불순물 원자를 첨가한다. 억셉터 불순물 원자는, 예를 들면 탄소이며, 도너 불순물 원자는, 예를 들면 Si 또는 Ge이다.
베이스층을 형성하는 단계 (S354)에서, 콜렉터층 (262) 상에 제3 반도체 (260)에 포함되는 베이스층 (264)를 에피택셜 성장시킨다. 베이스층 (264)는, 바이폴라 트랜지스터의 베이스로서 기능하는 반도체층이다. 최종적으로 형성하는 바이폴라 트랜지스터의 전도형이 NPN형인지 PNP형인지에 따라, 베이스층 (264)에 억셉터 불순물 원자 또는 도너 불순물 원자를 첨가한다. 억셉터 불순물 원자는, 예를 들면 탄소이며, 도너 불순물 원자는, 예를 들면 Si 또는 Ge이다.
에미터층을 형성하는 단계 (S356)에서, 베이스층 (264) 상에 제3 반도체 (260)에 포함되는 에미터층 (266)을 에피택셜 성장시킨다. 에미터층 (266)은, 바이폴라 트랜지스터의 에미터로서 기능하는 반도체층이다. 최종적으로 형성하는 바이폴라 트랜지스터의 전도형이 NPN형인지 PNP형인지에 따라, 에미터층 (266)에 억셉터 불순물 원자 또는 도너 불순물 원자를 첨가한다. 억셉터 불순물 원자는, 예를 들면 탄소이며, 도너 불순물 원자는, 예를 들면 Si 또는 Ge이다.
밸러스트 저항층을 형성하는 단계 (S358)에서, 에미터층 (266) 위에 밸러스트 저항층 (268)을 형성한다. 밸러스트 저항층 (268)은, 바이폴라 트랜지스터의 에미터 밸러스트로서 기능하는 저항층이다. 콘택트층을 형성하는 단계 (S359)에서, 밸러스트 저항층 (268) 위에 콘택트층 (269)가 형성된다. 콘택트층 (269)는, 고농도로 도핑된 규소를 포함할 수도 있다. 고농도로 도핑된 규소의 농도는, 예를 들면 1×1018 [cm-3] 이상 1×1020 [cm-3] 이하이다.
반도체 기판 (200)을 취출하는 단계 (S360)에서, 상술한 처리에 의해 형성된 반도체 기판 (200)을 반응 용기로부터 취출한다. 반도체 기판 (200)에 캐리어 트랩층 (232)가 형성되므로, 반응 용기의 내부의 불순물 원자의 영향을 경감시키는 것을 목적으로 하여 실행되는 공정을 거치지 않고, 다음 처리해야 하는 제1 반도체 (210)을 반응 용기에 설치하여, 가스를 도입하는 단계 (310)으로부터 반도체 기판 제조 공정을 반복할 수 있다.
본 실시 형태의 제조 방법은 제1 반도체를 설치하고, 가스를 도입하는 단계 (S310) 및 제1 반도체를 가열하는 단계 (S320)을 갖는다. 따라서, 반응 용기 내에 선행 제조 공정에 의해 사용된 다량의 불순물 Si가 잔류하고, 설치한 제1 반도체 (210)을 오염시킨 경우에도, CCl3Br 중에 존재하는 C가, 제1 반도체 (210) 표면에 잔류한 Si의 도너 효과를 보상한다. 그 결과, 제1 반도체 (210) 표면에 존재한 Si 등의 불순물 원자의 영향을 억제할 수 있다. 불순물 원자의 영향을 억제할 수 있으므로, 제1 반도체 (210)과 그 위에 에피택셜 성장하는 반도체 사이의 절연 불량을 방지할 수 있다.
또한, 본 실시 형태는, 캐리어 트랩층을 형성하는 단계 (S332)에서, 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층 (232)를 형성함으로써, 추가로 누설 전류를 억제하고, 절연 불량을 방지할 수 있다. 또한, 공핍화 반도체를 형성하는 단계 (S334)에서, 헤테로 접합을 형성하는 복수의 P형 반도체를 포함하는 공핍화 반도체 (234)를 형성함으로써, 추가로 누설 전류를 억제하고, 절연 불량을 방지할 수 있다. 따라서, 제2 반도체 (244) 등에 의해 형성되는 HEMT와 제3 반도체 (260)에 형성되는 HBT 사이의 소자 분리를 확보할 수 있다.
반도체 기판 (200)이 캐리어 트랩층 (232)를 가지므로, 완성된 반도체 기판 (200)을 취출하는 단계 (S360) 후, 반응 용기 내부의 제1 불순물 원자인 Si의 영향을 경감시키는 것을 목적으로 하여 실행되는 공정을 거치지 않고, 다음 처리해야 하는 제1 반도체 (210)을 반응 용기에 설치하고, 상기 가스를 상기 반응 용기의 내부에 도입하는 단계 (S310)으로부터 반도체 기판 제조 공정을 반복할 수 있다. 그 결과, 동일한 반응 용기 내에서 HEMT용 반도체층과 HBT용 반도체층을 형성하여도, 후속 공정이 선행 공정의 영향을 받지 않고, 동일한 기판 상에 HEMT 및 HBT를 모놀리식으로 제조하는 데에 적합한 반도체 기판 (200)을 제조할 수 있을 뿐 아니라, 제조 효율을 크게 향상시킬 수 있다.
도 5는, 전자 디바이스 (600)의 단면의 일례를 개략적으로 나타낸다. 전자 디바이스 (600)은, 제1 반도체 (210), 버퍼층 (220), 캐리어 트랩층 (232), 공핍화 반도체 (234), 캐리어 공급 반도체 (242), 제2 반도체 (244), 캐리어 공급 반도체 (246), 배리어 형성 반도체 (248), 콘택트층 (249), 버퍼층 (250), HBT (670) 및 HEMT (680)을 구비한다. 전자 디바이스 (600)은, 반도체 기판 (200)을 사용하여 HBT (670)과 HEMT (680)을 구성한 전자 디바이스의 일례이다. 따라서, 반도체 기판 (200)과 공통되는 부분에 대하여, 설명을 생략한다.
HBT (670)은 베이스 전극 (672), 에미터 전극 (674) 및 콜렉터 전극 (676)을 갖는다. 에미터 전극 (674)는, 콘택트층 (269)를 통하여 에미터층 (266) 상에 형성된다. 베이스 전극 (672)는, 베이스층 (264) 상에 형성된다. 콜렉터 전극 (676)은, 콜렉터층 (262) 상에 형성된다.
HEMT (680)은, 드레인 전극 (682), 게이트 전극 (684) 및 소스 전극 (686)을 갖는다. 게이트 전극 (684)는, 배리어 형성 반도체 (248)을 통하여 캐리어 공급 반도체 (246)과 쇼트키 접합을 형성한다. 드레인 전극 (682) 및 소스 전극 (686)은, 콘택트층 (249)와 오믹 접합을 형성한다.
본 실시 형태에서, 단일의 반도체 기판 (200) 위에 HBT (670)과 HEMT (680)을 형성한다. 반도체 기판 (200)은 캐리어 트랩층 (232)를 가지므로, 제1 반도체 (210)과 제2 반도체 (244) 사이의 절연성이 높고, 누설 전류를 방지할 수 있다. 또한, 상술한 반도체 기판 (200)의 제조 방법, 특히 해당 제조 방법에서의 가열 단계 (S320)의 가열에 의해, 제1 반도체 (210)의 표면에 부착된 불순물 원자의 악영향을 억제할 수 있으므로, 누설 전류를 방지하여, HBT (670) 및 HEMT (680)을 전기적으로 분리할 수 있다.
(실험예 1)
도 2에 도시하는 반도체 기판 (200)에서의 콘택트층 (249)로부터 콘택트층 (269)까지의 반도체층을 제외한 각 반도체층을 갖는 반도체 기판을 실험예 1로서 제작하였다. 제1 반도체 (210)으로서, GaAs 단결정 기판을 사용하였다. 버퍼층 (220)으로서 I형 GaAs를 형성하고, 캐리어 트랩층 (232)로서 산소를 도핑한 I형 AlGaAs를 형성하였다.
공핍화 반도체 (234)로서, 3족 원료에 대한 5족 원료의 몰 공급비를 조정함으로써 저농도의 P형이 되도록 한 GaAs 및 AlGaAs를 교대로 5그룹만 적층한 반도체층을 형성하였다. 캐리어 공급 반도체 (242) 및 캐리어 공급 반도체 (246)으로서 N형 AlGaAs를 형성하고, 캐리어 이동층 (244)로서 I형 InGaAs를 형성하고, 배리어 형성 반도체 (248)로서 I형 AlGaAs를 형성하였다.
버퍼용 반도체 (220)부터 배리어 형성 반도체 (248)까지의 각 반도체층은, MOCVD법을 사용하여 순서대로 제1 반도체 (210) 상에 형성하였다. 3족 원소 원료로서 TMG(트리메틸갈륨(Ga(CH3)3)), TMA(트리메틸알루미늄(Al(CH3)3)) 및 TMI(트리메틸인듐(In(CH3)3))을 사용하였다. 5족 원소 원료 가스로서 아르신(AsH3) 및 포스핀(PH3)을 사용하였다. N형 불순물 원소로서 디실란(Si2H6)을 사용하여, 산소의 원료로서 디노르말부틸에테르(CH3(CH2)2CH2OCH2(CH2)2CH3)를 사용하였다. 캐리어 트랩층 (232)의 막 두께를 300 nm, 캐리어 트랩층 (232)의 산소 농도를 1×1019 cm-3, 공핍화 반도체 (234)의 막 두께를 400 nm로 하였다.
(실험예 2)
실험예 2로서, 공핍화 반도체 (234)에 상당하는 반도체층을 캐리어형이 N형인 저농도 불순물층으로 하고, 그 밖의 반도체층에 대해서는 실험예 1과 동일한 것을 제작하였다. 실험예 2에서는 공핍화 반도체 (234)에 상당하는 반도체층이 저농도 N형층이므로, 제작한 반도체 기판은 공핍화 영역을 갖지 않는다.
실험예 1 및 실험예 2에서 얻어진 반도체 기판의 내압을 측정한 결과, 실험예 1에서는 34 V였던 것에 반해, 실험예 2에서는 7 V였다. 실험예 1에서는, 공핍화 반도체 (234)에 의해 공핍화 영역이 형성되고, 내압이 향상되어 있는 것을 알 수 있다. 또한, 이 경우, 내압은 제1 반도체 (210)과 캐리어 공급 반도체 (242) 사이를 흐르는 전류 밀도가 5 mA/㎠가 될 때의 전압에 상당한다.
(실험예 3)
캐리어 트랩층 (232)의 막 두께를, 20 nm, 100 nm 및 150 nm로 변화시키고, 캐리어 트랩층 (232)의 산소 농도를 7×1019 cm-3, 공핍화 반도체 (234)의 막 두께를 300 nm로 한 점을 제외하고, 다른 구성이 실험예 1의 경우와 동일한 반도체 기판을 제작하였다. 얻어진 반도체 기판의 내압을 캐리어 트랩층 (232)의 막 두께와의 관계로서 도 6에 나타내었다. 캐리어 트랩층 (232)의 두께가 두꺼울수록 내압이 높아지는 것을 알 수 있다. 특히 캐리어 트랩층 (232)의 두께가 100 nm 이상에서 현저한 내압의 향상이 관찰되었다.
(실험예 4)
도 2에 도시하는 반도체 기판 (200)을 제작하였다. 제1 반도체 (210)으로서, GaAs 단결정 기판을 사용하였다. 버퍼층 (220)으로서 I형 GaAs를, 캐리어 트랩층 (232)로서 산소를 도핑한 I형 AlGaAs를 제작하였다. 공핍화 반도체 (234)로서, 3족 원료에 대한 5족 원료의 몰 공급비를 조정함으로써 저농도의 P형이 되도록 한 GaAs 및 AlGaAs를 교대로 5그룹만 적층한 반도체층을 제작하였다. 캐리어 공급 반도체 (242) 및 (246)으로서 N형 AlGaAs를, 캐리어 이동층 (244)로서 I형 InGaAs를, 배리어 형성 반도체 (248)로서 I형 AlGaAs를 형성하였다.
콘택트층 (249)로서 불순물 원소를 고농도로 도핑한 N형 GaAs를 형성하였다. 버퍼층 (250)으로서 N형 InGaP를, 콜렉터층 (262)로서 N형 GaAs를, 베이스층 (264)로서 불순물 원소를 고농도로 도핑한 P형 GaAs를, 에미터층 (266)으로서 N형 InGaP를, 밸러스트 저항층 (268)로서 N형 GaAs를, 콘택트층 (269)로서 불순물 원소를 고농도로 도핑한 N형 InGaAs를 형성하였다.
버퍼층 (220)부터 콘택트층 (269)까지의 각 반도체층은, MOCVD법을 사용하여, 순서대로 제1 반도체 (210) 상에 형성하였다. 3족 원소 원료로서 TMG, TMA 및 TMI를, 5족 원소 원료 가스로서 아르신 및 포스핀을 사용하였다. N형 불순물 원소로서 디실란을, P형 불순물 원소 원료로서 BrCCl3을 사용하였다. 산소의 원료로서 디노르말부틸에테르를 사용하였다.
캐리어 트랩층 (232)의 막 두께를 100 nm, 공핍화 반도체 (234)의 막 두께를 440 nm로 하고, 캐리어 트랩층 (232)의 산소 농도를 0.6×1019(cm-3), 1.8×1019(cm-3), 2.4×1019(cm-3) 및 7.9×1019(cm-3)로 한 4개 반도체 기판을 제작하였다. 얻어진 반도체 기판의 내압을 캐리어 트랩층 (232)의 산소 농도와의 관계로서 도 7에 나타내었다. 산소 농도가 높아질수록 내압이 향상되고 있는 것을 알 수 있다. 산소 농도와 내압의 관계는 거의 비례의 관계에 있다.
(실험예 5)
캐리어 트랩층 (232)의 막 두께를 100 nm, 캐리어 트랩층 (232)의 산소 농도를 3×1019 cm-3, 공핍화 반도체 (234)의 막 두께를 950 nm, 400 nm 및 540 nm로 한 3개의 반도체 기판을 제작하였다. 다른 구성은 실험예 4의 경우와 동일하다. 얻어진 반도체 기판의 내압을 공핍화 반도체 (234)의 막 두께와의 관계로서 도 8에 나타내었다. 공핍화 반도체 (234)의 막 두께가 두꺼울수록 내압이 높아지는 것을 알 수 있다.
이상 설명한 실시 형태에서, 발명의 주지를 일탈하지 않는 범위에서 임의의 반도체층을 부가할 수 있다. 예를 들면 도 9에 도시한 바와 같이, 공핍화 반도체 (238)과 제2 반도체 (244) 사이에 공핍화 영역 (239)를 형성할 수 있다. 이에 따라 반도체 기판의 절연성을 의해 높게 할 수 있다.
또한, 도 10에 도시한 바와 같이, HEMT (680)을 형성하는 반도체층과 HBT (670)을 형성하는 반도체층 사이에, 버퍼층 (272), 캐리어 이동층 (274), 배리어 형성 반도체 (276) 및 콘택트층 (278)을 형성할 수 있다. 버퍼층 (272), 캐리어 이동층 (274), 배리어 형성 반도체 (276) 및 콘택트층 (278)에는 제2 HEMT (690)을 형성할 수 있다. 즉 배리어 형성 반도체 (276) 상에 게이트 전극 (694)를, 콘택트층 (278)을 통하여 드레인 전극 (692) 및 소스 전극 (696)을 형성하여 제2 HEMT (690)을 형성할 수 있다. HEMT (680)과 제2 HEMT (690)은 상보형의 FET로 할 수 있고, 해당 반도체 기판을 사용하여, 상보형 FET와 HBT를 갖는 BiFET 반도체를 제작할 수 있다. 또한, HEMT (680)과 제2 HEMT (690)은 HEMT일 필요는 없고, 일반적인 FET일 수도 있다.
100 반도체 기판, 110 제1 반도체, 130 캐리어 트랩층, 144 제2 반도체, 160 제3 반도체, 162 콜렉터층, 164 베이스층, 166 에미터층, 200 반도체 기판, 210 제1 반도체, 220 버퍼층, 232 캐리어 트랩층, 234 공핍화 반도체, 236 공핍화 반도체, 238 공핍화 반도체, 239 공핍화 영역, 242 캐리어 공급 반도체, 244 제2 반도체, 246 캐리어 공급 반도체, 248 배리어 형성 반도체, 249 콘택트층, 250 버퍼층, 260 제3 반도체, 262 콜렉터층, 264 베이스층, 266 에미터층, 268 밸러스트 저항층, 269 콘택트층, 272 버퍼층, 276 배리어 형성 반도체, 278 콘택트층, 600 전자 디바이스, 670 HBT, 672 베이스 전극, 674 에미터 전극, 676 콜렉터 전극, 680 HEMT, 682 드레인 전극, 684 게이트 전극, 686 소스 전극, 690 HEMT, 692 드레인 전극, 694 게이트 전극, 696 소스 전극

Claims (26)

  1. 제1 반도체와,
    상기 제1 반도체 상에 형성된, 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층과,
    상기 캐리어 트랩층 상에 에피택셜 성장되고, 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체와,
    상기 제2 반도체 상에 에피택셜 성장한 N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체, 또는 상기 제2 반도체 상에 에피택셜 성장한 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체를 구비하는 반도체 기판.
  2. 제1항에 있어서, 상기 제1 반도체가 3-5족 화합물 반도체를 포함하는 반도체 기판.
  3. 제1항에 있어서, 상기 캐리어 트랩층과 상기 제2 반도체 사이에, 공핍화 영역을 포함하는 공핍화 반도체를 더 구비하는 반도체 기판.
  4. 제3항에 있어서, 상기 캐리어 트랩층과 상기 제2 반도체 사이에 끼워진 방향에서의 상기 공핍화 반도체의 두께가 0.3 ㎛ 이상 1.5 ㎛ 이하인 반도체 기판.
  5. 제3항에 있어서, 상기 공핍화 반도체가 복수의 3-5족 화합물 반도체를 갖고, 상기 복수의 3-5족 화합물 반도체 중 서로 인접하는 2개의 3-5족 화합물 반도체는 AlxGa1 - xAs(0≤x≤1)와 AlyGa1 -yAs(0≤y≤1, x<y)와의 헤테로 접합, AlpInqGa1-p-qP(0≤p≤1, 0≤q≤1)와 AlrInsGa1 -r-sP(0≤r≤1, 0≤s≤1, p<r)와의 헤테로 접합 및 AlxGa1 - xAs(0≤x≤1)와 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1)와의 헤테로 접합으로 이루어지는 군으로부터 선택된 적어도 하나의 헤테로 접합을 형성하는 반도체 기판.
  6. 제1항에 있어서, 상기 캐리어 트랩층이 붕소 원자 또는 산소 원자를 포함하는 반도체 기판.
  7. 제6항에 있어서, 상기 캐리어 트랩층이 AlxGa1 - xAs(0≤x≤1) 또는 AlpInqGa1 -p- qP(0≤p≤1, 0≤q≤1) 및 산소 원자를 포함하는 반도체 기판.
  8. 제6항에 있어서, 상기 산소 원자의 농도가 1×1018 [cm-3] 이상, 1×1020 [cm-3] 이하인 반도체 기판.
  9. 제1항에 있어서, 상기 제2 반도체 및 상기 제3 반도체 중 적어도 하나의 반도체가 탄소를 갖는 반도체 기판.
  10. 제1항에 있어서, 상기 제2 반도체 및 상기 제3 반도체 중 적어도 하나의 반도체가 규소를 갖는 반도체 기판.
  11. 제1항에 있어서, 상기 제3 반도체가 고농도로 도핑된 규소를 포함하는 반도체 기판.
  12. 제1항에 있어서, 상기 제3 반도체가 상기 N형 반도체/P형 반도체/N형 반도체 또는 상기 P형 반도체/N형 반도체/P형 반도체를 흐르는 전류를 억제하는 저항을 갖는 밸러스트 저항층을 갖는 반도체 기판.
  13. 제1항에 있어서, 상기 제2 반도체와 상기 제3 반도체 사이에, 상기 제2 반도체 내의 캐리어와는 반대의 전도형 캐리어를 갖는 제4 반도체를 더 구비하는 반도체 기판.
  14. 제1항에 있어서, 상기 제1 반도체와 상기 제2 반도체 사이에 끼워진 방향에서의 상기 캐리어 트랩층의 두께가 0.1 ㎛ 이상 1.5 ㎛ 이하인 반도체 기판.
  15. 제1 반도체 상에 전자 포획 중심 또는 정공 포획 중심을 갖는 캐리어 트랩층을 형성하는 단계와,
    상기 캐리어 트랩층 상에 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체를 에피택셜 성장시키는 단계와,
    상기 제2 반도체 상에 N형 반도체, P형 반도체 및 N형 반도체를 이 순서대로 에피택셜 성장시키거나 또는 P형 반도체, N형 반도체 및 P형 반도체를 이 순서대로 에피택셜 성장시킴으로써, N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체 또는 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체를 형성하는 단계를 구비하는 반도체 기판의 제조 방법.
  16. 제15항에 있어서, 상기 캐리어 트랩층을 형성하는 단계 전에,
    반응 용기의 내부에 상기 제1 반도체를 적어도 그의 표면에 갖는 기판을 설치하는 단계와,
    상기 기판을 설치하는 단계 이후에, 상기 반응 용기의 내부에 아르신 및 수소를 포함하는 가스를 도입하는 단계와,
    상기 가스의 분위기 중에서, 상기 제1 반도체를 가열하는 단계를 구비하는 반도체 기판의 제조 방법.
  17. 제16항에 있어서, 상기 가스가 아르신, 수소 및 P형의 전도형을 나타내는 불순물 원자를 구성 요소로서 갖는 단체 또는 화합물을 포함하는 P형 불순물 가스를 포함하는 반도체 기판의 제조 방법.
  18. 제17항에 있어서, 상기 P형 불순물 가스가 할로겐화 탄화수소 가스를 포함하는 반도체 기판의 제조 방법.
  19. 제18항에 있어서, 상기 할로겐화 탄화수소 가스가 CHnX(4-n)(단, X는 Cl, Br 및 I로 이루어지는 군으로부터 선택되는 할로겐 원자이고, n은 0≤n≤3의 조건을 만족하는 정수이고, 0≤n≤2의 경우, 복수의 X는 서로 동일한 원자일 수도 상이한 원자일 수도 있음)인 반도체 기판의 제조 방법.
  20. 제17항에 있어서, 상기 제3 반도체가 바이폴라 트랜지스터의 베이스로서 기능하는 반도체층을 갖고,
    상기 P형 불순물 가스가 상기 베이스로서 기능하는 반도체층의 제조에서 도입되는 도펀트를 포함하는 가스와 동일한 종류의 가스인 반도체 기판의 제조 방법.
  21. 제15항에 있어서, 상기 캐리어 트랩층 상에 3족 원료에 대한 5족 원료의 몰 공급비를 조정함으로써 억셉터의 농도를 제어하여, 공핍화 영역을 포함하는 공핍화 반도체를 형성하는 단계를 더 구비하는 반도체 기판의 제조 방법.
  22. 제16항에 있어서, 상기 가스가 1 ppb 이하의 GeH4를 포함하는 아르신 원료 가스를 포함하는 반도체 기판의 제조 방법.
  23. 제15항에 있어서, 상기 제2 반도체에 캐리어를 공급하기 위한 층을 에피택셜 성장시키는 단계에서, N형의 전도형을 나타내는 불순물 원자를 포함하는 화합물로서 실란 또는 디실란을 도입하여, 상기 캐리어를 공급하기 위한 층을 에피택셜 성장시키고,
    상기 제3 반도체를 형성하는 단계에서, N형의 전도형을 나타내는 불순물 원자를 포함하는 화합물로서 실란 또는 디실란을 도입하여, 상기 제3 반도체에 포함되는 상기 N형 반도체를 에피택셜 성장시키는 반도체 기판의 제조 방법.
  24. 제15항에 있어서, 상기 제2 반도체 상에 상기 제2 반도체 내에서 이동하는 캐리어와는 반대의 전도형 캐리어가 이동하는 채널로서 기능하는 제4 반도체를 에피택셜 성장시키는 단계를 더 구비하는 반도체 기판의 제조 방법.
  25. 제16항에 있어서, 상기 제3 반도체를 형성하는 단계 후, 상기 제2 반도체 및 상기 제3 반도체가 형성된 상기 반도체 기판을 상기 반응 용기로부터 취출하는 단계를 더 구비하고,
    상기 취출하는 단계, 상기 기판을 설치하는 단계, 상기 가스를 도입하는 단계, 상기 가열하는 단계, 상기 캐리어 트랩층을 형성하는 단계, 상기 제2 반도체를 에피택셜 성장하는 단계 및 상기 제3 반도체를 형성하는 단계를 반복하는 반도체 기판의 제조 방법.
  26. 제1 반도체와,
    상기 제1 반도체 상에 형성된 캐리어 트랩층과,
    상기 캐리어 트랩층 상에 에피택셜 성장되고, 자유 전자 또는 자유 정공이 이동하는 채널로서 기능하는 제2 반도체와,
    상기 제2 반도체 상에 에피택셜 성장하여 이루어지는 N형 반도체/P형 반도체/N형 반도체로 표시되는 적층체 또는 상기 제2 반도체 상에 에피택셜 성장하여 이루어지는 P형 반도체/N형 반도체/P형 반도체로 표시되는 적층체를 포함하는 제3 반도체와,
    상기 제2 반도체에 형성된 전계 효과 트랜지스터와,
    상기 제3 반도체에 형성된 헤테로 접합 바이폴라 트랜지스터를 포함하는 전자 디바이스.
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