JP2007194412A - 能動素子およびスイッチ回路装置 - Google Patents

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Abstract

【課題】 ＨＢＴでは、ベース電流を増加させて電流密度の向上を図ると、二次降伏を起し、破壊に至りやすくなる。
【解決手段】 単位ＨＢＴと単位ＦＥＴを分離領域を介して隣接して配置し、単位ＨＢＴのベース電極に単位ＦＥＴのソース電極を接続した単位素子を複数接続して能動素子を構成する。これにより、単位素子に電流が集中した場合であっても二次降伏による破壊が発生しない能動素子を実現できる。また単位ＦＥＴでは耐圧を確保するため埋め込みゲート電極構造を採用するが、埋め込み部をＩｎＧａＰ層に拡散させない構造とすることによりＰｔの異常拡散を防止できる。更に、単位ＨＢＴのエミッタメサ、ベースメサ形成、レッジ形成および単位ＦＥＴのゲートリセスエッチングに選択エッチングを採用でき、再現性が良好となる。
【選択図】 図３

Description

本発明は、ヘテロ接合型バイポーラトランジスタを有する能動素子およびスイッチ回路装置に係り、特に温度補償型の能動素子及びスイッチ回路装置に関する。
ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果、ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れている。
携帯電話等の移動体用通信機器では、高効率、小型の高周波スイッチング素子が不可欠となる。そこで、図２０のごとく、双方向のＨＢＴをスイッチング素子としてスイッチ回路を構成したものが知られている。
図２０は、ＨＢＴをスイッチング素子として使用した、スイッチ回路の一例を示している。図２０（Ａ）が回路図であり図２０（Ｂ）がＨＢＴの構造を示す断面図である。
図２０（Ａ）の如く、この回路はエミッタがアンテナＡＮＴに接続される第１のＨＢＴ３２０と、コレクタがアンテナＡＮＴに接続される第２のＨＢＴ３２１とを具備し、第１のＨＢＴ３２０のコレクタが発信用側回路Ｔｘに接続される。また第２のＨＢＴ３２１のエミッタが受信側回路Ｒｘに接続され、ＨＢＴ３２０、３２１の各ベースが抵抗３２２を介して発信用制御端子ＣｔｒｌＴｘと受信用制御端子ＣｔｒｌＲｘに各々接続される。
図２０（Ｂ）の如く、半絶縁性のＧａＡｓ基板３１０上にｎ型ＧａＡｓサブコレクタ層３１１が形成され、サブコレクタ層３１１上にｎ型ＡｌＧａＡｓコレクタ層３１２、ｐ型ＧａＡｓベース層３１３、ｎ型ＡｌＧａＡｓエミッタ層３１４、ｎ型ＧａＡｓエミッタコンタクト層３１５等がメサ型に積層されて構成されている。
サブコレクタ層３１１の表面には、コレクタ層３１２を挟む位置に、コレクタ電極３１６が配置される。ベース層３１３の表面には、エミッタ層３１４を挟む位置に、ベース電極３１７が配置される。エミッタコンタクト層３１５の上部にはエミッタ電極３１８が配置される。図に示す最小単位のＨＢＴを単位素子３２０’（３２１’）とし、これらを並列に接続することにより、能動素子である第１のＨＢＴ３２０（第２のＨＢＴ３２１）が構成される（例えば特許文献１参照。）。
特開２０００−２６０７８２号公報
ＨＢＴのエミッタ電極３１８、ベース電極３１７、コレクタ電極３１６は櫛歯状に形成される。そして図２０（Ｂ）に示した構造を１つの単位素子とし、複数の単位素子を並列に接続してスイッチング素子などの能動素子が構成される。
ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起こし、破壊に至りやすくなる。
従来ではこのような信頼性上の問題を回避するため、電流密度を十分向上させることができない問題があった。
またこの問題を解決するために一般にはＨＢＴ３２０の櫛歯状の単位素子３２０’にエミッタバラスト抵抗やベースバラスト抵抗を挿入するという対策が必ず取られている。しかしエミッタバラスト抵抗やベースバラスト抵抗を挿入すると、高周波特性がその分劣化してしまうという問題が新たに発生する。
本発明はかかる課題に鑑みてなされ、第１に、少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、前記基板に設けられ、前記半導体層の第１、第２、第３半導体層をそれぞれコレクタ層、ベース層、エミッタ層とし、コレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、前記３半導体層上に設けられた第４半導体層と、該第４半導体層上に設けられ、該第４半導体層とのエッチングの選択比が大きい第５半導体層と、前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、を具備し、複数の前記単位素子を並列に接続し、前記各単位素子の前記第２トランジスタのドレイン電極を電源端子に接続し、前記第２トランジスタの前記ゲート電極に入力される電圧信号により前記各単位素子の前記第１トランジスタのコレクタ−エミッタ間の電流を変化させることにより解決するものである。
第２に、少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、前記基板に設けられ、前記半導体層の第１、第２、第３半導体層をそれぞれコレクタ層、ベース層、エミッタ層としコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、前記３半導体層上に設けられた第４半導体層と、該第４半導体層上に設けられ、該第４半導体層とのエッチングの選択比が大きい第５半導体層と、前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、前記単位素子を並列に接続した複数のスイッチング素子と、前記複数のスイッチング素子のコレクタ電極またはエミッタ電極に共通で接続する第１ＲＦポートと、前記複数のスイッチング素子のエミッタ電極またはコレクタ電極にそれぞれ接続する複数の第２ＲＦポートと、前記複数のスイッチング素子のドレイン電極にそれぞれ接続する電源端子と、を具備し、前記第２トランジスタのゲート電極にそれぞれ制御信号を印加し前記第２トランジスタの導通により供給される電流によって前記第１トランジスタを駆動し、前記第１および第２ＲＦポート間に信号経路を形成することにより解決するものである。
本実施形態によれば、ＨＢＴとＦＥＴを分離領域を介して隣接して配置し、ＨＢＴのベース電極にＭＥＳＦＥＴのソース電極を接続した単位素子を複数接続してスイッチング素子を構成し、スイッチ回路装置を実現する。つまり、単位素子は櫛歯状のＨＢＴのベース電極毎にＭＥＳＦＥＴが接続し、且つＨＢＴとＭＥＳＦＥＴが分離領域を介して隣り合って配置されている。そして、スイッチング素子は、ＭＥＳＦＥＴのドレイン電極を電源端子ＶＤＤに接続し、ＭＥＳＦＥＴのゲート電極に入力された電圧信号により、ＨＢＴのコレクタ−エミッタ間電流を変化させる。ＨＢＴとＭＥＳＦＥＴの距離が近接しているため、ＨＢＴの動作による発熱はＭＥＳＦＥＴに伝達する。しかし、ＭＥＳＦＥＴのドレイン電流は負の温度係数を持つため、本実施形態のＨＢＴのベース電流も負の温度係数を持つ。つまり、本実施形態ではＨＢＴの発熱は、ＨＢＴのコレクタ電流を減少させる。
従って、このような単位素子を並列に複数接続したスイッチング素子において、単位素子毎に動作電流が不均一となっても、１つの単位素子に電流が集中することはなく二次降伏による破壊は発生しない。つまり、従来のＨＢＴに比べて大幅に電流密度を向上させて動作させることができる。
また単位ＦＥＴでは耐圧を確保するため埋め込みゲート電極構造を採用するが、埋め込み部をＩｎＧａＰ層に拡散させない構造とすることによりＰｔの異常拡散を防止できる。更に、単位ＨＢＴのエミッタメサ、ベースメサ形成、レッジ形成および単位ＦＥＴのゲートリセスエッチングに選択エッチングを採用でき、再現性が良好となる。
以下に図１から図１９を用いて、本発明の実施の形態を詳細に説明する。
まず、図１から図７を参照し、本発明の第１の実施形態として能動素子の回路図を示す。図１（Ａ）は能動素子の回路図であり、図１（Ｂ）は能動素子を構成する単位素子の回路図である。
図１（Ａ）の如く、能動素子２００は、複数の単位素子１００（破線）を並列に接続したものである。単位素子１００は、第１トランジスタ１０１と、第２トランジスタ１０２を有する。
第１トランジスタ１０１は、化合物半導体基板にコレクタ層、ベース層、エミッタ層となる半導体層を積層して少なくとも１つのヘテロ接合を形成し、各半導体層にそれぞれ接続するコレクタ電極、ベース電極、エミッタ電極を有するＨＢＴである。ＨＢＴはメサ構造を有しており、本実施形態では最小単位のメサ構造で構成される第１トランジスタを以下単位ＨＢＴ１０１と称する。
第２トランジスタ１０２は、単位ＨＢＴ１０１と同じ基板に設けられ、２つの半導体層をチャネル層とし、ゲート電極、ソース電極、ドレイン電極を有するＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ ＴｒａｎｓｉｓｔｏｒＦＥＴ）である。本実施形態では各電極の最小単位で構成される第２トランジスタ１０２を以下単位ＦＥＴ１０２と称する。単位ＦＥＴ１０２は単位ＨＢＴ１０１にベース電流を供給するための駆動トランジスタである。
１組の単位ＨＢＴ１０１と単位ＦＥＴ１０２は、後述の分離領域を介して隣接して配置されており、単位ＨＢＴ１０１のベースと単位ＦＥＴ１０２のソースが接続して１つの単位素子１００（破線）を構成している。
複数の単位素子１００は、並列に接続され、能動素子２００を構成する。具体的には、１つの単位素子１００は、単位ＨＢＴ１０１のエミッタ、コレクタ、および単位ＦＥＴ１０２のドレイン、ゲートを、他の単位素子１００の、エミッタ、コレクタ、ドレイン、ゲートとそれぞれ共通接続する。
各単位素子１００は、単位ＦＥＴ１０２のドレインが電源端子ＶＤＤに接続する。そして単位ＦＥＴ１０２のゲートに印加された電圧信号により、単位ＨＢＴ１０１のコレクタ−エミッタ間の電流を変化させる。
図１（Ｂ）を参照して、単位素子１００の単位ＨＢＴ１０１と単位ＦＥＴ１０２は分離領域を介して隣接して配置されており（後述）、単位ＨＢＴ１０１のベースと単位ＦＥＴ１０２のソースが接続している。単位素子１００は並列接続されているが、１つの単位素子１００のベースおよびソースは、他の単位素子１００のベースおよびソースとは共通接続しない。
図２は、能動素子２００の平面図を示す。
このように、単位ＨＢＴ１０１は平面図において例えば櫛歯状にパターンニングされる。そして、各単位ＨＢＴ１０１に単位ＦＥＴ１０２が接続する。すなわち、本実施形態の単位素子１００は櫛歯状に形成され、各櫛歯をそれぞれ並列に接続して能動素子２００が構成される。
化合物半導体基板上に複数の半導体層を積層し、単位ＨＢＴ１０１および単位ＦＥＴ１０２を形成する。
単位ＨＢＴ１０１は、後述するが、所望のパターンで各半導体層をメサエッチングし、エミッタ層、ベース層となる各半導体層をメサ状に形成する。
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、エミッタ層、サブコレクタ層とそれぞれ接続する１層目のエミッタ電極９、コレクタ電極７が設けられ、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）によりベース層と接続するベース電極８が形成される。エミッタ電極９、およびコレクタ電極７は櫛歯状に設けられる。ベース電極８は、エミッタ電極９を中央としてその周囲にハッチングの如く配置される。そして、ベース電極８の外側のサブコレクタ層上にベース電極８を挟む２本のコレクタ電極７が配置される。
１層目のエミッタ電極９、コレクタ電極７の上にはそれらと重畳する配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のエミッタ電極１５、コレクタ電極１３が設けられる。２層目のエミッタ電極１５は１層目と同様の櫛歯状である。２層目のコレクタ電極１３はコレクタ配線１３０と連続する。ベース電極８は、オーミック金属層のみで１層構造である。また２層目のエミッタ電極１５上には、金メッキ層によりエミッタ配線１５０が設けられる。
単位ＦＥＴ１０２は、後述するが、単位ＨＢＴ１０１と同じ基板および半導体層上に設けられる。所望のパターンで半導体層をメサエッチングし、コンタクト層およびチャネル層となる各半導体層をメサ状に形成する。
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、各コンタクト層とそれぞれコンタクトする１層目のドレイン電極１０、ソース電極１１が設けられる。ドレイン電極１０およびソース電極１１間のチャネル層表面には、ゲート金属層（Ｐｔ／Ｍｏ）によりゲート電極１２が設けられる。ゲート電極１２は、島状のソース電極１１、ドレイン電極１０の間で、櫛歯状の単位ＨＢＴ１０１の各電極の延在方向と直交する方向に延在する。
ドレイン電極１０、ソース電極１１、ゲート電極１２が配置される単位ＦＥＴ１０２の動作領域は、半導体層を分離領域２０で分離した伝導領域２３上に形成する。分離領域２０はＢ＋等のイオン注入による絶縁化領域であるので、本実施形態では分離領域２０以外の領域、すなわち二点鎖線で囲んだ領域は伝導領域２３となる。伝導領域２３は、例えばｎ型不純物を含んだ領域である。
１層目のドレイン電極１０の上には、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のドレイン電極１６が設けられる。また２層目のドレイン電極１６上には、金メッキ層によりドレイン配線１６０が設けられる。
ゲート電極１２は動作領域外に延在し、配線金属層によるゲート配線１２０と接続する。ゲート配線１２０はゲート電極１２同士を配線し、電圧信号が入力される端子に接続する。ゲート配線１２０の周囲にも分離領域２０を配置する。
１層目のソース電極１１上には配線金属層による接続配線１７が設けられる。接続配線１７は、単位ＦＥＴ１０２のソース電極１１と単位ＨＢＴ１０１のベース電極８を接続する。
単位ＦＥＴ１０２と単位ＨＢＴ１０１は、同一基板および同一半導体層上に設けられるが、一部の半導体層はメサ状に形成されて空間により分離されている。メサエッチングされない領域においては、イオン注入による分離領域２０により分離されている。つまり、単位ＨＢＴ１０１と単位ＦＥＴ１０２は同一の基板および半導体層に設けた分離領域２０を介して隣接して配置され、単位ＨＢＴ１０１のベース電極８および単位ＦＥＴ１０２のソース電極１１が接続配線１７により接続する。また本実施形態では、単位ＨＢＴ１０１のベース層およびコレクタ層は、それぞれ単位ＦＥＴ１０２の相当する半導体層と連続する。
本実施形態では、破線の如く、エミッタ電極９、１５、ベース電極８、コレクタ電極７、１３よりなる最小単位のメサ構造の単位ＨＢＴ１０１と、１組のソース電極１１、ゲート電極１２、ドレイン電極１０、１６よりなる単位ＦＥＴ１０２とを接続し、１つの単位素子１００を構成する。
能動素子２００は、単位素子１００をそれぞれ並列に複数接続して構成する。つまりコレクタ配線１３０によって各単位ＨＢＴ１０１のコレクタ電極１３、７が互いに接続され、またエミッタ配線１５０によって各単位ＨＢＴ１０１のエミッタ電極１５、９が互いに接続される。尚、コレクタ電極７、１３は隣り合う単位素子１００で共用している。更に、単位ＦＥＴ１０２のゲート配線１２０によって、各単位ＦＥＴ１０２のゲート電極１２が互いに接続される。
ここで、単位ＨＢＴ１０１のベース電極８と単位ＦＥＴ１０２のソース電極１１は、１つの単位素子１００において接続配線１７で接続されるが、複数の単位素子１００が櫛歯状に配置されるレイアウトにおいて、単位ＨＢＴ１０１のベース電極８同士および単位ＦＥＴ１０２のソース電極１１同士が直接接続することはない。
単位ＦＥＴ１０２のドレイン電極１６は金メッキ層によるドレイン配線１６０により配線され、ドレイン配線１６０は電源端子ＶＤＤに接続する。そして単位ＦＥＴ１０２のゲート配線１２０は電圧信号が入力される端子に接続する。
図３は、単位素子１００を説明する図であり、図３（Ａ）が図２のａ−ａ線断面図、図３（Ｂ）が図２のｂ−ｂ線における単位ＨＢＴ１０１の断面図である。また、図３（Ｃ）は、図３（Ａ）のｃ−ｃ線で示した断面で単位素子を上記２つの領域に切り離したときの単位ＨＢＴ１０１の斜視図であり、図３（Ｄ）が単位ＦＥＴ１０２の斜視図である。尚、図３（Ｂ）（Ｃ）では接続電極１７は省略している。また、図３（Ｃ）（Ｄ）では２層目以上の電極を省略している。
尚、本実施形態において、単位素子１００および能動素子２００の回路図（図１（Ａ））および平面図（図２）は同様であるが、図３の如く単位素子１００（能動素子２００）を構成する各半導体層は、能動素子２００の用途により適宜選択する。従って、第１の実施形態（図３）では、一例として増幅器（アンプ）用途の能動素子２００を構成する単位素子１００を示し、説明する。
図３（Ａ）の如く、半絶縁性のＧａＡｓ基板１上に、複数の半導体層、すなわちｎ＋型ＧａＡｓ層２、ｎ−型ＧａＡｓ層３、ｐ＋型ＧａＡｓ層４、ｎ型ＩｎＧａＰ層５、ｎ型ＡｌＧａＡｓ層１８、ｎ型ＩｎＧａＰ層１９およびｎ＋型ＧａＡｓ層６が積層される。尚、ｎ型ＡｌＧａＡｓ層１８は、ｎ型ＧａＡｓ層でもよいが、本実施形態ではｎ型ＡｌＧａＡｓ層１８として説明する。
半導体層の一部はエッチングにより除去され、メサ状に形成される。また基板１に達する分離領域２０が設けられる。分離領域は、Ｂ＋等のイオン注入による絶縁化領域２０である。
単位素子１００は、メサ状の半導体層および絶縁化領域２０によって、２つの領域に分離され、一方の領域には単位ＨＢＴ１０１が形成され、他方の領域には単位ＦＥＴ１０２が形成される。
図３（Ｂ）（Ｃ）の如く、単位ＨＢＴ１０１のサブコレクタ層２は、基板１上にエピタキシャル成長法によって形成され、３Ｅ１８ｃｍ−３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋型ＧａＡｓ層である。その厚みは数千Åである。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１Ｅ１６ｃｍ−３〜１０Ｅ１６ｃｍ−３程度の不純物濃度にドープされたｎ−型ＧａＡｓ層である。その厚みは数千Åである。ベース層４ａは、コレクタ層３の上に形成され、カーボン（Ｃ）ドープによって１Ｅ１８ｃｍ−３〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋型ＧａＡｓ層である。厚みは数百〜２０００Åである。エミッタ層５ａは、ベース層４ａの一部領域上にメサ状（エミッタメサＥＭ）に形成され、シリコンドープによって１Ｅ１７ｃｍ−３〜５Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。厚みは数百〜千数百Åである。エミッタ層５ａ上には１Ｅ１７ｃｍ−３〜５Ｅ１７ｃｍ−３程度の不純物濃度になるようシリコンがドープされ、数百〜数千Åの厚みを持つｎ型ＡｌＧａＡｓ層１８ａを積層する。エミッタ層５ａは、上層および下層のＡｌＧａＡｓ層およびＧａＡｓ層と格子整合する。更にｎ型ＡｌＧａＡｓ層１８ａ上に１Ｅ１７ｃｍ−３〜６０Ｅ１７ｃｍ−３程度の不純物濃度になるようシリコンがドープされ、数百〜数千Åの厚みを持つｎ型ＩｎＧａＰ層１９ａを積層する。
ここでｎ型ＩｎＧａＰ層５は単位ＨＢＴ１０１のエミッタ層５ａおよび単位ＦＥＴ１０２のチャネル層の一部を形成する共に、エミッタ層５ａ側面付近においてレッジＬを形成する。後に詳述するが、ｎ型ＩｎＧａＰ層５の厚みを数百〜千数百Åと薄くすることによりレッジＬ部分では表面空乏層により完全空乏化され、ベース層４ａ表面におけるエミッタ−ベース間再結合電流が流れることを防止する。ｎ型ＡｌＧａＡｓ層１８は、ｎ型ＩｎＧａＰ層５と共に単位ＦＥＴ１０２のチャネル層の一部を形成する。すなわちｎ型ＡｌＧａＡｓ層１８表面に単位ＦＥＴ１０２のゲート電極を形成し、ｎ型ＡｌＧａＡｓ層１８の厚みは、単位ＦＥＴ１０２が所定のピンチオフ電圧Ｖｐが得られるような厚みに設定する。ｎ型ＩｎＧａＰ層１９は、単位ＦＥＴ１０２のゲート電極を形成するためにｎ型ＡｌＧａＡｓ層１８表面を露出する工程において、ｎ＋型ＧａＡｓ層６をエッチングする際のエッチングストップ層である。
ｎ型ＩｎＧａＰ層１９の不純物濃度は２種類のケースがある。第１のケースは１Ｅ１７ｃｍ−３〜５Ｅ１７ｃｍ−３程度の不純物濃度になるようシリコンがドープする場合である。エミッタ−ベース間に逆バイアスが印加されると、エミッタ−ベース間のヘテロ接合から空乏層がエミッタ層５ａおよびｎ型ＡｌＧａＡｓ層１８に広がる。エミッタ−ベース間接合が所定の耐圧を得るにはこの空乏層が伸びる距離を十分確保する必要がある。ところが、エミッタ層５ａおよびｎ型ＡｌＧａＡｓ層１８のトータル厚みによっては、この空乏層を伸ばせる距離として不十分な場合がある。
このような場合には、ｎ型ＩｎＧａＰ層１９も、エミッタ−ベース間の所定の耐圧を得るための、空乏層が伸びる領域の一部とする。すなわち、第１のケースでは、ｎ型ＩｎＧａＰ層１９の不純物濃度を１Ｅ１７ｃｍ−３〜５Ｅ１７ｃｍ−３程度とし、エミッタ層５ａ、ｎ型ＡｌＧａＡｓ層１８およびｎ型ＩｎＧａＰ層１９の３層に空乏層を広げることにより、エミッタ−ベース間の所定の耐圧を確保する。
第２のケースはｎ型ＩｎＧａＰ層１９に、２０Ｅ１７ｃｍ−３〜６０Ｅ１７ｃｍ−３程度の不純物濃度になるようシリコンをドープする場合である。既述の如くエミッタ−ベース間に逆バイアスが印加されたとき、エミッタ層５ａおよびｎ型ＡｌＧａＡｓ層１８に空乏層を広げ、エミッタ−ベース間の所定の耐圧を確保する。第２のケースは、空乏層を広げ伸ばせる距離としてエミッタ層５ａおよびｎ型ＡｌＧａＡｓ層１８のトータル厚みだけで、十分な場合である。この場合は、ｎ型ＩｎＧａＰ層１９の不純物濃度を２０Ｅ１７ｃｍ−３〜６０Ｅ１７ｃｍ−３程度と高濃度とすることにより、単位ＨＢＴ１０１のエミッタ寄生抵抗分および単位ＦＥＴ１０２のソース（ドレイン）寄生抵抗分を低減する。
一方第１のケースにおいてｎ型ＩｎＧａＰ層１９の不純物濃度を２０Ｅ１７ｃｍ−３〜６０Ｅ１７ｃｍ−３程度と高濃度にしてしまうと、エミッタ−ベース間に逆バイアスを印加するとき、エミッタ−ベース間の所定の耐圧以下の逆バイアス電圧で空乏層がｎ型ＩｎＧａＰ層１９に達してしまう。そして、それ以上高い逆バイアス電圧を印加しても、ｎ型ＩｎＧａＰ層１９中にはほとんど空乏層が伸びないため、所定の耐圧以下の逆バイアス電圧で、エミッタ−ベース間がブレークダウンしてしまう。
尚、第２のケースにおいてｎ型ＩｎＧａＰ層１９の不純物濃度は２０Ｅ１７ｃｍ−３〜６０Ｅ１７ｃｍ−３程度と高濃度（ｎ＋）ではあるが、ここでは第１のケースおよび第２のケースを総称してｎ型ＩｎＧａＰ層１９と表記する。
ｎ型ＡｌＧａＡｓ層１８およびｎ型ＩｎＧａＰ層１９は、メサエッチングによって、それぞれｎ型ＡｌＧａＡｓ層１８ａ、１８ｂと、ｎ型ＩｎＧａＰ層１９ａ、１９ｂに空間的に分離される。
エミッタコンタクト層６ａは、ｎ型ＩｎＧａＰ層１９ａの上に形成され、シリコンドープによって３Ｅ１８ｃｍ−３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋型ＧａＡｓ層で、厚みは数千Åである。
ベース層４ａおよびコレクタ層３もメサ状（ベースメサＢＭ）に形成される。またベース層４ａより下層は面Ｓ１’付近において分離のための絶縁化領域２０が設けられている。
サブコレクタ層２の表面には、コレクタ層３を挟む位置にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のコレクタ電極７が配置される。ベース層４ａの表面には、エミッタ層５ａを囲むパターンで、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）からなるベース電極８が配置される。エミッタコンタクト層６ａの上部にはオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のエミッタ電極９が配置される。
ここで、図３（Ａ）（Ｂ）の如く、エミッタ層５ａは両側にあるベース電極８側に張り出す形状のレッジ（棚）Ｌとなっている。レッジＬの上方には何れの半導体層も設けられず、レッジＬ表面から表面空乏層が延びる。またレッジＬの厚み、すなわちエミッタ層５ａの厚みは、表面空乏層が伸びる厚み以下に薄く設計されている。従って、レッジＬは表面空乏層により完全に空乏化される。これにより、レッジＬ下方のベース層４ａ表面においてエミッタ−ベース間の再結合電流が流れることを防止している。
例えば、ＨＢＴの構造としてはレッジＬの厚みより厚いエミッタ層５ａとｎ＋型ＧａＡｓ層６が直接コンタクトするように積層される場合がある。その場合においても、レッジＬは上述の如く完全空乏化する必要があり、レッジＬはエミッタ層５ａのフォトエッチングにより形成される。つまり、エミッタ層５ａ側面付近において、レッジＬが完全空乏化する所定の厚みになるまでフォトエッチングする。これにより、レッジＬはエミッタ層５ａの一部を使用し、その下方部分に形成される。すなわち、フォトエッチングプロセスによりｎ＋型ＧａＡｓ層６をメサエッチングし、引き続きｎ型ＩｎＧａＰ層５の途中までをメサエッチングする。レジスト除去後新たなフォトエッチングプロセスにより残りのｎ型ＩｎＧａＰ層５をメサエッチングし、レジストを除去する。これにより、エミッタコンタクト層６ａとエミッタ層５ａがメサ状に形成される（エミッタメサＥＭ）とともに、エミッタ層５ａの一部を使用しその下方にレッジ（棚）Ｌが形成される。
しかし、この方法では、ウェットエッチングの制御が困難であるため、所定の厚みのレッジＬを再現性良く形成することができない問題がある。すなわちレッジＬの厚みが厚過ぎると、レッジＬ表面からレッジＬ内部に伸びる表面空乏層がベース層４ａに達しない。その場合レッジＬが完全に空乏化しないため、ベース層４ａ表面において、エミッタ−ベース間の再結合電流が流れ、ＨＢＴの電流増幅率が低下してしまう。また、レッジＬを形成するためのｎ型ＩｎＧａＰ層５のエッチングが過剰になってしまうとレッジＬそのものが無くなってしまう。
そこで、本実施形態では、単位ＦＥＴ１０２が、所定のピンチオフ電圧Ｖｐが得られるチャネル層の厚みが得られるよう、エミッタ層（ｎ型ＩｎＧａＰ層）５ａ上にｎ型ＡｌＧａＡｓ層１８ａを追加する。すなわち後述するが、単位ＦＥＴ１０２のチャネル層厚みはｎ型ＩｎＧａＰ層５およびｎ型ＡｌＧａＡｓ層１８のトータル厚みである。ＡｌＧａＡｓ層とＩｎＧａＰ層は、ウェットエッチングの選択比が大きい。従って、エミッタ層５ａをレッジＬに最適な所定の厚みに設け、ｎ型ＡｌＧａＡｓ層１８ａと、ｎ型ＩｎＧａＰ層５ａを選択エッチングすることによりレッジＬを形成する。これにより、レッジＬを所定の厚みで再現性良く形成できる。
さらに上記の如く、エミッタ−ベース間に逆バイアスが印加されるとき、ｎ型ＩｎＧａＰ層１９ａ中にも空乏層を広げ、単位ＨＢＴ１０１のエミッタ−ベース接合が所定の耐圧を確保できるよう設計する場合がある。エミッタ側における空乏層を伸ばせる距離として、エミッタ層５ａおよびｎ型ＡｌＧａＡｓ層１８ａのトータル厚みで十分でない場合は、ｎ型ＡｌＧａＡｓ層１８ａ上に形成されるｎ型ＩｎＧａＰ層１９ａの不純物濃度を１Ｅ１７ｃｍ−３〜５Ｅ１７ｃｍ−３程度とする。これにより、ｎ型ＩｎＧａＰ層１９ａにも空乏層が伸ばせるようにする。
図３（Ｄ）は、図３（Ａ）のｃ−ｃ線で示した断面で単位素子を切り離したときの単位ＦＥＴ１０２の斜視図である。単位ＦＥＴ１０２はｎ型ＩｎＧａＰ層５およびｎ型ＡｌＧａＡｓ層１８がチャネル層として機能する。そこでＩｎＧａＰ層５をチャネル下部層５ｂ、ｎ型ＡｌＧａＡｓ層１８をチャネル上部層１８ｂとする。また、最上層のｎ＋型ＧａＡｓ層６をコンタクト層６ｂｓ、６ｂｄとする。コンタクト層６ｂｄ、６ｂｓはそれぞれＦＥＴのドレイン領域およびソース領域となり、コンタクト層６ｂｄ、６ｂｓ上には、オーミック金属層によって１層目のドレイン電極１０、ソース電極１１がそれぞれ形成される。
コンタクト層６ｂｄ、６ｂｓとその下層のｎ型ＩｎＧａＰ層１９ｂも、メサ状に形成され、それらの間にｎ型ＩｎＧａＰ層１９ｂの下層のｎ型ＡｌＧａＡｓ層１８ｂが露出する。露出したｎ型ＡｌＧａＡｓ層１８ｂにはゲート電極１２が設けられる。
単位ＦＥＴ１０２は所定のピンチオフ電圧Ｖｐが得られるように、ゲート電極１２の底部からチャネル層の一部となるチャネル下部（ｎ型ＩｎＧａＰ）層５ｂ底部までの深さを決定する。つまりこれに応じて、ゲート電極１２を形成する位置（深さ）が決定する。このため、ピンチオフ電圧Ｖｐに応じて所望の半導体層を所定の深さまでリセスエッチングし、露出した表面にゲート電極１２を形成する。このとき、リセスエッチングにばらつきがあると、ピンチオフ電圧Ｖｐのばらつきを引き起こし、単位ＦＥＴ１０２の特性が劣化する。
そこで本実施形態では、チャネル下部（ｎ型ＩｎＧａＰ）層５ａ、チャネル上部（ｎ型ＡｌＧａＡｓ）層１８ｂ、ｎ型ＩｎＧａＰ層１９ｂおよびｎ＋型ＧａＡｓ層６を積層する。そしてゲート電極形成のためのリセスエッチング工程において、まずｎ＋型ＧａＡｓ層６とｎ型ＩｎＧａＰ層１９ｂの選択エッチングにより、ｎ＋型ＧａＡｓ層６をエッチングし、コンタクト層の６ｂｄと６ｂｓに分離する。次にｎ型ＩｎＧａＰ層１９ｂとｎ型ＡｌＧａＡｓ層１８ｂの選択エッチングによりｎ型ＩｎＧａＰ層１９ｂをエッチングし、ゲート電極を形成するｎ型ＡｌＧａＡｓ層１８ｂの表面を露出する。ｎ型ＡｌＧａＡｓ層１８ｂを所定のピンチオフ電圧Ｖｐに応じた厚みに設定することにより、再現性のよいゲート電極１２形成のためのリセスエッチングが可能となる。
このように、単位ＦＥＴ１０２において、ｎ型ＡｌＧａＡｓ層１８ｂおよびｎ型ＩｎＧａＰ層１９ｂは、ゲート電極１２を形成する表面を露出するリセスエッチングにおいて選択エッチングを可能にするために設けられるが、更にゲート電極の耐圧確保においても有利となる。
本実施形態では、単位ＦＥＴ１０２のゲート電極１２はｎ型ＡｌＧａＡｓ層１８ｂ上に設ける。そして、ゲート電極１２を構成するゲート金属層（金属多層膜）の最下層金属の一部をｎ型ＡｌＧａＡｓ層１８ｂに埋め込んだ、埋め込みゲート電極構造を採用する。
ここで図４に、埋め込みゲート電極構造の拡大断面図を示す。埋め込みゲート電極構造を採用する場合、ゲート電極１２は最下層金属にＰｔを採用した複数の金属多層膜（例えばＰｔ／Ｍｏ）からなる。そして金属多層膜を半導体層に蒸着後、最下層金属であるＰｔの一部を半導体層に拡散し、埋め込み部１２ｂを形成する。埋め込み部１２ｂは拡散領域であるため本来であれば半導体層表面から所定の曲率で外側に向かって湾曲した形状に形成され、耐圧の向上に寄与できる。
図４（Ａ）および図４（Ｂ）は、ＰｔをＩｎＧａＰ層に拡散した場合を示す。例えば図４（Ａ）では、ノンドープＡｌＧａＡｓ層４０１上にノンドープＩｎＧａＰ層４０２を積層し、ゲート電極１２をＩｎＧａＰ層４０２表面に形成する。このようにすることにより、ゲート電極１２の両脇に露出する層がＩｎＧａＰ層４０２となる。ＩｎＧａＰ層４０２は酸化されにくく化学的に安定であり、ゲート電極１２の両側の動作領域のパッシベーション層として利用できる利点がある。埋め込み部１２ｂ’は、ゲート電極１２の一部として機能するため、ピンチオフ電圧Ｖｐに応じて埋め込み部１２ｂ’の底部の位置（拡散深さ）を決定する。
しかし、ＩｎＧａＰ層４０２表面にゲート電極１２のＰｔを拡散させたものを実際に観察すると、図４（Ａ）の如くＰｔがＩｎＧａＰ層４０２表面で横方向に異常拡散し、端部（Ｘ点）が尖った形状となっていることが判明した。すなわち、耐圧を向上させるための埋め込み部１２ｂ’の形状は、実際には、外側に向かって所定の曲率で湾曲した形状にはならず、耐圧向上に有利な形状が得られていない。
また、図４（Ｂ）には、ノンドープＡｌＧａＡｓ層４０１、４０３とノンドープＩｎＧａＰ層４０２を交互に積層し、ＡｌＧａＡｓ層４０３表面にゲート電極１２を形成する構造を示す。このように、ＩｎＧａＰ層４０２表面にゲート電極１２を形成しない場合であっても、ＡｌＧａＡｓ層４０３を貫通して拡散したＰｔがＩｎＧａＰ層４０２に到達すると、その表面で横方向に異常拡散を起こす。
尚図４（Ａ）（Ｂ）において半導体層は全てノンドープ層で示したが、Ｐｔの異常拡散は、ＩｎＧａＰ層（またはＡｌＧａＡｓ層）が不純物を含む層（ドープドＩｎＧａＰ層、ドープドＡｌＧａＡｓ層）であっても同様である。
このようにＩｎＧａＰ層４０２の表面ではＰｔが異常拡散するため、何れの場合もＸ点で電界集中が発生し、埋め込みゲート電極本来の高い耐圧を確保することができない。すなわちこのときの耐圧はゲート電極を埋め込まない場合と同じレベルに留まってしまう。
図４（Ｃ）は、本実施形態のゲート電極１２および埋め込み部１２ｂである。このように、本実施形態では、チャネル下部層（ｎ型ＩｎＧａＰ層）５ｂ上にチャネル上部層（ｎ型ＡｌＧａＡｓ層）１８ｂを設け、この表面にゲート電極１２を形成する。そして、埋め込み部１２ｂの底部はｎ型ＡｌＧａＡｓ層１８ｂ内に位置させる。これにより、ＩｎＧａＰ層５ｂ表面でのＰｔの異常拡散を防止でき、埋め込み部１２ｂの形状が外側に向かって所定の曲率で湾曲した形状となり、耐圧向上を図ることができる。
また、目的とするピンチオフ電圧Ｖｐはゲート電極１２の底部（埋め込み部１２ｂの底部）からチャネル下部層５ｂ底部までの距離、およびチャネル層下部層５ｂとチャネル上部層１８ｂの不純物濃度で決定する。ここで、埋め込み部１２ｂの深さは、ゲート金属層最下層のＰｔの蒸着膜厚が１１０Å以下であれば、蒸着膜厚に比例（埋め込み部１２ｂの深さ＝Ｐｔ蒸着膜厚×２．４）する。つまり、埋め込み部１２ｂの深さはＰｔ蒸着膜厚によって再現性の良い制御が可能である。また、不純物濃度はＭＯＣＶＤ装置によりエピタキシャル層を形成する際の不純物濃度であるので、極めて精密な制御が可能である。
一方、埋め込み部１２ｂの底部からチャネル下部層５ｂ表面までのチャネル層は、チャネル上部（ｎ型ＡｌＧａＡｓ）層１８ｂにより構成される。本実施形態では、まずチャネル下部（ｎ型ＩｎＧａＰ）層５ｂおよびチャネル上部(ｎ型ＡｌＧａＡｓ)層１８ｂの不純物濃度を、単位ＦＥＴ１０２が所定の耐圧およびオン抵抗が得られるよう設定する。次にチャネル下部（ｎ型ＩｎＧａＰ）層５ｂの厚みは、単位ＨＢＴ１０１のレッジＬの厚みと同じになるため、単位ＨＢＴ１０１のレッジＬが正常に機能するような厚みに設定する。最後にチャネル上部(ｎ型ＡｌＧａＡｓ)層１８ｂの厚みを、単位ＦＥＴ１０２が所定のピンチオフ電圧Ｖｐが得られるような厚みに設定する。チャネル上部(ｎ型ＡｌＧａＡｓ)層１８ｂの上層にはｎ型ＩｎＧａＰ層１９ｂを積層する。そして、ｎ型ＩｎＧａＰ層１９ｂとｎ型ＡｌＧａＡｓ層１８ｂの選択エッチングにより、ｎ型ＡｌＧａＡｓ層１８ｂを露出する。十分に厚いｎ型ＡｌＧａＡｓ層１８ｂを準備し、ウェットエッチングにより所定の深さまでエッチングし、ゲート電極を形成する表面を露出する従来の方法では、エッチングの再現性が悪く、ピンチオフ電圧Ｖｐが大きくばらついていた。しかし、本実施形態によれば再現性良く、ゲート電極を形成するｎ型ＡｌＧａＡｓ層１８ｂ表面を露出することができる。
チャネル上部（ｎ型ＡｌＧａＡｓ）層１８ｂの下層にはチャネル下部層５ｂが配置され、チャネル下部層５ｂの下層にはｐ型バッファ層４ｂが配置される。ｐ型バッファ層４ｂはｐ＋型ＧａＡｓ層であり、この層により、チャネルから基板側にリークするキャリアを防止できる。
尚、ｐ＋型ＧａＡｓ層４より下層はＦＥＴとして特に動作に影響しない層であるので、単位ＨＢＴ１０１の特性が最適になるように設計すればよい。
再び図３を参照する。図３（Ａ）の如く単位素子１００は、図３（Ｂ）（Ｃ）に示す単位ＨＢＴ１０１の面Ｓ１’と図３（Ｄ）に示す単位ＦＥＴ１０２の面Ｓ１とを当接させた構造である。当接面は図３（Ａ）のｃ−ｃ線の面である。そして、単位ＦＥＴ１０２のソース電極１１上に配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により接続配線１７が設けられる。接続配線１７は、単位ＦＥＴ１０２のメサに沿って、また絶縁化領域２０上を通過して単位ＨＢＴ１０１のベース電極８上まで延在する。
ここで、メサ形状と配線の方向について説明する。
ＧａＡｓのメサエッチングにウエットエッチングを採用した場合、メサ形状に結晶面が影響する。結晶方向とメサ形状の関係として、［０１バー１バー］（以下［０１−１−］と記載する）の方向と平行方向にエッチング段差表面をトレースする場合のメサ形状は順メサ形状（台形の形状）となる。また、［０１−１−］の方向と垂直方向にエッチング段差表面をトレースする場合のメサ形状は逆メサ形状（オーバーハング形状）になる。
つまり、例えば配線金属層がメサ段差を昇降する場合、メサ形状あるいは配線金属層の延在方向によってはステップカバレッジの問題が発生する。
金属層が［０１−１−］の方向と平行方向に延在してメサ段差を昇降する場合、順メサ形状であるのでステップカバレッジの問題は発生しない。ところが、配線が［０１−１−］の方向と垂直方向に延在してメサ段差を昇り降りするときは、逆メサ形状となるため、ステップカバレッジの問題が発生する。
本実施形態では、単位ＨＢＴ１０１のエミッタコンタクト層６ａ、ｎ型ＩｎＧａＰ層１９ａ、ｎ型ＡｌＧａＡｓ層１８ａおよびエミッタ層５ａを形成するメサエッチングにより、同時に単位ＦＥＴ１０２の領域にもメサが形成される。つまり、図２においてエミッタメサＥＭが同時に形成されるメサである。
また、単位ＨＢＴ１０１のベース層４ａおよびコレクタ層３を形成するメサエッチングにより、同時に単位ＦＥＴ１０２の領域にもメサが形成される。つまり、図２においてベースメサＢＭが同時に形成されるメサである。
従って、単位ＦＥＴ１０２のソース電極１１と単位ＨＢＴ１０１のベース電極８を接続する接続配線１７がエミッタメサＥＭを昇降し、さらにゲート配線１２０がベースメサＢＭを昇降する。
そこで、本実施形態では接続配線１７、ゲート配線１２０がメサを昇降する方向を揃えて、共に［０１−１−］の方向と平行方向（図の矢印の方向）に延在させている。
このように、ｎ＋型ＧａＡｓ層６、ｎ型ＩｎＧａＰ層１９、ｎ型ＡｌＧａＡｓ層１８およびｎ型ＩｎＧａＰ層５はメサ状であり、空間により分離される。一方、ｐ＋型ＧａＡｓ層４より下層は、分離領域（絶縁化領域）２０により分離される。つまり、単位ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、単位ＦＥＴ１０２のバッファ層４ｂ、ｎ−型ＧａＡｓ層３、ｎ＋型ＧａＡｓ層２と、電気的には分離されているが構造上は連続する。単位ＨＢＴ１０１と単位ＦＥＴ１０２は、分離領域２０を介して隣接して配置される。
本実施形態では、単位素子１００毎に単位ＦＥＴ１０２と単位ＨＢＴ１０１が近接して接続される。そして単位ＨＢＴ１０１と単位ＦＥＴ１０２の半導体層の積層構造は同一であり、単位ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、それぞれ単位ＦＥＴ１０２のｐ＋型ＧａＡｓ層４ｂ、ｎ−型ＧａＡｓ層３、ｎ＋型ＧａＡｓ層２と連続している。従って、単位ＨＢＴ１０１の動作による発熱を単位ＦＥＴ１０２に伝えることが可能となる。単位ＦＥＴ１０２のドレイン電流は負の温度係数を有するため、単位ＨＢＴ１０１のベース電流も負の温度係数を持つ。従って、単位ＨＢＴ１０１の発熱は単位ＨＢＴ１０１のコレクタ電流を低減させることになる。
複数の単位素子１００を並列接続して構成された能動素子２００においては、単位素子１００間で動作電流が不均一になる場合がある。従来のＨＢＴ３２０（または３２１）は、図２０に示す最小単位のＨＢＴを単位素子３２０’としてこれを複数並列接続して構成された能動素子である。この場合一般にＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴ３２０は温度による正帰還作用により電流が１つの単位素子に集中して二次降伏により破壊するという問題をはらんでいる。このため、実際のところ十分に電流密度を上げることができない。またこの問題を解決するために一般にはＨＢＴ３２０の櫛歯状の単位素子３２０’にエミッタバラスト抵抗やベースバラスト抵抗を挿入するという対策が必ず取られている。しかしエミッタバラスト抵抗やベースバラスト抵抗を挿入すると、高周波特性がその分劣化してしまうという問題が新たに発生する。
ＨＢＴ３２０のベース−エミッタ間電圧ＶＢＥ−ベース電流の特性は温度に対して正の係数を有するため、何らかの設計上の不均一要因により、単位素子３２０’が他の単位素子３２０’に対してベース−エミッタ間電圧ＶＢＥバイアスが少し大きく印加される場合がある。その結果ベース電流、コレクタ電流が多く流れ、温度が上がってさらに多くのベース電流、コレクタ電流を流そうするのが通常の二次降伏のプロセスである。
しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位素子１００の単位ＨＢＴ１０１のベース電流を供給するのは単位ＦＥＴ１０２であるが、単位ＦＥＴ１０２は単位ＨＢＴ１０１と異なり、温度に対して負の温度係数を有する。また、単位ＨＢＴ１０１と単位ＦＥＴ１０２が近接しているため発熱した単位ＨＢＴ１０１の熱が隣接した単位ＦＥＴ１０２に伝わり単位ＦＥＴ１０２のソース電流が減少する。ソースとベースが接続しているため単位ＦＥＴ１０２のソース電流は単位ＨＢＴ１０１のベース電流となる。つまり、単位ＨＢＴ１０１の発熱により単位ＦＥＴ１０２のソース電流が減少し、単位ＨＢＴ１０１のベース電流が減少する。これにより単位ＨＢＴ１０１のコレクタ電流が減少し、逆に単位ＨＢＴ１０１が冷却する方向となる。つまり、結果として二次降伏の発生を防ぐことができる。
つまり、本実施形態では、単位ＨＢＴ１０１に隣接して単位ＦＥＴ１０２を接続することにより温度補償型の能動素子２００を実現し、従来の能動素子と比較して大幅に電流密度を向上させて動作させることができる。つまり、エミッタバラスト抵抗やベースバラスト抵抗など一切の高周波特性を劣化させる要因を付加することなく二次降伏の発生を防ぐことができるため、従来の能動素子と比較して電流密度を大幅に上げることができる。
図５は、図３の上記の増幅器用途の能動素子２００を用いたパワーアンプ回路装置２１０を示す。図５（Ａ）が回路図であり、図５（Ｂ）は回路ブロック図である。
現在の市場でのＨＢＴの主な用途は携帯電話のパワーアンプ（高出力増幅器）である。携帯電話のパワーアンプにおいては特に第３世代以降、限られた周波数帯域の中でいかに多くの通信回線を確保するかが技術的に最も大きな鍵となっており、ＣＤＭＡなどの高密度な通信方式が採用されてきている。通信方式の高密度化に伴い、より線形性の高いパワーアンプ用デバイスが求められる。携帯電話のパワーアンプにはＨＥＭＴも使用されているが、第３世代以降はＨＥＭＴより電流密度が高く線形性の高いＨＢＴの使用比率が高まってきている。ＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため圧倒的に電流密度を上げることができる。
本実施形態によれば、増幅素子となる能動素子２００の各単位素子にエミッタバラスト抵抗やベースバラスト抵抗を挿入することなく、二次降伏を回避したパワーアンプ回路装置２１０を提供できる。
図５（Ａ）の如く、単位素子１００を並列に接続した能動素子２００によりパワーアンプ回路装置２１０を構成する。パワーアンプ回路装置２１０は増幅素子である能動素子２００とバイアス用や整合用などの受動素子を集積化したものである。
パワーアンプ回路装置２１０を構成する増幅素子２００では各単位素子１００を構成する単位ＦＥＴ１０２のゲートから入力信号が入り、単位ＨＢＴ１０１のコレクタから出力信号が出る。単位ＦＥＴ１０２のドレインは高周波信号の漏れを防止する分離素子（インダクタ）３０を介して電源端子ＶＤＤに接続する。電源端子ＶＤＤは単位ＦＥＴ１０２に電流を供給する。またエミッタはＧＮＤに接続する。本実施形態の単位素子１００は、単位ＨＢＴ１０１に単位ＦＥＴ１０２が接続した構成である。つまり増幅素子としての単位ＨＢＴ１０１の前段に、増幅素子としての単位ＦＥＴ１０２が接続している。
すなわち図５（Ｂ）の如く、本実施形態の単位素子１００を並列に接続した増幅素子２００によりパワーアンプ回路２１０を構成すると、１段目の増幅素子としてのＦＥＴの後段に、２段目の増幅素子としてのＨＢＴが接続した２段増幅素子として機能する。
つまり、ＨＢＴの電流増幅率ｈＦＥにＦＥＴの相互コンダクタンスｇｍが加わることで、１つの増幅素子２００の増幅性能が相互コンダクタンスｇｍと電流増幅率ｈＦＥの積算値となる。すなわち１つの増幅素子２００のｇｍがＦＥＴのｇｍとＨＢＴのｈＦＥの積算値となる。ＨＢＴのみで構成した増幅素子の増幅性能が電流増幅率ｈＦＥのみであることと比較すると、増幅素子として大幅に利得が向上する。
図６および図７は、増幅素子２００を構成する単位素子１００の他の形態を示す。増幅素子２００の場合、各単位素子１００のエピタキシャル層の構造は、基本的には図３（Ｂ）（Ｃ）に示す構造であるが、以下に示す構造であってもよい。尚 図６は、単位素子１００にバラスト抵抗層を入れる場合である。図６（Ａ）は図２のａ−ａ線に相当する単位素子１００の断面図であり、図６（Ｂ）が図２のｂ−ｂ線に相当する単位ＨＢＴ１０１の断面図である。
既述の如く本実施形態によれば、バラスト抵抗層を設けなくても二次降伏の発生を防ぐことができる。しかし、単位素子１００を構成する単位ＦＥＴ１０２や単位ＨＢＴ１０１の設計によっては二次降伏が十分防止できない場合がある。また単位ＨＢＴ１０１に非常に大きな電流を流す場合も二次降伏の発生を完全に回避することは困難である。そのような場合には単位ＨＢＴ１０１のエピタキシャル構造にバラスト抵抗層を入れることにより重ねて二次降伏対策を取ると良い。
すなわちエミッタ層５ａ側にバラスト抵抗層としてｎ−型ＧａＡｓ層３３を配置する。所定の抵抗値を有するｎ−型ＧａＡｓ層３３がバラスト抵抗層となるため、１つの単位素子１００に電流が集中することによる二次降伏の発生を防止できる。
バラスト抵抗層３３はノンドープのＧａＡｓ層で形成しても良いし、ｎ−型ＩｎＧａＰ層やノンドープＩｎＧａＰ層でもよい。他の半導体層は図３（Ｂ）と同様である。前述のようにＨＢＴにおけるバラスト抵抗は通常、温度補償のために設けられる。すなわち、例えば図２０（Ｂ）に示したＨＢＴ３２０の単位素子３２０’のエミッタに直列にバラスト抵抗を接続すると、温度による正帰還作用により電流が１つの単位素子３２０’に集中した場合、その単位素子３２０’のバラスト抵抗の両端の電位差が大きくなる。その結果、その単位素子３２０’のエミッタ−ベース接合に印加されるバイアス電圧が低くなるため、その単位素子３２０’のコレクタ電流が少なくなる。結果としてその単位素子３２０’が二次降伏による破壊することを防止できる。しかし、従来のＨＢＴ３２０では、バラスト抵抗により高周波特性が劣化する問題がある。
本実施形態は温度補償型の単位素子１００で能動素子２００を構成するため、バラスト抵抗を設ける場合であっても、従来のＨＢＴ３２０より低い抵抗値のバラスト抵抗で同じ効果を得ることができる。従ってバラスト抵抗を設けることによる高周波特性の劣化の程度を、従来より少なくすることができる。
この場合、図６（Ａ）の如く、単位ＦＥＴ１０２にもｎ−型ＧａＡｓ層３３が配置されるが単位ＦＥＴ１０２に流れる電流はわずかであり、ｎ−型ＧａＡｓ層３３を設けることによる影響は少ない。
図７は、エミッタ電極をノンアロイオーミック層にコンタクトさせる場合である。図７（Ａ）が図３の単位ＨＢＴ１０１においてノンアロイオーミック層３１を設ける場合であり、図７（Ｂ）は図７のバラスト抵抗層を設ける構造において、更にノンアロイオーミック層３１を設ける場合である。尚、図７は図２のｂ−ｂ線に相当する単位ＨＢＴ１０１の断面図である。
ノンアロイオーミック層３１はエミッタコンタクト層６ａのコンタクト抵抗を低減するために、エミッタコンタクト層６ａ上に設けられる。ノンアロイオーミック層３１はｎ＋型ＩｎＧａＡｓ層である。この場合、エミッタコンタクト層６ａはｎ＋型ＧａＡｓ層であり、他の半導体層も図３（Ｂ）と同様である。図示はしないが、このとき同時に単位ＦＥＴ１０２においてもコンタクト層６ｂｓ、６ｂｄ上にノンアロイオーミック層３１が設けられる。
次に、図８から図１４を参照し、本発明の第２の実施形態を示す。第２の実施形態は、第１の実施形態と同様の能動素子２００をスイッチング素子として、スイッチ回路装置２２０を構成した場合である。
まず、図８を参照し、第２の実施形態のスイッチ回路装置の回路図を示す。図８（Ａ）は回路概要図であり、図８（Ｂ）は実際の回路図である。
スイッチ回路装置は、例えば、ＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ)スイッチＭＭＩＣである。
ＳＰＤＴスイッチＭＭＩＣは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を有する。第１スイッチング素子ＳＷ１は単位素子を並列接続した能動素子２００であり、第２スイッチング素子ＳＷ２も単位素子を並列接続した能動素子である。
単位素子は、第１の実施形態と同様であり、単位ＨＢＴおよび単位ＦＥＴにより構成される。ここで図８（Ａ）においてはスイッチ回路装置２２０の概略を示すために、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２となる各能動素子の単位ＨＢＴを統括してＨＢＴ１、ＨＢＴ２と示し、各能動素子の単位ＦＥＴを統括してＦＥＴ１、ＦＥＴ２と示した。
尚、ＦＥＴ１、ＦＥＴ２はＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ＨＢＴ１、ＨＢＴ２にそれぞれベース電流を供給するための駆動トランジスタである。
第１および第２スイッチング素子ＳＷ１、ＳＷ２は、ＨＢＴ１およびＨＢＴ２のコレクタが共通で第１ＲＦポートに接続する。第１ＲＦポートは、例えばアンテナなどに接続する共通入力端子ＩＮである。
また、第１および第２スイッチング素子ＳＷ１、ＳＷ２は、ＨＢＴ１、ＨＢＴ２のエミッタがそれぞれ第２ＲＦポートに接続する。第２ＲＦポートは、例えば発信用側回路などに接続する第１出力端子ＯＵＴ１と、受信側回路等に接続する第２出力端子ＯＵＴ２である。
ＨＢＴ１およびＨＢＴ２のベースはそれぞれＦＥＴ１およびＦＥＴ２を介して、例えば発信用制御端子および受信用制御端子である第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続される。
ＦＥＴ１およびＦＥＴ２は、それぞれドレインが電源端子ＶＤＤに接続し、ソースがそれぞれＨＢＴ１、ＨＢＴ２のベースに接続する。ゲートは、それぞれコントロール抵抗Ｒ１およびＲ２を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続する。コントロール抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗Ｒ１、Ｒ２の抵抗値は５ＫΩ〜１０ＫΩ程度である。
第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号の場合を説明する。その場合、第１制御端子Ｃｔｌ１の信号がＨレベル（例えば３Ｖ）の時は第２制御端子Ｃｔｌ２の信号がＬレベル（例えば、０Ｖ）になる。そして、Ｈレベルが印加された側のＦＥＴが導通し、ＦＥＴにより供給される電流によって、ＨＢＴ１またはＨＢＴ２のいずれかを駆動する。そして第１ＲＦポートおよび第２ＲＦポート間に１つの信号経路を形成する。
例えば、第１制御端子Ｃｔｌ１にＨレベルが印加されるとＦＥＴ１のソース−ドレイン間が導通する。これにより、電源端子ＶＤＤから供給されるベース電流ＩＢをベースバイアスとして、ＨＢＴ１が動作する。このとき、第２制御端子Ｃｔｌ２はＬレベルの信号が印可されるので、ＦＥＴ２は導通せず、ＨＢＴ２は動作しない。これにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に１つの信号経路が形成され、例えば共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。一方第２制御端子Ｃｔｌ２にＨレベルの信号が印可されると、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。
ＨＢＴ１およびＨＢＴ２のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、ＨＢＴ１およびＨＢＴ２のエミッタおよびコレクタに等しいバイアス電位（例えばＧＮＤ電位）を印加する。
そして、ＨＢＴ１およびＨＢＴ２のエミッタとバイアスポイントＢＰ間、およびＨＢＴ１およびＨＢＴ２のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。
更に、同様の理由により、ドレインバイアスを印加する電源端子ＶＤＤとＦＥＴ１間、および電源端子ＶＤＤとＦＥＴ２間にも、高周波信号の分離素子３０を接続する。
以下この回路動作について説明する。
ＨＢＴ１、ＨＢＴ２のオン電圧（ベース−エミッタ間電圧ＶＢＥ）は例えば２．０Ｖである。そしてＦＥＴ１、ＦＥＴ２はディプレッション型でありピンチオフ電圧Ｖｐは−０．４Ｖである。
つまり、オン側の制御端子（例えば第１制御端子Ｃｔｌ１）の電位がＨＢＴ１のエミッタおよびコレクタの電位より、１．６Ｖ（＝２．０Ｖ−０．４Ｖ）以上高くなった時点で、初めてＦＥＴ１とＨＢＴ１がオンする。
ここではＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。オン側の第１制御端子Ｃｔｌ１には３Ｖが印加されるため、第１制御端子Ｃｔｌ１と、ＨＢＴ１のエミッタおよびコレクタの電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、ＦＥＴ１およびＨＢＴ１が共にオンする電位（１．６Ｖ）より十分高い。つまり、バイアスポイントＢＰに接続する分離素子３０（抵抗）による電圧ドロップを考慮しても第１制御端子Ｃｔｌ１より印加される電位によってＦＥＴ１とＨＢＴ１は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。
一方オフ側は、ＨＢＴ２のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２制御端子Ｃｔｌ２は０Ｖである。第２制御端子Ｃｔｌ２の電位がＨＢＴ２のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点でＦＥＴ２とＨＢＴ２がオンするためＯＦＦ側は１．６Ｖの振幅のパワーに耐えることができる。
１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。
このように、例えば第１スイッチング素子ＳＷ１は、ＨＢＴ１のエミッタおよびコレクタの電位を基準とした第１制御端子Ｃｔｌ１の電位が、ＨＢＴ１のオン電圧とＦＥＴ１のピンチオフ電圧を加算した値を超えたとき、オンし始める（第２スイッチング素子ＳＷ２側も同様）。第２の実施の形態では、ＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位をＧＮＤとした。また、図示は省くが抵抗分割などのバイアス回路を設けることによりＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位は自由に設定できる。従ってＨＢＴ１、ＨＢＴ２のオン電圧とＦＥＴ１、ＦＥＴ２のピンチオフ電圧を加算した値は、上記の例に限らずどのような値であっても、バイアス回路を調整することにより第２の実施の形態と同じ特性を得ることができる。すなわちＦＥＴ１およびＦＥＴ２は、エンハンスメント型およびディプレッション型の何れでも良い。
図８（Ｂ）は、図８（Ａ）に示したＨＢＴ１とＦＥＴ１の実際の接続、およびＨＢＴ２とＦＥＴ２の実際の接続を示す回路図である。
第１および第２スイッチング素子ＳＷ１、ＳＷ２を構成するＨＢＴ１およびＨＢＴ２の実際のパターンはコレクタ、ベース、エミッタを櫛歯状に配置し、ＦＥＴ１、ＦＥＴ２もソース、ドレイン、ゲートを櫛歯状に配置している。そして、ＨＢＴ１のベースとＦＥＴ１のソースの接続、およびＨＢＴ２のベースとＦＥＴ２のソースの接続は、実際はすべて各櫛歯ごとに対応している。
図８（Ｂ）では、ＨＢＴ１およびＦＥＴ１、ＨＢＴ２およびＦＥＴ２を各櫛歯すなわち単位素子１００毎に示した。このように、第２の実施形態のスイッチ回路装置２２０は、第１トランジスタ（単位ＨＢＴ）１０１および第２トランジスタ（単位ＦＥＴ）１０２を接続して単位素子１００とし、単位素子１００を複数並列接続した第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２により構成される。単位ＦＥＴ１０２は単位ＨＢＴ１０１にベース電流を供給するための駆動トランジスタである。
単位素子１００、単位ＨＢＴ１０１および単位ＦＥＴ１０２の回路図については、第１の実施形態と同様であるので、重複部分についての詳細な説明は省略する。
１組の単位ＨＢＴ１０１と単位ＦＥＴ１０２は、分離領域を介して隣接して配置されており、単位ＨＢＴ１０１のベースと単位ＦＥＴ１０２のソースが接続して１つの単位素子１００（破線）を構成している。
そして単位素子１００を並列接続して、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２が構成される。単位素子１００は並列接続されているが、１つの単位素子１００のベースおよびソースは、他の単位素子１００のベースおよびソースとはそれぞれ共通接続しない。
具体的には、１つの単位素子１００は、単位ＨＢＴ１０１のエミッタ、コレクタ、および単位ＦＥＴ１０２のドレイン、ゲートを、他の単位ＨＢＴ１０１の、エミッタ、コレクタ、および単位ＦＥＴ１０２のドレイン、ゲートとそれぞれ共通接続する。
各単位素子１００は、単位ＦＥＴ１０２のドレインが電源端子ＶＤＤに接続する。そして、単位ＨＢＴ１０１のコレクタ−エミッタ電圧ＶＣＥを０Ｖにバイアスし、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に相補信号を印加する。これにより、第１スイッチング素子ＳＷ１または第２スイッチング素子ＳＷ２のいずれかの単位ＨＢＴ１０１に所定のベース電流を印加してコレクタ−エミッタ間を導通させる。あるいはベース電流を０としてコレクタ−エミッタ間を遮断する。これにより共通入力端子ＩＮ−第１出力端子ＯＵＴ１間または、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかに信号経路を形成する。
図８（Ａ）はこれらを概略的に示したものであり、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１によってＨＢＴ１が構成され、第１スイッチング素子ＳＷ１の単位ＦＥＴ１０２によってＦＥＴ１が構成される様子を示す。同様に、第２スイッチング素子ＳＷ２の単位ＨＢＴ１０１によって図８（Ａ）に示すＨＢＴ２が構成され、第２スイッチング素子ＳＷ２の単位ＦＥＴ１０２によってＦＥＴ２が構成される様子を示している。
以上、第２の実施形態のスイッチ回路装置の動作として、第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号であって、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のどちらかが導通する場合を示した。
しかし第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が両方Ｌレベルの場合もあり、両方ＬレベルのときはＳＷ１およびＳＷ２が両方遮断する。
図９は、図８（Ｂ）の回路を化合物半導体基板に集積化したスイッチＭＭＩＣのパターン例を示す。
半絶縁性ＧａＡｓ基板に複数の半導体層を積層した基板にスイッチを行う第１および第２スイッチング素子ＳＷ１、ＳＷ２を配置する。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、電源端子ＶＤＤ、接地端子ＧＮＤとなる各パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｖ、Ｇが基板の周辺に設けられている。
第１スイッチング素子ＳＷ１側と第２スイッチング素子ＳＷ２および各パッドは、チップの中心に対して対称に配置されている。従って、以下第１スイッチング素子ＳＷ１側について説明するが第２スイッチング素子ＳＷ２側も同様である。
第１スイッチング素子ＳＷ１は、単位素子１００を複数並列接続して構成され、各単位素子１００は単位ＨＢＴ１０１および単位ＦＥＴ１０２からなる。単位ＨＢＴ１０１および単位ＦＥＴ１０２は、半絶縁性ＧａＡｓ基板上の複数の半導体層を所定のメサ形状にエッチングして形成される。また、半導体層よりなる伝導領域によって抵抗などのスイッチＭＭＩＣを構成する素子が形成される。尚、後述するが本実施形態の伝導領域は不純物領域であり、基板に達する分離領域２０により他の領域から分離される。
単位ＨＢＴ１０１の１層目のエミッタ電極９、ベース電極８、コレクタ電極７は、オーミック金属層により櫛歯状に形成される。２層目のエミッタ電極１５およびコレクタ電極１３は配線金属層により形成され、エミッタ電極１５は１層目のエミッタ電極９と同様の櫛歯状に形成される。２層目のコレクタ電極１３は、コレクタ配線１３０により他の単位ＨＢＴ１０１のコレクタ電極１３と接続し、共通入力端子パッドＩに接続する。２層目のエミッタ電極１５上には金メッキ層によるエミッタ配線１５０が形成され、他の単位ＨＢＴ１０１のエミッタ電極１５と接続し、第１出力端子パッドＯ１に接続する。またコレクタ配線１３０上にも金メッキ層が重畳されている。
単位ＨＢＴ１０１はベース電流を引き込むため、エミッタ電極９、１５およびコレクタ電極７、１３をバイアスポイントＢＰとなるＧＮＤパッドＧに接続する。エミッタ電極１５はエミッタ配線１５０により第１出力端子パッドＯ１に共通接続されている。従って出力端子パッドＯ１とＧＮＤパッドＧを接続することによりエミッタ電極９、１５をバイアスポイントＢＰに接続できる。またコレクタ電極１３はコレクタ配線１３０により共通接続されている。従ってコレクタ配線１３０とＧＮＤパッドＧを分離素子３０の抵抗を介して接続することによりコレクタ電極７、１３をバイアスポイントＢＰに接続できる。バイアスポイントＢＰ（ＧＮＤパッドＧ）は、図９の如く第１出力端子パッドＯ１と第２出力端子パッドＯ２の間で、共通入力端子パッドＩと反対側に配置する。この配置により、特に新たなスペースを確保することなく単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極にバイアス電位を与えることができる。
単位ＦＥＴ１０２の１層目のドレイン電極１０、ソース電極１１はオーミック金属層により島状に形成される。２層目のドレイン電極１６は配線金属層により島状に形成される。２層目のドレイン電極１６上には金メッキ層によるドレイン配線１６０が形成され、他の単位ＦＥＴ１０２のドレイン電極と接続し、電源端子パッドＶに接続する。
単位ＨＢＴ１０１と単位ＦＥＴ１０２は、分離領域２０を介して隣接して配置され、単位ＨＢＴ１０１のベース電極８と、単位ＦＥＴ１０２のソース電極１１が配線金属層により形成される接続配線１７によって接続され、１つの単位素子１００を構成する。
ソース電極１１およびドレイン電極１０間の伝導領域（不純物領域）２３にはゲート金属層からなるゲート電極１２が設けられる。ゲート電極１２は、配線金属層からなるゲート配線１２０によって他の単位ＦＥＴ１０２のゲート電極１２と接続し、コントロール抵抗Ｒ１を介して第１制御端子パッドＣ１に接続する。
第１出力端子パッドＯ１と、接地端子パッドＧ間には分離素子３０となる抵抗が接続される。また、電源端子パッドＶ−ドレイン配線１６０間、および共通入力端子パッドＩ−接地端子パッドＧ間にも分離素子３０となる抵抗が接続される。分離素子は高周波信号の漏出を防止する。
コントロール抵抗Ｒ１および分離素子３０の抵抗は、分離領域２０により分離された伝導領域２３である。
また、各パッドの周辺およびゲート配線１２０の周辺にはそれぞれ、アイソレーション向上のため、周辺伝導領域（不純物領域）１７０が設けられる。
単位素子１００の拡大平面図は、図２と同様である。図２を参照し、櫛歯状パターンの単位ＨＢＴ１０１にそれぞれ単位ＦＥＴ１０２が接続し、櫛歯状の単位素子１００が並列接続されて能動素子２００である第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２が構成される。
第１スイッチング素子ＳＷ１は、単位素子１００が並列接続したものである。つまりコレクタ配線１３０によって各単位ＨＢＴ１０１のコレクタ電極１３、７が互いに接続され、またエミッタ配線１５０によって各単位ＨＢＴ１０１のエミッタ電極１５、９が互いに接続される。尚、コレクタ電極７、１３は隣り合う単位素子１００で共用している。更に、単位ＦＥＴ１０２のゲート配線１２０によって、各単位ＦＥＴ１０２のゲート電極１２が互いに接続され、単位ＦＥＴ１０２のゲート配線１２０は第１制御端子Ｃｔｌ１に接続する。ドレイン配線１６０によって各単位ＦＥＴ１０２のドレイン電極１０、１６が互いに接続され、電源端子ＶＤＤに接続する。
また、単位ＦＥＴ１０２の各ゲート電極１２は動作領域外に延在し、配線金属層によるゲート配線１２０と接続する。ゲート配線１２０はゲート電極１２同士を配線し、制御端子に接続する。ゲート配線の周囲にも分離領域２０を配置する。尚、第２スイッチング素子ＳＷ２も同様である。
これ以外の構成は、図２の単位素子と同様であるので説明は省略する。
図１０は、第２の実施形態の単位素子１００を説明する図であり、図１０（Ａ）が図２のａ−ａ線断面図、図１０（Ｂ）が図２のｂ−ｂ線断面図、図１０（Ｃ）が単位ＨＢＴ１０１の斜視図、図１０（Ｄ）が単位ＦＥＴ１０２の斜視図である。尚、図１０（Ｃ）（Ｄ）では２層目以上の電極を省略している。
既述の如く単位素子１００（能動素子２００）を構成する各半導体層は、能動素子２００の用途により適宜選択する。スイッチ回路装置に用いる能動素子２００の場合、単位ＨＢＴ１０１のコレクタ層３がｎ型ＩｎＧａＰ層となる。これ以外の構成は、第１の実施形態の単位素子１００と同様であるので説明は省略する。
第２の実施形態においても、ｎ型ＡｌＧａＡｓ層（またはｎ型ＧａＡｓ層）１８はエミッタ層５ａのＩｎＧａＰ層と選択的にエッチングされ、再現性の良い厚みを持つレッジＬを形成できる。またエミッタ層５ａのＩｎＧａＰ層はベース層４ａのｐ＋型ＧａＡｓ層と選択的にエッチングすることが可能となる。
また、ｎ型ＩｎＧａＰ層１９を設けることにより、単位ＦＥＴ１０２のゲート電極を形成するｎ型ＡｌＧａＡｓ層１８表面を選択エッチングで露出することができる。更に、単位ＦＥＴ１０２のゲート電極１２は、ｎ型ＡｌＧａＡｓ層１８ｂ上に形成され、埋め込み部１２ｂはｎ型ＡｌＧａＡｓ層１８ｂ内に位置する。これにより、ＩｎＧａＰ層表面でのＰｔの異常拡散を防止し、所定の耐圧を確保することができる。
第２の実施形態においても、単位素子１００毎に単位ＦＥＴ１０２と単位ＨＢＴ１０１が近接して接続される。そして単位ＨＢＴ１０１と単位ＦＥＴ１０２の半導体層の積層構造は同一であり、単位ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、それぞれ単位ＦＥＴ１０２の相当する半導体層と連続している。従って、単位ＨＢＴ１０１の動作による発熱を単位ＦＥＴ１０２に伝えることが可能となる。単位ＦＥＴ１０２のドレイン電流は負の温度係数を有するため、単位ＨＢＴ１０１のベース電流も負の温度係数を持つ。従って、単位ＨＢＴ１０１の発熱は単位ＨＢＴ１０１のコレクタ電流を低減させることになる。
このようなメカニズムを採用することにより、エミッタバラスト抵抗やベースバラスト抵抗など一切の高周波特性を劣化させる要因を付加することなく二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。
図１０の如く、スイッチ回路装置２２０に用いる単位素子１００の場合、単位ＨＢＴ１０１は、エミッタ層５ａとベース層４ａとで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。更にこれに加え、コレクタ層３とベース層４ａとでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層５ａをエミッタとして動作する順方向のトランジスタ動作時（以下順トランジスタ動作時）と、エミッタ層５ａをコレクタとして動作する逆方向のトランジスタ動作時（以下逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを設計し、コレクタ−エミッタ間電圧を０Ｖ、コレクタ−エミッタ間電流を０Ａ付近のバイアスで動作させる。本実施形態では、このようにベースを基準としてエミッタとコレクタが対称なＨＢＴ（以下対称型ＨＢＴ）を採用する。
スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に高く電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また単位ＨＢＴ１０１として、対称型ＨＢＴを使用することによりコレクタ−エミッタ間消費電流を０Ａとするため省エネルギー動作が可能となる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴでコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。
図１１の特性図を参照して、対称型ＨＢＴについて説明する。図は、対称型ＨＢＴの、所定のベース電流ＩＢにおけるコレクタ−エミッタ電圧ＶＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。
ある所定のベース電流ＩＢにおいてコレクタ−エミッタ電圧ＶＣＥおよびコレクタ電流Ｉｃが正（＋）値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。
図１１（Ａ）のごとく、対称型ＨＢＴは、太線の如く順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶＣＥ／ΔＩＣ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶＣＥ’／ΔＩＣ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層５ａとコレクタ層３は基本的に同じ構造とする。例えば、エミッタ層５ａにＩｎＧａＰ層を使用する場合はコレクタ層３にもＩｎＧａＰ層を使用する。そして、エミッタ層５ａとコレクタ層３にＩｎＧａＰ層を使用する場合はＧａＡｓ層またはＡｌＧａＡｓ層（ベース層４ａ、サブコレクタ層２およびｎ型ＡｌＧａＡｓ層１８ａ）とそれぞれ格子整合させる。また、エミッタ層５ａとコレクタ層３にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。
そして、エミッタ層５ａの不純物濃度とコレクタ層３の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。
対称型ＨＢＴはコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。
図１１（Ｂ）は、対称型ではないＨＢＴの特性を示す。対称型でないＨＢＴでは、順トランジスタの立ち上がり電圧が０Ｖでなく、百〜数百ｍＶ程度のオフセット電圧ＶＯＦＦを持つ。この場合、コレクタ−エミッタ間電圧ＶＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間において若干の消費電流が発生してしまう。さらにエミッタとコレクタの構造が異なるため、太線の如く順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’が大きく異なる。
ここで太線は動作の負荷線を表し、動作の半分は逆トランジスタの動作である。すなわち、コレクタ−エミッタ間電圧ＶＣＥを０Ｖにバイアスしたとき、動作の負荷線はバイアスポイント付近で折れ曲がり、歪レベルが非常に悪くなってしまう。また逆トランジスタの電流は順トランジスタの電流に比べ非常に少ないため、通過させることのできるパワーは非常に小さい。さらに逆トランジスタ動作時のオン抵抗Ｒｏｎ’が非常に大きいためインサーションロスが非常に大きくなる。
一方、対称型ＨＢＴは、エミッタとコレクタを基本的にほぼ同じ構造(同じ化合物半導体およびほぼ同じ不純物濃度)とする。従って図１１（Ａ）のごとく対称型ＨＢＴはオフセット電圧がほぼ０Ｖである。従って、コレクタ−エミッタ間電圧ＶＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間の消費電流を０Ａにできる。また動作の負荷線はバイアスポイントで折れ曲がることが無いため歪レベルを良好にできる。さらに逆トランジスタの電流と順トランジスタの電流は同じであるため、通過させることのできるパワーを大きくできる。また逆トランジスタ動作時のオン抵抗Ｒｏｎ’は順トランジスタ動作時のオン抵抗Ｒｏｎと同様に小さいためインサーションロスを小さくすることができる。
図１２および図１３は、スイッチング素子２００となる単位素子１００の他の形態を示す。スイッチング素子２００の場合、各単位素子１００のエピタキシャル層の構造は、基本的には図１０に示す構造であるが、以下に示す構造であってもよい。
図１２（Ａ）は、図２のａ−ａ線断面に相当する単位素子１００の断面図であり、図１２（Ｂ）は図２のｂ−ｂ線断面に相当する単位ＨＢＴ１０１断面図である。
既述の如く本実施形態によれば、バラスト抵抗層を設けなくても二次降伏の発生を防ぐことができる。しかし、単位素子１００を構成する単位ＦＥＴ１０２や単位ＨＢＴ１０１の設計によっては二次降伏が十分防止できない場合がある。また単位ＨＢＴ１０１に非常に大きな電流を流す場合も二次降伏の発生を完全に回避することは困難である。そのような場合には単位ＨＢＴ１０１のエピタキシャル構造にバラスト抵抗層を入れることにより重ねて二次降伏対策を取ると良い。
すなわちエミッタ層５ａ側にバラスト抵抗層としてｎ−型ＧａＡｓ層３３ｂを配置する。またスイッチ回路装置２２０の場合は、単位ＨＢＴ１０１はエミッタおよびコレクタがベースに対して対称的に動作するため、コレクタ層３側にもバラスト抵抗層としてｎ−型ＧａＡｓ層３３ａを配置する。所定の抵抗値を有するｎ−型ＧａＡｓ層３３ａ、３３ｂがバラスト抵抗層となるため、１つの単位素子１００に電流が集中することによる二次降伏の発生を防止できる。
バラスト抵抗層３３ａ、３３ｂはノンドープのＧａＡｓ層で形成しても良いし、ｎ−型ＩｎＧａＰ層やノンドープＩｎＧａＰ層でもよい。他の半導体層は図１０（Ｂ）と同様である。従来のＨＢＴ３２０’ではバラスト抵抗を設けることにより高周波特性が劣化するが、本実施形態は温度補償型の単位素子１００により能動素子２００を構成するため、バラスト抵抗を設ける場合であっても、従来のＨＢＴよりは低い抵抗値のバラスト抵抗で同じ効果を得ることができる。従ってバラスト抵抗を設けることによる高周波特性の劣化の程度を、従来より少なくすることができる。
この場合、図１２（Ａ）の如く、単位ＦＥＴ１０２にもｎ−型ＧａＡｓ層３３が配置されるが単位ＦＥＴ１０２に流れる電流はわずかであり、ｎ−型ＧａＡｓ層３３を設けることによる影響は少ない。
図１３は、エミッタ電極９のコンタクト層をノンアロイオーミック層とする場合である。図１３（Ａ）が図１０の単位ＨＢＴ１０１においてノンアロイオーミック層を設ける場合であり、図１３（Ｂ）は図１２のバラスト抵抗層を設ける構造において、更にノンアロイオーミック層を設ける場合である。尚、図１３は単位ＨＢＴ１０１の断面図のみ示す。
ノンアロイオーミック層３１はエミッタコンタクト層６ａのコンタクト抵抗を低減するために、エミッタコンタクト層６ａ上に設けられる。ノンアロイオーミック層３１はｎ＋型ＩｎＧａＡｓ層である。この場合、エミッタコンタクト層６ａはｎ＋型ＧａＡｓ層であり、他の半導体層も図１０（Ｂ）と同様である。図示はしないが、このとき同時に単位ＦＥＴ１０２においてもコンタクト層６ｂｓ、６ｂｄ上にノンアロイオーミック層３１が設けられる。
本実施形態では上記の対称型ＨＢＴを単位ＨＢＴ１０１に用い、スイッチ回路装置を構成する。これによりコレクタ−エミッタ間の消費電流が０Ａのスイッチ回路が実現する。さらに対称型ＨＢＴは順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’がほぼ等しいため、高周波信号の振幅においてコレクタ−エミッタ電圧ＶＣＥが正の部分と、コレクタ−エミッタ電圧ＶＣＥが負の部分の切り替え部分において線形性が良いスイッチ回路を得られる。
ＧａＡｓＭＥＳＦＥＴやＨＥＭＴによるスイッチ回路は、ドレイン−ソース間のバイアスが０Ｖのためドレイン−ソース間の消費電流が０Ａで、高周波信号の振幅においてドレイン−ソース電圧ＶＤＳが正の部分と、ドレイン−ソース電圧ＶＤＳが負の部分の切り替え部分において線形性が良い。つまり本実施形態のスイッチ回路装置２２０は、ＧａＡｓＭＥＳＦＥＴやＨＥＭＴのスイッチ回路装置と同様の長所を有している。さらに、ユニポーラデバイスのＦＥＴよりもバイポーラデバイスのＨＢＴの方が圧倒的にオン抵抗が低い。本実施形態のスイッチング素子は、単位ＨＢＴ１０１に単位ＦＥＴ１０２を接続した単位素子１００により構成されるため、オン抵抗においてＨＢＴの特性を得ることができる。つまりスイッチ回路装置２２０は高周波特性が大幅に向上し、チップサイズを大幅に小型化できる。
図１４には、パッドおよび配線の断面図を示す。図１４（Ａ）および図１４（Ｂ）が図９のｄ−ｄ線断面図であり、図１４（Ｃ）が図９のｅ−ｅ線断面図である。
共通入力端子パッドＩ、第１出力端子パッドＯ１、第１制御端子パッドＣ１（第２スイッチング素子ＳＷ２側も同様）、電源端子パッドＶ、接地端子パッドＧとなるパッドＰおよびゲート配線１２０は、図の如くサブコレクタ層（ｎ＋型ＧａＡｓ）層上に設けられている。パッドＰおよびゲート配線１２０は窒化膜５１を介してサブコレクタ層２上に設けられる（図１４（Ｂ））か、サブコレクタ層２上に直接設けられ、サブコレクタ層２表面とショットキー接合を形成する（図１４（Ａ）、（Ｃ））。
そこで、パッドＰおよびゲート配線１２０周辺のアイソレーション対策として、パッドＰおよびゲート配線１２０の周囲に周辺伝導領域１７０を配置する。周辺伝導領域１７０は既述の如く伝導領域２３であり、絶縁化領域２０によって他の領域と分離される。
次に、図１５から図１７を参照して、本発明の第３の実施形態を示す。
第３の実施形態は、第２の実施形態のスイッチ回路装置２２０においてロジック回路を設けることにより、１つの制御端子で動作を可能とするスイッチ回路装置である。
図１５は回路図である。尚、図１５においては図８（Ａ）と同様の回路概要図を示すが、第１および第２スイッチング素子ＳＷ１、ＳＷ２は実際には図８（Ｂ）に示す構成である。
図１５（Ａ）は、ロジック回路として抵抗負荷のインバータ回路４１を接続した場合である。すなわち、抵抗負荷４１１と、ＧａＡｓ ＭＥＳＦＥＴ４１２（ピンチオフ電圧Ｖｐ＝０．２５Ｖ：エンハンスメント型）を接続点ＣＰにて直列接続し、接続点ＣＰと、例えば第２スイッチング素子ＳＷ２のＦＥＴ２のゲートとを、コントロール抵抗Ｒ２を介して接続する。また、ＭＥＳＦＥＴ４１２のゲートは、１つの制御端子Ｃｔｌに接続する。
図１５（Ｂ）は、ロジック回路としてエンハンスメント型／ディプレッション型ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）のインバータ回路４１を接続した場合である。すなわち、ディプレッション型ＭＥＳＦＥＴ４１３（ピンチオフ電圧Ｖｐ＝−０．４Ｖ）のソースおよびゲートと、エンハンスメント型ＭＥＳＦＥＴ４１４（ピンチオフ電圧Ｖｐ＝０．２５Ｖ）のドレインを接続点ＣＰにより直列接続し、接続点ＣＰと、例えばＦＥＴ２のゲートをコントロール抵抗Ｒ２を介して接続する。また、エンハンスメント型ＭＥＳＦＥＴ４１４のゲートを、１つの制御端子Ｃｔｌに接続する。図１５の何れも、他の構成要素は第２実施形態と同様であるので、説明は省略する。
このようにインバータ回路４１を接続することにより、制御端子Ｃｔｌに印加された制御信号が第１スイッチング素子ＳＷ１のＦＥＴ１のゲートに印加され、制御信号の相補信号が第２スイッチング素子ＳＷ２のＦＥＴ２のゲートに印加される。すなわちＳＰＤＴスイッチＭＭＩＣで制御端子を１つにできる。
ロジック回路４１も、抵抗及び／又はＭＥＳＦＥＴで形成できる。つまりロジック回路を内蔵したスイッチＭＭＩＣを、ＧａＡｓ基板の１チップに全て集積化することができる。
図１６は、図１５（Ｂ）に示したエンハンスメント型／ディプレッション型ＤＣＦＬのインバータ回路４１を示す。図１６（Ａ）は平面パターン図であり、図１６（Ｂ）は図１６（Ａ）のｆ−ｆ線断面図である。
Ｄ型ＦＥＴ４１３は図１０（Ａ）（Ｄ）に示した単位ＦＥＴ１０２と同様である。すなわち、配線金属層よりなる２層目のソース電極１３５ｄとドレイン電極１３６ｄ間に第１ゲート電極１２７が配置される。ソース電極１３５ｄおよびドレイン電極１３６ｄの下方にはオーミック金属層よりなる１層目のソース電極１１５ｄ及びドレイン電極１１６ｄが配置され、二点鎖線で示す分離領域２０により動作領域が分離される。ソース電極１１５ｄおよびドレイン電極１１６ｄは、コンタクト層６ｂｓｄ、６ｂｄｄとそれぞれ接続する。
第１ゲート電極１２７はソース電極およびドレイン電極間に配置され、動作領域外で２層目のソース電極１３５ｄに接続する。また、第１ゲート電極１２７は、ｎ型ＡｌＧａＡｓ層１８ｂ表面に形成され、埋め込み部１２７ｂはｎ型ＡｌＧａＡｓ層１８ｂ内に位置する。そしてＤ型ＦＥＴ４１３のチャネル層は単位ＦＥＴ１０２のチャネル層と同様、チャネル下部層(ｎ型ＩｎＧａＰ層)５ｂおよびチャネル上部層（ｎ型ＡｌＧａＡｓ層）１８ｂから構成される。
一方、Ｅ型ＦＥＴ４１４のチャネル層はチャネル下部層(ｎ型ＩｎＧａＰ層)５ｂのみから構成される。そしてＥ型ＦＥＴ４１４において、配線金属層よりなる２層目のソース電極１３５ｅとドレイン電極１３６ｅが交互に配置され、その間のチャネル下部層（ｎ型ＩｎＧａＰ層）５ｂ表面に第２ゲート電極１２８が配置される。第２ゲート電極１２８のゲート金属層は、たとえばＴｉ／Ｐｔ／Ａｕであり、第１ゲート電極１２７と異なり埋め込みゲート電極構造は採用しない。
ソース電極１３５ｅおよびドレイン電極１３６ｅの下方にはオーミック金属層よりなる１層目のソース電極１１５ｅ及びドレイン電極１１６ｅが配置される。ソース電極１１５ｅおよびドレイン電極１１６ｅは、コンタクト層６ｂｓｅ、６ｂｄｅとそれぞれ接続する。
Ｅ型ＦＥＴ４１４の端部の２層目のドレイン電極１３６ｅ（１層目のドレイン電極１１６ｅも同様）はＤ型ＦＥＴ４１３の２層目のソース電極１３５ｄ（１層目のソース電極１１５ｄも同様）と共用している。同様にＥ型ＦＥＴ４１４の端部のドレインコンタクト層６ｂｄｅはＤ型ＦＥＴ４１３のソースコンタクト層６ｂｓｄと共用している。
このように、Ｄ型ＦＥＴ４１３とＥ型ＦＥＴ４１４は、第１および第２ゲート電極１２７、１２８を形成する半導体層を異ならせる。これにより、第１ゲート電極１２７の底部（埋め込み部１２７ｂ底部）からチャネル下部層５ｂの底部までの距離の設定および、第２ゲート電極の底部からチャネル下部層５ｂの底部までの距離の設定によってそれぞれ所定のピンチオフ電圧Ｖｐを実現している。
ロジック回路を構成する場合、Ｅ型ＦＥＴ４１４の第２ゲート電極１２８は埋め込みゲート電極構造とせず、第１ゲート電極１２７のみ埋め込みゲート電極構造とする。既述の如く、第１ゲート電極１２７の埋め込み部１２７ｂは、ｎ型ＡｌＧａＡｓ層１８ｂ内に位置するため、ＩｎＧａＰ層表面におけるＰｔの異常拡散は防止できる。一方Ｅ型ＦＥＴ４１４においては大きな耐圧が必要ないため、埋め込みゲート電極構造としなくても十分所定の耐圧を確保できる。
更に、第１ゲート電極１２７と、第２ゲート電極１２８は、それぞれチャネル上部層（ｎ型ＡｌＧａＡｓ層）１８ｂ表面およびチャネル下部層（ｎ型ＩｎＧａＰ層）５ｂ表面に形成する。この場合、第１ゲート電極１２７を形成する表面を露出するリセスエッチングは、ｎ型ＩｎＧａＰ層１９ｂとチャネル上部層（ｎ型ＡｌＧａＡｓ層）１８ｂの選択エッチングにより再現性良く実施できる。また、第２ゲート電極１２８を形成する表面を露出するリセスエッチングは、チャネル上部層（ｎ型ＡｌＧａＡｓ層）１８ｂとチャネル下部層（ｎ型ＩｎＧａＰ層）５ｂの選択エッチングにより再現性良く実施できる。
このように、チャネル下部層(ｎ型ＩｎＧａＰ層)５ｂとｎ＋型ＧａＡｓ層６間に、ｎ型ＩｎＧａＰ層１９ｂとチャネル上部層（ｎ型ＡｌＧａＡｓ層）１８ｂを配置することにより、Ｄ型ＦＥＴ４１３およびＥ型ＦＥＴ４１４共に、第１ゲート電極１２７および第２ゲート電極１２８を形成する表面を露出するリセスエッチングが、それぞれ選択エッチングで実施できる。
尚、図１５（Ａ）に示すロジック回路の場合にもＥ型ＦＥＴ４１２が必要となる。一方、第１スイッチング素子ＳＷ１（第２スイッチング素子ＳＷ２も同様）を構成する単位ＦＥＴ１０２は、Ｄ型ＦＥＴである。つまり、図１５（Ａ）の場合も、同一基板および同一半導体層上にロジック回路のＥ型ＦＥＴ４１２および単位ＦＥＴ１０２のＤ型ＦＥＴを形成する必要がある。この場合単位ＦＥＴ１０２（Ｄ型ＦＥＴ）とロジック回路のＥ型ＦＥＴ４１２の断面図は、パターン上Ｄ型ＦＥＴとＥ型ＦＥＴが隣接することはないが、それぞれ図１６（Ｂ）と同様となる。つまり単位ＦＥＴ１０２（Ｄ型ＦＥＴ）の第１ゲート電極１２７とロジック回路のＥ型ＦＥＴ４１２の第２ゲート電極１２８を形成する表面を露出するリセスエッチングがそれぞれ選択エッチングで実施できる。
図１７は、ロジック回路を含むスイッチ回路装置において、図１２（Ｂ）の如く、バラスト抵抗層を配置した場合の、図１６（Ｂ）に対応するＤ型ＦＥＴ４１３およびＥ型ＦＥＴ４１４の断面図である。
単位ＨＢＴ１０１は同様に対称型ＨＢＴであり、同一基板および同一半導体層に集積化されるＤ型ＦＥＴ４１３およびＥ型ＦＥＴ４１４にも同様にバラスト抵抗層３３ａ、３３ｂが配置される。
ロジック回路の動作電流はわずかであるため、この場合のバラスト抵抗層３３ａ、３３ｂはロジック回路の動作に影響を与えることはない。またこれらのバラスト抵抗層３３ａ、３３ｂが配置された場合であっても、第１ゲート電極１２７、第２ゲート電極１２８を形成する表面を露出するリセスエッチングは選択エッチングで実施することが可能である。また、図１５（Ａ）のロジック回路のＥ型ＦＥＴ４１２と単位ＦＥＴ１０２（Ｄ型ＦＥＴ）も隣接してはいないが図１７と同様である。すなわち第１ゲート電極１２７および第２ゲート電極１２８のリセスエッチングを選択エッチングで行うことが可能となる。
図１８は、第４の実施形態を示す回路概要図である。
第４の実施形態は、ＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。第２の実施形態と同様、図１８は図８（Ａ）に対応する回路概要図を示すが、各スイッチング素子ＳＷは実際には図８（Ｂ）に示す構成である。
ＳＰ３Ｔは、それぞれスイッチング素子ＳＷを直列に多段接続した第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３からなる。第１スイッチング素子群Ｓ１の一端のコレクタ、第２スイッチング素子群Ｓ２の一端のコレクタ、および第３スイッチング素子群Ｓ３の一端のコレクタが共通で、第１ＲＦポートに接続する。第１ＲＦポートは、例えば共通入力端子ＩＮである。
第１スイッチング素子群Ｓ１はスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３を直列に接続したものである。スイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３はそれぞれ、図８（Ｂ）と同様、単位ＨＢＴ１０１のベースに単位ＦＥＴ１０２のソースを接続した単位素子１００を複数並列接続して構成される。単位素子１００の断面図および斜視図は図１０と同じである。スイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３となる各能動素子２００の単位ＨＢＴ１０１を統括してそれぞれＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３と示し、各能動素子２００の単位ＦＥＴを統括してＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３と示した。
ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はＭＥＳＦＥＴであり、ソースがそれぞれＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のベースに接続している。そして、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３の各ゲートがそれぞれコントロール抵抗Ｒ１１、Ｒ１２、Ｒ１３を介して第１制御端子Ｃｔｌ１に接続する。
また第２スイッチング素子群Ｓ２はスイッチング素子ＳＷ２−１、ＳＷ２−２、ＳＷ２−３を直列に接続したものである。スイッチング素子ＳＷ２−１、ＳＷ２−２、ＳＷ２−３を構成するＨＢＴ２−１、ＨＢＴ２−２、ＨＢＴ２−３のベースは、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のソースとそれぞれ接続し、各ゲートがコントロール抵抗Ｒ２１、Ｒ２２、Ｒ２３を介して第２制御端子Ｃｔｌ２に接続する。他の構成は、第１スイッチング素子ＳＷ１と同様である。
第３スイッチング素子群Ｓ３はスイッチング素子ＳＷ３−１、ＳＷ３−２、ＳＷ３−３を直列に接続したものである。スイッチング素子ＳＷ３−１、ＳＷ３−２、ＳＷ３−３を構成するＨＢＴ３−１、ＨＢＴ３−２、ＨＢＴ３−３のベースもＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３のソースとそれぞれ接続し、各ゲートがコントロール抵抗Ｒ３１、Ｒ３２、Ｒ３３を介して第３制御端子Ｃｔｌ３に接続する。
更に、第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３の他端の各エミッタが、それぞれ第２ＲＦポートである第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する。
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はＨレベルまたはＬレベルであり、Ｈレベルの信号が印加されたＦＥＴがオンして対応するＨＢＴのベースに電流を供給する。これにより、ＨＢＴにベース電流が供給されたスイッチング素子がオンして信号経路を形成し、共通入力端子ＩＮに入力された高周波アナログ信号をオンとなったスイッチング素子に対応する出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。また各ＨＢＴのコレクタおよびエミッタとＧＮＤ間の分離素子３０、および各ＦＥＴのドレインとＶＤＤ間の分離素子３０はすべてインダクタを使用している。他の構成要素は、第２の実施形態と同様であるので説明は省略する。
図１８のスイッチ回路装置は、ＨＢＴのオン電圧（ベース−エミッタ間電圧）ＶＢＥが例えば２．０Ｖであり、ＦＥＴのピンチオフ電圧Ｖｐが−０．４Ｖであるため、ＨＢＴのエミッタおよびコレクタの電位より制御端子の電位が１．６Ｖ以上高くなった時点でＦＥＴとＨＢＴが共にオンし始める。従って、制御端子に３Ｖが印加されてオン状態となったスイッチング素子において、分離素子３０はインダクタであるためインダクタを流れるベース電流による電圧ドロップは０Ｖであり、ＨＢＴとＦＥＴは十分オンし、オン側のスイッチング素子のエミッタ−コレクタ間が導通する。一方オフ側は制御端子に０Ｖが印加されているため、１．６Ｖの振幅のパワーに耐えることができる。このとき、ＳＰ３Ｔは３段構成のため、１．６Ｖの振幅は２９．６ｄＢｍのパワーに対応し、ＣＤＭＡ携帯電話用途に十分使用できる。また各ＨＢＴのエミッタ、コレクタ両方をＧＮＤ電位に接続しており、各ＨＢＴのベース電流の引き込みに使用している。尚ＣＤＭＡ携帯電話用スイッチ回路装置などハイパワー用途においてはＨＢＴを駆動するベース電流が大きいため分離素子３０としては、ベース電流が流れることによる電圧ドロップが無いインダクタを使用する。
図１９は、第５の実施形態を示す回路図である。第５の実施形態は、ＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。
ＳＰ３Ｔは、それぞれスイッチング素子ＳＷを直列に多段接続した第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３からなる。第１スイッチング素子群Ｓ１の一端のコレクタ、第２スイッチング素子群Ｓ２の一端のコレクタ、および第３スイッチング素子群Ｓ３の一端のコレクタが共通入力端子ＩＮに接続する。
第１スイッチング素子群Ｓ１はスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３を直列に接続したものである。スイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３はそれぞれ、単位ＨＢＴ１０１に単位ＦＥＴ１０２を接続した単位素子１００を複数接続して一点鎖線の如く集合素子２００ａを構成し、さらに集合素子２００ａを複数並列接続して破線の如く能動素子２００を構成する。
単位ＦＥＴ１０２は単位ＨＢＴ１０１にベース電流を供給するための駆動トランジスタである。また単位素子１００の断面図および斜視図は図１０と同じである。
単位ＦＥＴ１０２はソースが単位ＨＢＴ１０１のベースに接続し、ドレインが電源端子ＶＤＤに接続する。そして、１つの単位素子１００は、単位ＨＢＴ１０１のエミッタ、コレクタ、および単位ＦＥＴ１０２のドレイン、ゲートを、他の単位ＨＢＴ１０１の、エミッタ、コレクタ、および単位ＦＥＴ１０２のドレイン、ゲートとそれぞれ共通接続する。
このように本実施形態では、複数の単位素子１００を並列接続して集合素子２００ａを構成し、複数の集合素子２００ａの並列接続により能動素子２００である各スイッチング素子を構成する。
１つの集合素子２００ａは、図１９では３つの単位素子１００を接続する。すなわち３つの単位ＨＢＴ１０１のエミッタを共通接続して集合素子２００ａの共通エミッタＥとし、単位ＨＢＴ１０１のコレクタを共通接続して集合素子２００ａの共通コレクタＣとする。さらに、３つの単位ＦＥＴ１０２のドレインを共通接続して集合素子２００ａの共通ドレインＤとする。単位ＦＥＴ１０２のゲートも同様に共通接続する。
そして、各集合素子２００ａの共通エミッタＥ同士、共通コレクタＣ同士、単位ＦＥＴ１０２のゲート同士をそれぞれ共通接続し、能動素子２００である１段目のスイッチング素子ＳＷ１−１を構成する。２段目のスイッチング素子ＳＷ１−２、３段目のＳＷ１−３も同様である。
また、第２スイッチング素子群Ｓ２は第１スイッチング素子群Ｓ１と同様であり、スイッチング素子ＳＷ２−１、ＳＷ２−２、ＳＷ２−３を直列に接続したものである。第３スイッチング素子群Ｓ３も第１スイッチング素子群Ｓ１と同様であり、スイッチング素子ＳＷ３−１、ＳＷ３−２、ＳＷ３−３を直列に接続したものである。
第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３の一端のコレクタ、すなわち１段目のスイッチング素子を構成する単位ＨＢＴ１０１のコレクタは共通で、第１ＲＦポートに接続する。第１ＲＦポートは、例えば共通入力端子ＩＮである。
また、第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３の他端の各エミッタ、すなわち３段目のスイッチング素子を構成する単位ＨＢＴ１０１のエミッタが、それぞれ第２ＲＦポートである第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する。
単位ＨＢＴ１０１のベースは、単位ＦＥＴ１０２のソースに接続し、各段の単位ＦＥＴ１０２のゲートは、高周波信号の分離素子３０を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３に接続する。
分離素子３０は抵抗であり、交流接地となる第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。分離素子３０の抵抗値は５ＫΩ〜１０ＫΩ程度である。
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベル、またはすべてＬレベルのケースがあり、Ｈレベルの信号が印加された単位ＦＥＴ１０２がオンして対応する単位ＨＢＴ１０１のベースに電流を供給する。これにより、単位ＨＢＴ１０１にベース電流が供給されたスイッチング素子群がオンして１つの信号経路を形成し、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。
また第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３すべてがＬレベルの場合は第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３のすべてが遮断される。
以下、第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３の構成は同様であるので、以下第１スイッチング素子群Ｓ１について説明する。
第１スイッチング素子群Ｓ１の各段のスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、例えば各集合素子２００ａ毎に接続される。すなわち、１つの集合素子２００ａの共通エミッタＥに１つのバイアスポイントＢＰが接続し、１つの共通コレクタＣに１つのバイアスポイントＢＰが接続する。そして各バイアスポイントＢＰには、それぞれ等しいＤＣバイアス電位（例えばＧＮＤ電位）が印加される。
そして、１つの集合素子２００ａの共通エミッタＥとバイアスポイントＢＰ間、および１つの集合素子２００ａの共通コレクタＣとバイアスポイントＢＰ間に、それぞれ１つの高周波信号の分離素子３０を接続する。
スイッチング素子が単位ＨＢＴ１０１により構成される場合、一般的には電流増幅率ｈＦＥは１０００に満たないため、非常に大きなベース電流を必要とする。従って、単位ＨＢＴ１０１のエミッタおよびコレクタを例えば各スイッチング素子毎にそれぞれすべて共通接続し、各スイッチング素子毎にまとめて分離素子３０を介してバイアスポイントＢＰに接続する構成では、分離素子（抵抗）３０を流れるベース電流による電圧ドロップが大きくなる。その結果、単位ＨＢＴ１０１に十分なバイアスを印加することができず、単位ＨＢＴ１０１を十分動作させることができない。
仮に、電流増幅率ｈＦＥが非常に大きく、例えば１０００以上の場合であっても、本実施形態の如く多段接続のスイッチ回路装置の場合は、トータルで必要なベース電流が大きくなる。これはオンするポートの各段の単位ＨＢＴ１０１すべてにベース電流を供給するためである。そして必要なベース電流は、１段の場合の段数倍ではなく、段数の２乗倍大きくなる。
その理由は、例えば３段の場合にはスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３が３つ直列に接続されるため、各単位ＨＢＴ１０１のサイズを３倍にしないとシリーズ接続された第１スイッチング素子群Ｓ１のトータルのオン抵抗が、１段の場合と等しくならないためである。
すなわち３段の場合、各単位ＨＢＴサイズが１段の場合の３倍でありスイッチング素子ＳＷが３段であるので、トータルのベース電流は１段のときの９倍（３×３＝９）となる。
従ってスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３が３段接続されたスイッチ回路装置を駆動するために必要なトータルベース電流は、１段の場合の約１桁大きくなる。このようにベース電流が非常に大きくなると、２つの問題が発生する。
第１の問題は前述の如く、分離素子３０を流れるベース電流による電圧ドロップが大きくなり、単位ＨＢＴ１０１を十分動作させることができない問題である。第２の問題は、携帯電話のベースバンドＬＳＩでは単位ＨＢＴ１０１を駆動できないという問題である。
そこで本実施形態では、第１の問題の対策として櫛歯状に並列接続された複数の単位素子１００で集合素子２００ａを構成し、集合素子２００ａの共通エミッタＥおよび共通コレクタＣを、集合素子２００ａ毎に分離素子３０を介してバイアスポイントＢＰに接続する。バイアスポイントＢＰにはＤＣバイアス（例えばＧＮＤ電位）を印加する。
分離素子３０の抵抗値は通常５〜１０ＫΩである。ベース電流が分離素子３０を流れる際には、抵抗の両端において、ベース電流の大きさに比例した電圧ドロップが発生する。複数並列接続された単位ＨＢＴ１０１をグループ分けし、集合素子２００ａとしてグループ毎にそれぞれ１つの分離素子３０を介してバイアスポイントＢＰに接続することにより、その電圧ドロップを単位ＨＢＴ１０１の動作に影響しない程度に小さくすることができる。
すなわちグループ分けすることによりベース電流を分散できるため、５〜１０ＫΩの各集合素子２００ａに接続する分離素子３０に流れるベース電流が小さくなり、電圧ドロップが小さくなる。また、分離素子３０はインダクタではなく抵抗のため１チップに集積化できる。
単位ＦＥＴ１０２は単位ＨＢＴ１０１にベース電流を供給するため、電源端子ＶＤＤより供給される単位ＦＥＴ１０２のドレイン電流は単位ＨＢＴ１０１のベース電流となる。そして単位ＦＥＴ１０２と電源端子ＶＤＤ間に流れるそのベース電流についても同様である。
すなわち単位ＦＥＴ１０２においても、集合素子２００ａ毎にドレインを共通接続して共通ドレインＤとし、共通ドレインＤ毎に分離素子３０を介して電源端子ＶＤＤに接続する。これらの分離素子３０は各集合素子２００ａ毎に１つ接続される。
単位ＦＥＴ１０２が接続する抵抗３０を流れるベース電流による電圧ドロップが大きくなると、単位ＦＥＴ１０２のドレイン電位が下がり、単位ＦＥＴ１０２のソース−ドレイン間電圧を十分確保できない。これにより単位ＦＥＴ１０２のソース−ドレイン間電圧を流れる電流が小さくなり、結果として単位ＨＢＴ１０１のベース電流が不十分となる。
そこで、単位ＦＥＴ１０２もグループ分けすることで、抵抗３０によるソース−ドレイン間の電圧ドロップが小さくなるので、単位ＨＢＴ１０１を十分動作させることができる。
分離素子３０はインダクタではなく抵抗のため、スイッチ回路装置の全ての構成要素を１チップに集積化できる。また各単位ＨＢＴ１０１のエミッタ、コレクタ両方をＧＮＤ電位に接続しており、エミッタ、コレクタにＤＣバイアス電位を印加すると共に、各単位ＨＢＴのベース電流の引き込みに使用している。
第２の問題についての対策は、各単位ＨＢＴ１０１にそれぞれ単位ＦＥＴ１０２を対応させ、単位ＨＢＴ１０１と単位ＦＥＴ１０２を隣接して配置した温度補償型の単位素子１００を採用することである。すなわち、単位素子１００は、単位ＨＢＴ１０１のベース電流を単位ＦＥＴ１０２により供給し、単位ＦＥＴ１０２には電源端子ＶＤＤから電流を供給する。これにより、単位ＨＢＴ１０１に十分なベース電流を供給でき、単位ＨＢＴ１０１を動作させることができる。
図１９の回路動作の一例について説明する。
［第１制御端子Ｃｔｌ１にＨレベル、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３にＬレベルの信号が印加される場合］
単位ＨＢＴ１０１のオン電圧ＶＢＥを２．０Ｖとし、単位ＦＥＴ１０２のピンチオフ電圧Ｖｐを−０．４Ｖとする。この場合、第１制御端子Ｃｔｌ１の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より、１．６Ｖ（２．０Ｖ−０．４Ｖ）以上高くなった時点で初めて単位ＦＥＴ１０２と単位ＨＢＴ１０１がオンする。ここでは単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。
オン側の、第１制御端子Ｃｔｌ１には３Ｖが印加されるため、第１制御端子Ｃｔｌ１の電位は３Ｖ（３Ｖ−０Ｖ）となり１．６Ｖより十分高い。また、分離素子３０である抵抗を流れるベース電流による電圧ドロップは、上記の如く十分小さいため、単位ＦＥＴ１０２と単位ＨＢＴ１０１は十分オンし、オン側の単位ＨＢＴ１０１のエミッタ−コレクタ間が導通する。
一方オフ側は、単位ＨＢＴ１０１のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３の電位は０Ｖである。第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で単位ＦＥＴ１０２と単位ＨＢＴ１０１がオンするため、オフ側は１．６Ｖの振幅のパワーに耐えることができる。このとき、ＳＰ３Ｔは３段構成のため、１．６Ｖの振幅は２９．６ｄＢｍのパワーに対応し、ＣＤＭＡ携帯電話用途に十分使用できる。
［第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３すべてにＬレベルの信号が印加される場合］
第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３すべてにＬレベルの信号が印加される場合は第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３すべてに０Ｖが印加され、上記と同様すべてのスイッチング素子ＳＷは１．６Ｖの振幅に耐えられる。またここではＲＦポートの共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２および第３出力端子ＯＵＴ３をＧＮＤ電位としている。
ＭＥＳＦＥＴをスイッチング素子とするスイッチ回路装置は、ＲＦポートを仮にＧＮＤ電位にすると考えるとＭＥＳＦＥＴがディプレッション型のため制御端子に接続するゲートに０Ｖを印加してもＭＥＳＦＥＴのチャネルを遮断できず、０Ｖ印加ではオフすることができない。従ってＭＥＳＦＥＴをスイッチング素子とするスイッチ回路装置はＲＦポートをＧＮＤ電位に設定できずプラス電位に設定する必要がある。そして外部の高周波信号ラインはＧＮＤ電位でありＲＦポートと電位が異なるため、外部の高周波信号ラインとＲＦポートを直結することができない。すなわち外部の高周波信号ラインとＲＦポート間をＤＣ的に分離するため、その間に外付けで容量を接続する必要がある。
しかし、本実施形態は単位ＨＢＴおよび単位ＦＥＴによりスイッチング素子を構成し、ＲＦポートをＧＮＤ電位に設定して制御端子に０Ｖを印加することによりオフすることができる。従って外付けで容量を接続する必要がなく、ＦＥＴをスイッチング素子とするスイッチ回路装置に比べ実装面積を減らすことができる。
尚、オフ側では１．６Ｖの振幅のパワーに耐えることができるが、３段接続のため１．６Ｖの振幅は２９．６ｄＢｍのパワーに相当する。つまり、ＣＤＭＡ携帯電話用途に十分適用できる。
第４および第５の実施形態は、何れも３段のＳＰ３Ｔであるが、段数は３段に限らず何段でも良い。また回路はＳＰ３Ｔに限らず、ＳＰ４Ｔ、ＳＰ５Ｔ・・・ＳＰｎＴと出力端子の数がいくつあっても良い。またＤＰＤＴ（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）など、入力端子の数もいくつあっても良く、さらに第３の実施形態の如くロジック回路を設けても良い。
尚、本発明の実施形態の単位ＨＢＴ１０１はすべて対称型のため、第２、第３、第４、第５の実施の形態において、単位ＨＢＴ１０１のエミッタとコレクタを入れ替えても良い。
また、図示は省くが、第２、第３、第４、第５の実施の形態において、抵抗分割などのバイアス回路を設けることにより、単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位に限らず自由に設定できる。
本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）斜視図、（Ｄ）斜視図である。 本発明を説明するための断面図である。 本発明を説明するための（Ａ）回路図、（Ｂ）回路概要図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための（Ａ）回路概要図、（Ｂ）回路図である。 本発明を説明するための平面図である。 本発明を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）斜視図、（Ｄ）斜視図である。 本発明を説明するための特性図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための回路概要図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための断面図である。 本発明を説明するための回路概要図である。 本発明を説明するための回路図である。 従来の技術を説明するための（Ａ）回路図、（Ｂ）断面図である。
符号の説明
１ ＧａＡｓ基板
２ サブコレクタ層
３ 第１半導体層（コレクタ層）
４ 第２半導体層(ｐ＋ＧａＡｓ層)
４ａ ベース層
５ 第３半導体層(ｎ型ＩｎＧａＰ層)
５ａ エミッタ層
６ ｎ＋ＧａＡｓ層
６ａ エミッタコンタクト層
７、１３ コレクタ電極
８ ベース電極
９、１５ エミッタ電極
４ｂ ｐ型バッファ層
５ｂ チャネル下部層
６ｂｓ、６ｂｄ，６ｂｓｅ、６ｂｄｅ、６ｂｓｄ、６ｂｄｄ コンタクト層
１０、１６ ドレイン電極
１１ ソース電極
１２ ゲート電極
１２ｂ 埋め込み部
１７ 接続配線
１８、１８ａ 第４半導体層（ｎ型ＡｌＧａＡｓ層またはｎ型ＧａＡｓ層）
１８ｂ チャネル上部層
１９、１９ａ 第５半導体層（ｎ型ＩｎＧａＰ層）
２０ 分離領域
２３ 伝導領域
３０ 分離素子
３１ ノンアロイオーミック層
３３、３３ａ、３３ｂ バラスト抵抗層
４１ インバータ回路
５１ 窒化膜
１００ 単位素子
１０１ 単位ＨＢＴ
１０２ 単位ＦＥＴ
１１５、１３５、１１５ｅ、１１５ｄ、１３５ｅ、１３５ｄ ソース電極
１１６、１３６、１１６ｅ、１１６ｄ、１３６ｅ、１３６ｄ ドレイン電極
１２０ ゲート配線
１２７ 第１ゲート電極
１２７ｂ 埋め込み部
１２８ 第２ゲート電極
１３０ コレクタ配線
１５０ エミッタ配線
１６０ ドレイン配線
１７０ 周辺伝導領域
２００ 能動素子
２００ａ 集合素子
２１０ パワーアンプ回路装置
Ｒ１、Ｒ２ 抵抗
Ｒ１１、Ｒ１２、Ｒ１３ 抵抗
Ｒ２１、Ｒ２２、Ｒ２３ 抵抗
Ｒ３１、Ｒ３２、Ｒ３３ 抵抗
４１１ 抵抗
４１２ Ｅ型ＦＥＴ
４１３ Ｄ型ＦＥＴ
４１４ Ｅ型ＦＥＴ
Ｌ レッジ
ＥＭ エミッタメサ
ＢＭ ベースメサ
ＣＰ 接続点
ＳＷ、ＳＷ１、ＳＷ２ スイッチング素子
ＳＷ１−１、ＳＷ１−２、ＳＷ１−３ スイッチング素子
ＳＷ２−１、ＳＷ２−２、ＳＷ２−３ スイッチング素子
ＳＷ３−１、ＳＷ３−２、ＳＷ３−３ スイッチング素子
Ｓ１、Ｓ２、Ｓ３ スイッチング素子群
ＩＮ 共通入力端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
ＯＵＴ３ 第３出力端子
Ｃｔｌ 制御端子
Ｃｔｌ１ 第１制御端子
Ｃｔｌ２ 第２制御端子
Ｃｔｌ３ 第３制御端子
ＢＰ バイアスポイント

Claims (27)

  1. 少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、
    前記基板に設けられ、前記半導体層の第１、第２、第３半導体層をそれぞれコレクタ層、ベース層、エミッタ層とし、コレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、
    前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、
    前記３半導体層上に設けられた第４半導体層と、
    該第４半導体層上に設けられ、該第４半導体層とのエッチングの選択比が大きい第５半導体層と、
    前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、を具備し、
    複数の前記単位素子を並列に接続し、前記各単位素子の前記第２トランジスタのドレイン電極を電源端子に接続し、前記第２トランジスタの前記ゲート電極に入力される電圧信号により前記各単位素子の前記第１トランジスタのコレクタ−エミッタ間の電流を変化させることを特徴とする能動素子。
  2. １つの前記単位素子は、前記第２トランジスタの前記ドレイン電極、前記ゲート電極、および前記第１トランジスタの前記エミッタ電極、前記コレクタ電極を、他の前記単位素子の対応する前記各電極とそれぞれ並列に共通接続することを特徴とする請求項１に記載の能動素子。
  3. 前記第２トランジスタのチャネル層の一部は、前記エミッタ層と同一の半導体層に設けることを特徴とする請求項１に記載の能動素子。
  4. 前記ベース層および前記コレクタ層となる前記半導体層は、前記第２トランジスタに連続することを特徴とする請求項１に記載の能動素子。
  5. 前記第１トランジスタの前記各電極は櫛歯状に設けられて第１の方向に延在し、前記第２トランジスタの前記ゲート電極は第２の方向に延在することを特徴とする請求項１に記載の能動素子。
  6. 前記ベース層はｐ＋型ＧａＡｓ層であることを特徴とする請求項１に記載の能動素子。
  7. 前記エミッタ層はＩｎＧａＰ層であることを特徴とする請求項１に記載の能動素子。
  8. 前記第１トランジスタのコレクタ電流が負の温度係数を有することを特徴とする請求項１に記載の能動素子。
  9. 前記第２トランジスタの各ゲート電極は、前記第４半導体層上に設けることを特徴とする請求項１に記載の能動素子。
  10. 前記第２トランジスタの各ゲート電極は、最下層金属の一部を前記第４半導体層内に埋め込むことを特徴とする請求項１に記載の能動素子。
  11. 少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、
    前記基板に設けられ、前記半導体層の第１、第２、第３半導体層をそれぞれコレクタ層、ベース層、エミッタ層としコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、
    前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、
    前記３半導体層上に設けられた第４半導体層と、
    該第４半導体層上に設けられ、該第４半導体層とのエッチングの選択比が大きい第５半導体層と、
    前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、
    前記単位素子を並列に接続した複数のスイッチング素子と、
    前記複数のスイッチング素子のコレクタ電極またはエミッタ電極に共通で接続する第１ＲＦポートと、
    前記複数のスイッチング素子のエミッタ電極またはコレクタ電極にそれぞれ接続する複数の第２ＲＦポートと、
    前記複数のスイッチング素子のドレイン電極にそれぞれ接続する電源端子と、を具備し、
    前記第２トランジスタのゲート電極にそれぞれ制御信号を印加し前記第２トランジスタの導通により供給される電流によって前記第１トランジスタを駆動し、前記第１および第２ＲＦポート間に信号経路を形成することを特徴とするスイッチ回路装置。
  12. １つの前記単位素子は、前記第２トランジスタの前記ドレイン電極、前記ゲート電極、および前記第１トランジスタの前記エミッタ電極、前記コレクタ電極を、他の前記単位素子の対応する前記各電極とそれぞれ並列に共通接続することを特徴とする請求項１１に記載のスイッチ回路装置。
  13. 前記エミッタ層と前記第２トランジスタのチャネル層の一部は同一半導体層に設けることを特徴とする請求項１１に記載のスイッチ回路装置。
  14. 前記第１トランジスタの前記各電極は櫛歯状に設けられて第１の方向に延在し、前記第２トランジスタの前記ゲート電極は第２の方向に延在することを特徴とする請求項１１に記載のスイッチ回路装置。
  15. 前記第１トランジスタは、前記エミッタ層および前記ベース層間と前記ベース層および前記コレクタ層間にヘテロ接合を有し、順トランジスタ動作時のオン抵抗値と逆トランジスタ動作時のオン抵抗値が、一つのベース電流値においてほぼ等しいことを特徴とする請求項１１に記載のスイッチ回路装置。
  16. 複数の前記第２トランジスタの各ゲート電極と、少なくとも１つの制御端子に接続するロジック回路を有し、該１つの制御端子から各ゲート電極にそれぞれ制御信号を印加することを特徴とする請求項１１に記載のスイッチ回路装置。
  17. 前記スイッチング素子に他の前記スイッチング素子を直列に多段接続することを特徴とする請求項１１に記載のスイッチ回路装置。
  18. 前記ベース層はｐ＋型ＧａＡｓ層であることを特徴とする請求項１１に記載のスイッチ回路装置。
  19. 前記エミッタ層はＩｎＧａＰ層であることを特徴とする請求項１１に記載のスイッチ回路装置。
  20. 前記第１トランジスタのコレクタ電流が負の温度係数を有することを特徴とする請求項１１に記載のスイッチ回路装置。
  21. 前記スイッチング素子のエミッタ電極およびコレクタ電極に等しいバイアス電位を与えるバイアスポイントをそれぞれ接続することを特徴とする請求項１１に記載のスイッチ回路装置。
  22. 前記スイッチング素子のエミッタ電極と前記バイアスポイント間、および前記スイッチング素子のコレクタ電極と前記バイアスポイント間にそれぞれ高周波信号の分離素子を接続することを特徴とする請求項２１に記載のスイッチ回路装置。
  23. 前記電源端子と前記第２トランジスタ間に高周波信号の分離素子を接続することを特徴とする請求項１１に記載のスイッチ回路装置。
  24. 前記ベース層および前記コレクタ層となる前記半導体層は、前記第２トランジスタに連続することを特徴とする請求項１１に記載のスイッチ回路装置。
  25. 前記第２トランジスタの各ゲート電極は、前記第４半導体層上に設けることを特徴とする請求項１１に記載のスイッチ回路装置。
  26. 前記第２トランジスタの各ゲート電極は、最下層金属の一部を前記第４半導体層内に埋め込むことを特徴とする請求項１１に記載のスイッチ回路装置。
  27. 前記ロジック回路は第３トランジスタを含み、該第３トランジスタのゲート電極は前記第３半導体層に設けられることを特徴とする請求項１６に記載のスイッチ回路装置。
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