JPH1140576A - ショットキー接合形fet - Google Patents
ショットキー接合形fetInfo
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- JPH1140576A JPH1140576A JP20735097A JP20735097A JPH1140576A JP H1140576 A JPH1140576 A JP H1140576A JP 20735097 A JP20735097 A JP 20735097A JP 20735097 A JP20735097 A JP 20735097A JP H1140576 A JPH1140576 A JP H1140576A
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- channel layer
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- semiconductor substrate
- channel
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Abstract
(57)【要約】
【課題】 耐圧性に優れ、しかも製造が比較的容易なシ
ョットキー接合形FETを提供する。 【解決手段】 半導体基板11上に形成されたチャンネ
ル層14と、該チャンネル層上に相互に間隔を置いて形
成されたソース電極16およびドレイン電極17と、該
ソース電極およびドレイン電極間でチャンネル層14に
ショットキー接合するゲート電極15とを含むショット
キー接合形FET10。チャンネル層14と半導体基板
11との間に、チャンネル層14と共同して、ドレイン
電極17と基板11との間の漏れ電流に対して逆方向接
続となるpn接合を構成するための接合層13を形成す
る。
ョットキー接合形FETを提供する。 【解決手段】 半導体基板11上に形成されたチャンネ
ル層14と、該チャンネル層上に相互に間隔を置いて形
成されたソース電極16およびドレイン電極17と、該
ソース電極およびドレイン電極間でチャンネル層14に
ショットキー接合するゲート電極15とを含むショット
キー接合形FET10。チャンネル層14と半導体基板
11との間に、チャンネル層14と共同して、ドレイン
電極17と基板11との間の漏れ電流に対して逆方向接
続となるpn接合を構成するための接合層13を形成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ(FET)に関し、特に、ショットキー接合形電界
効果トランジスタ(以下、ショットキー接合形FETと
称する)に関する。
スタ(FET)に関し、特に、ショットキー接合形電界
効果トランジスタ(以下、ショットキー接合形FETと
称する)に関する。
【0002】
【従来の技術】電力増幅用のFETとして、GaAsを半導
体材料とするGaAsショットキー形FETがある。このGa
Asショットキー接合形FETでは、シリコン基板上に緩
衝層として、不純物が添加されていない、いわゆるノン
ドープのGaAs層が形成され、この緩衝層上に、チャンネ
ル形成のための例えばn型GaAsからなるチャンネル層が
形成される。チャンネル層上には、このチャンネル層と
ショットキー接合するゲート電極を間に、その両側にソ
ース電極およびドレイン電極が形成される。
体材料とするGaAsショットキー形FETがある。このGa
Asショットキー接合形FETでは、シリコン基板上に緩
衝層として、不純物が添加されていない、いわゆるノン
ドープのGaAs層が形成され、この緩衝層上に、チャンネ
ル形成のための例えばn型GaAsからなるチャンネル層が
形成される。チャンネル層上には、このチャンネル層と
ショットキー接合するゲート電極を間に、その両側にソ
ース電極およびドレイン電極が形成される。
【0003】このショットキー接合形FETでは、ゲー
ト電極に印加される電圧により、ゲートとチャンネル層
との間に形成されたショットキー障壁が逆バイアスされ
る。従って、ゲート電圧の変化に応じて、両電極間に形
成される空間電荷領域の幅を変えることができ、これに
より、チャンネル層を経て両電極間に流れるキャリアを
制御することができる。
ト電極に印加される電圧により、ゲートとチャンネル層
との間に形成されたショットキー障壁が逆バイアスされ
る。従って、ゲート電圧の変化に応じて、両電極間に形
成される空間電荷領域の幅を変えることができ、これに
より、チャンネル層を経て両電極間に流れるキャリアを
制御することができる。
【0004】
【発明が解決しようとする課題】ところで、前記したよ
うな従来のショットキー接合形FETでは、ソースおよ
びドレイン間に比較的大きな電圧が印加されることか
ら、基板と、この基板に対し高い電位となるドレインと
の間の耐圧性を高める必要がある。ドレインと基板との
間の耐圧性を高めるために、例えばドレイン下のチャン
ネル層と、このチャンネル層下の基板との間に絶縁体か
らなる電気絶縁層を介在させることが考えられる。
うな従来のショットキー接合形FETでは、ソースおよ
びドレイン間に比較的大きな電圧が印加されることか
ら、基板と、この基板に対し高い電位となるドレインと
の間の耐圧性を高める必要がある。ドレインと基板との
間の耐圧性を高めるために、例えばドレイン下のチャン
ネル層と、このチャンネル層下の基板との間に絶縁体か
らなる電気絶縁層を介在させることが考えられる。
【0005】しかしながら、良質な半導体結晶層を得る
上で、これら半導体材料の成長過程で、半導体材料でな
い電気絶縁層を形成することはできない。そのため、耐
圧性に優れ、しかも製造が比較的容易なショットキー接
合形FETの出現が望まれていた。
上で、これら半導体材料の成長過程で、半導体材料でな
い電気絶縁層を形成することはできない。そのため、耐
圧性に優れ、しかも製造が比較的容易なショットキー接
合形FETの出現が望まれていた。
【0006】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、半導体基板上に形成されたチャンネ
ル層と、該チャンネル層上に相互に間隔を置いて形成さ
れた、ソース/ドレイン電極を構成する一対の電極と、
該両電極間で前記チャンネル層にショットキー接合する
ゲート電極とを含むショットキー接合形FETにおい
て、チャンネル層と半導体基板との間に、このチャンネ
ル層と共同して、ソース/ドレイン電極を構成する一対
の電極のうち半導体基板に対する電位差の大きな一方の
電極と半導体基板との間の漏れ電流に対して逆方向接続
となるpn接合を形成したことを特徴とする。
決するために、次の構成を採用する。 〈構成〉本発明は、半導体基板上に形成されたチャンネ
ル層と、該チャンネル層上に相互に間隔を置いて形成さ
れた、ソース/ドレイン電極を構成する一対の電極と、
該両電極間で前記チャンネル層にショットキー接合する
ゲート電極とを含むショットキー接合形FETにおい
て、チャンネル層と半導体基板との間に、このチャンネ
ル層と共同して、ソース/ドレイン電極を構成する一対
の電極のうち半導体基板に対する電位差の大きな一方の
電極と半導体基板との間の漏れ電流に対して逆方向接続
となるpn接合を形成したことを特徴とする。
【0007】〈作用〉本発明に係るショットキー接合形
FETでは、半導体基板上に形成された接合層およびチ
ャンネル層からなるpn接合上に、ソース電極およびド
レイン電極が形成される。nチャンネルショットキー接
合形FETでは、一般的には、半導体基板に対する電位
差がソース電極よりもドレイン電極のそれが大きくなる
ように使用される。この場合、pn接合は、半導体基板
に対し、ソース電極よりも高い電圧を印加されるドレイ
ン電極と、半導体基板との間の漏れ電流に対し、逆方向
接続となるように、形成される。従って、pn接合は、
半導体基板と、ソース電極またはドレイン電極のうち、
より大きな漏洩電流を生じ易い例えばドレイン電極との
間の漏洩電流に対して逆方向接続を構成することから、
この大きな漏洩電流を確実に遮断する。
FETでは、半導体基板上に形成された接合層およびチ
ャンネル層からなるpn接合上に、ソース電極およびド
レイン電極が形成される。nチャンネルショットキー接
合形FETでは、一般的には、半導体基板に対する電位
差がソース電極よりもドレイン電極のそれが大きくなる
ように使用される。この場合、pn接合は、半導体基板
に対し、ソース電極よりも高い電圧を印加されるドレイ
ン電極と、半導体基板との間の漏れ電流に対し、逆方向
接続となるように、形成される。従って、pn接合は、
半導体基板と、ソース電極またはドレイン電極のうち、
より大きな漏洩電流を生じ易い例えばドレイン電極との
間の漏洩電流に対して逆方向接続を構成することから、
この大きな漏洩電流を確実に遮断する。
【0008】また、接合層は半導体材料であることか
ら、半導体材料の積層構造体の結晶性を低下させること
なく、接合層を形成することができ、これにより、ショ
ットキー接合形FETを比較的容易に形成することがで
きる。
ら、半導体材料の積層構造体の結晶性を低下させること
なく、接合層を形成することができ、これにより、ショ
ットキー接合形FETを比較的容易に形成することがで
きる。
【0009】半導体基板上にバッファ層を形成すること
ができ、このバッファ層とチャンネル層との間に、接合
層を形成することができる。また、バッファ層を不純物
が添加されていないGaAs層で構成し、該バッファ層上の
接合層をn型またはp型のいずれか一方の導電型を示す
GaAs層で構成し、該接合層上のチャンネル層をn型また
はp型の他方の導電型を示すGaAs層で構成することがで
きる。
ができ、このバッファ層とチャンネル層との間に、接合
層を形成することができる。また、バッファ層を不純物
が添加されていないGaAs層で構成し、該バッファ層上の
接合層をn型またはp型のいずれか一方の導電型を示す
GaAs層で構成し、該接合層上のチャンネル層をn型また
はp型の他方の導電型を示すGaAs層で構成することがで
きる。
【0010】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例〉図1は、本発明に係るGaAsショットキー接合
形FETの具体例を示す。本発明に係るショットキー接
合形FET10は、図示の例では、シリコン半導体基板
11上に、不純物が添加されていないノンドープGaAsか
らなるバッファ層12と、該バッファ層上に積層された
p型GaAs層からなる接合層13と、該接合層上に積層さ
れたn型GaAsからなるチャンネル層14とを備える。
について詳細に説明する。 〈具体例〉図1は、本発明に係るGaAsショットキー接合
形FETの具体例を示す。本発明に係るショットキー接
合形FET10は、図示の例では、シリコン半導体基板
11上に、不純物が添加されていないノンドープGaAsか
らなるバッファ層12と、該バッファ層上に積層された
p型GaAs層からなる接合層13と、該接合層上に積層さ
れたn型GaAsからなるチャンネル層14とを備える。
【0011】接合層13を構成するp型GaAs層の不純物
濃度は、例えば1015個/cm3 であり、接合層13の不
純物濃度は、耐圧性の向上を図る上で、この値以下とす
ることが望ましい。接合層13上のチャンネル層14を
構成するn型GaAsの不純物濃度は、例えば1017個/cm
3 である。また、格子整合を図るためのバッファ層12
は、不純物が添加されていないことから、チャンネル層
14よりも大きな、例えば1015Ωcmという電気抵抗値
を示す。
濃度は、例えば1015個/cm3 であり、接合層13の不
純物濃度は、耐圧性の向上を図る上で、この値以下とす
ることが望ましい。接合層13上のチャンネル層14を
構成するn型GaAsの不純物濃度は、例えば1017個/cm
3 である。また、格子整合を図るためのバッファ層12
は、不純物が添加されていないことから、チャンネル層
14よりも大きな、例えば1015Ωcmという電気抵抗値
を示す。
【0012】チャンネル層14上には、このチャンネル
層14との間にショットキー接合を形成するためのゲー
ト電極15が形成されている。ゲート電極15を、例え
ばチタン、白金および金(Ti/Pt/Au)で形成す
ることができる。また、チャンネル層14上には、ゲー
ト電極15から間隔をおいて、ソース電極16およびド
レイン電極17である一対の電極16および17が形成
されている。両電極16および17は、例えば金ゲルマ
ニゥム、ニッケルおよび金(AuGe/Ni/Au)か
らなる。
層14との間にショットキー接合を形成するためのゲー
ト電極15が形成されている。ゲート電極15を、例え
ばチタン、白金および金(Ti/Pt/Au)で形成す
ることができる。また、チャンネル層14上には、ゲー
ト電極15から間隔をおいて、ソース電極16およびド
レイン電極17である一対の電極16および17が形成
されている。両電極16および17は、例えば金ゲルマ
ニゥム、ニッケルおよび金(AuGe/Ni/Au)か
らなる。
【0013】両電極16および17は、チャンネル層1
4とのオーム接触を図るためのコンタクト層18を介し
て、それぞれチャンネル層14に接続されている。この
コンタクト層18は、例えば不純物濃度が1017個/cm
3 のn型GaAsで構成される。接合層13上には、ショッ
トキー接合形FET10をその周辺の素子から分離する
ための従来よく知られた分離層19が、チャンネル層1
4を取り巻いて形成されている。
4とのオーム接触を図るためのコンタクト層18を介し
て、それぞれチャンネル層14に接続されている。この
コンタクト層18は、例えば不純物濃度が1017個/cm
3 のn型GaAsで構成される。接合層13上には、ショッ
トキー接合形FET10をその周辺の素子から分離する
ための従来よく知られた分離層19が、チャンネル層1
4を取り巻いて形成されている。
【0014】ショットキー接合形FET10では、ソー
ス電極16およびドレイン電極17間に電圧を印加した
状態で、ゲート電極15への印加電圧を制御することに
より、n型のチャンネル層14を経る両電極16および
17間の電流を制御することができる。このようなn型
チャンネルのショットキー接合形FET10では、一般
的には、例えばグランド電位に保持される半導体基板1
1から見てソース電極16の電位差よりもドレイン電極
17の電位差が大きい。
ス電極16およびドレイン電極17間に電圧を印加した
状態で、ゲート電極15への印加電圧を制御することに
より、n型のチャンネル層14を経る両電極16および
17間の電流を制御することができる。このようなn型
チャンネルのショットキー接合形FET10では、一般
的には、例えばグランド電位に保持される半導体基板1
1から見てソース電極16の電位差よりもドレイン電極
17の電位差が大きい。
【0015】そのため、ドレイン電極17と半導体基板
11との間には、ソース電極16と半導体基板11との
間に比較して、より大きな電位差が生じ、この大きな電
位差により、ドレイン電極17から半導体基板11へ向
けて漏洩電流が流れようとする。しかしながら、ドレイ
ン電極17から半導体基板11へ向けての漏洩電流に対
し、チャンネル層14および接合層13は逆方向pn接
合を構成する。そのため、ドレイン電極17から半導体
基板11へ向けての漏洩電流が抑制され、この漏洩電流
の抑制により、例えば、半導体基板11を経る隣接素子
との漏れ電流等を効果的に抑制することができる。
11との間には、ソース電極16と半導体基板11との
間に比較して、より大きな電位差が生じ、この大きな電
位差により、ドレイン電極17から半導体基板11へ向
けて漏洩電流が流れようとする。しかしながら、ドレイ
ン電極17から半導体基板11へ向けての漏洩電流に対
し、チャンネル層14および接合層13は逆方向pn接
合を構成する。そのため、ドレイン電極17から半導体
基板11へ向けての漏洩電流が抑制され、この漏洩電流
の抑制により、例えば、半導体基板11を経る隣接素子
との漏れ電流等を効果的に抑制することができる。
【0016】接合層13を半導体基板11とバッファ層
12との間に形成することができ、これによりチャンネ
ル層14および接合層13とからなるpn接合間に、バ
ッファ層12からなる抵抗層を介在させることにより、
p−i−n接合とすることができる。しかしながら、よ
り効果的な逆方向接続のpn接合を得る上で、図示のと
おり、抵抗層であるバッファ層12上に逆方向pn接合
を形成することが望ましい。
12との間に形成することができ、これによりチャンネ
ル層14および接合層13とからなるpn接合間に、バ
ッファ層12からなる抵抗層を介在させることにより、
p−i−n接合とすることができる。しかしながら、よ
り効果的な逆方向接続のpn接合を得る上で、図示のと
おり、抵抗層であるバッファ層12上に逆方向pn接合
を形成することが望ましい。
【0017】ソース電極16および半導体基板11が相
互にほぼ等電位状態にあるようにショットキー接合形F
ET10が使用されるとき、結晶成長時の格子整合性に
問題がなければ、ノンドープのバッファ層12を不要と
することができる。しかしながら、ドレイン電極17と
半導体基板11との間の電流に対しては逆方向pn接合
となるチャンネル層14および接合層13からなる前記
pn接合は、ソース電極16と半導体基板11との電流
に対して順方向となる。このことから、この順方向電流
を確実に防止する上で、バッファ層12のような高抵抗
層をチャンネル層14と半導体基板11との間に介在さ
せることが望ましい。
互にほぼ等電位状態にあるようにショットキー接合形F
ET10が使用されるとき、結晶成長時の格子整合性に
問題がなければ、ノンドープのバッファ層12を不要と
することができる。しかしながら、ドレイン電極17と
半導体基板11との間の電流に対しては逆方向pn接合
となるチャンネル層14および接合層13からなる前記
pn接合は、ソース電極16と半導体基板11との電流
に対して順方向となる。このことから、この順方向電流
を確実に防止する上で、バッファ層12のような高抵抗
層をチャンネル層14と半導体基板11との間に介在さ
せることが望ましい。
【0018】図2は、図1に示したショットキー接合形
FET10の製造工程を示す。図2において、図1に示
したと同一の構成部分には、これと同一の参照符号が付
されている。図2(a)に示されているように、半導体
基板11上に、例えば有機金属気相堆積(MOCVD)
法を用いて、例えば厚さ寸法が0.3μmのバッファ層
12、例えば厚さ寸法が2μmの接合層13、例えば厚
さ寸法が50〜150nmのチャンネル層14および例
えば厚さ寸法が50nmのコンタクト層18が、順次堆
積される。
FET10の製造工程を示す。図2において、図1に示
したと同一の構成部分には、これと同一の参照符号が付
されている。図2(a)に示されているように、半導体
基板11上に、例えば有機金属気相堆積(MOCVD)
法を用いて、例えば厚さ寸法が0.3μmのバッファ層
12、例えば厚さ寸法が2μmの接合層13、例えば厚
さ寸法が50〜150nmのチャンネル層14および例
えば厚さ寸法が50nmのコンタクト層18が、順次堆
積される。
【0019】MOCVD法では、ノンドープGaAs層から
なるバッファ層12の形成材料には(CH3)3Ga(TMG:
トリメチルガリゥム)およびAsH3(アルシン)が用いら
れ、p型GaAs層からなる接合層13には、形成材料とし
て、さらにドープ材料である亜鉛を含む(CH3)2Zn(DM
Zn:ジメチル亜鉛)が付加される。また、n型GaAs層
からなるチャンネル層14およびコンタクト層18の形
成材料には、(CH3)3Ga(TMG:トリメチルガリゥム)
およびAsH3(アルシン)、さらにドープ材料であるシリ
コンを含むSi2H6 が用いられる。また、p型GaAs層から
なる接合層13は、適正な不純物濃度で不純物を添加し
て適宜形成することができる。
なるバッファ層12の形成材料には(CH3)3Ga(TMG:
トリメチルガリゥム)およびAsH3(アルシン)が用いら
れ、p型GaAs層からなる接合層13には、形成材料とし
て、さらにドープ材料である亜鉛を含む(CH3)2Zn(DM
Zn:ジメチル亜鉛)が付加される。また、n型GaAs層
からなるチャンネル層14およびコンタクト層18の形
成材料には、(CH3)3Ga(TMG:トリメチルガリゥム)
およびAsH3(アルシン)、さらにドープ材料であるシリ
コンを含むSi2H6 が用いられる。また、p型GaAs層から
なる接合層13は、適正な不純物濃度で不純物を添加し
て適宜形成することができる。
【0020】半導体基板11上に、各層12、13、1
4および18を積層させた後、図2(b)に示されてい
るように、チャンネル層14およびコンタクト層18の
所定部分に酸素イオンを注入する。この酸素イオンの注
入により、従来よく知られているように、照射部分が電
気的に絶縁性を示す分離層19となる。
4および18を積層させた後、図2(b)に示されてい
るように、チャンネル層14およびコンタクト層18の
所定部分に酸素イオンを注入する。この酸素イオンの注
入により、従来よく知られているように、照射部分が電
気的に絶縁性を示す分離層19となる。
【0021】分離層19の形成による素子のアイソレー
ションの後、図2(c)に示すように、例えば電子ビー
ム蒸着法により、ソース電極16およびドレイン電極1
7の形成材料をコンタクト層18上に形成し、その後、
リフトオフ法により、電極材料層の不要な堆積部分を除
去することにより、ソース電極16およびドレイン電極
17が形成される。両電極16および17の形成後、両
電極16および17間でコンタクト層18がエッチング
により部分的に除去され、その後、露出したチャンネル
層14上に、両電極16および17におけると同様な方
法を用いて、ゲート電極15が形成される。これによ
り、ショットキー接合形FET10が完成する。
ションの後、図2(c)に示すように、例えば電子ビー
ム蒸着法により、ソース電極16およびドレイン電極1
7の形成材料をコンタクト層18上に形成し、その後、
リフトオフ法により、電極材料層の不要な堆積部分を除
去することにより、ソース電極16およびドレイン電極
17が形成される。両電極16および17の形成後、両
電極16および17間でコンタクト層18がエッチング
により部分的に除去され、その後、露出したチャンネル
層14上に、両電極16および17におけると同様な方
法を用いて、ゲート電極15が形成される。これによ
り、ショットキー接合形FET10が完成する。
【0022】本発明に係るショットキー接合形FET1
0は、図2に沿って説明した前記した方法以外の方法を
用いても、製造することができる。また、前記したとこ
ろでは、GaAsを主原料とするいわゆるGaAsショットキー
接合形FETについて説明したが、その他の化合物半導
体材料を使用したショットキー接合形FETに本願発明
を適用することができる。また、前記したnチャンネル
FETに限らず、pチャンネルショットキー接合形FE
Tに本願発明を適用することができ、このとき接合層は
n型の導電性を示す半導体材料で構成される。
0は、図2に沿って説明した前記した方法以外の方法を
用いても、製造することができる。また、前記したとこ
ろでは、GaAsを主原料とするいわゆるGaAsショットキー
接合形FETについて説明したが、その他の化合物半導
体材料を使用したショットキー接合形FETに本願発明
を適用することができる。また、前記したnチャンネル
FETに限らず、pチャンネルショットキー接合形FE
Tに本願発明を適用することができ、このとき接合層は
n型の導電性を示す半導体材料で構成される。
【0023】
【発明の効果】本発明によれば、前記したように、接合
層とチャンネル層とにより、ドレイン電極またはソース
電極のうち、半導体基板に対してより高い電圧が印加さ
れる一方の電極と、半導体基板との間の漏洩電流に対し
て逆方向接続となるpn接合を形成することができ、こ
れにより、確実に半導体基板を経る漏洩電流の低減を図
ることができ、比較的容易に、耐圧性に優れたショット
キー接合形FETを提供することができる。
層とチャンネル層とにより、ドレイン電極またはソース
電極のうち、半導体基板に対してより高い電圧が印加さ
れる一方の電極と、半導体基板との間の漏洩電流に対し
て逆方向接続となるpn接合を形成することができ、こ
れにより、確実に半導体基板を経る漏洩電流の低減を図
ることができ、比較的容易に、耐圧性に優れたショット
キー接合形FETを提供することができる。
【図1】本発明に係るショットキー接合形FETを示す
横断面図である。
横断面図である。
【図2】本発明に係るショットキー接合形FETの製造
方法を示す製造工程図である。
方法を示す製造工程図である。
10 ショットキー接合形FET 11 半導体基板 12 バッファ層 13 接合層 14 チャンネル層 15 ゲート電極 16 ソース電極 17 ドレイン電極 18 コンタクト層 19 分離層
Claims (4)
- 【請求項1】 半導体基板上に形成されたチャンネル層
と、該チャンネル層上に相互に間隔を置いて形成された
一対の電極と、該両電極間で前記チャンネル層にショッ
トキー接合するゲート電極とを含み、前記チャンネル層
と前記半導体基板との間には、前記チャンネル層と共同
して、前記一対の電極のうちの一方の電極と前記半導体
基板との間の漏れ電流に対して逆方向接続となるpn接
合を構成するための接合層が形成されていることを特徴
とするショットキー接合形FET。 - 【請求項2】 半導体基板上に形成されたチャンネル層
と、該チャンネル層上に相互に間隔を置いて形成された
一対の電極と、該両電極間で前記チャンネル層にショッ
トキー接合するゲート電極とを含み、前記チャンネル層
と前記半導体基板との間には、前記チャンネル層と共同
して、前記一対の電極のうち前記半導体基板に対する電
位差の大きな一方の電極と前記半導体基板との間の漏れ
電流に対して逆方向接続となるpn接合を構成するため
の接合層が形成されていることを特徴とするショットキ
ー接合形FET。 - 【請求項3】 前記半導体基板上には、前記チャンネル
層との間に該チャンネル層の抵抗値よりも高い抵抗値を
示すバッファ層が形成され、該バッファ層と前記チャン
ネル層との間に前記接合層が形成されていることを特徴
とする請求項2記載のショットキー接合形FET。 - 【請求項4】 前記バッファ層は、不純物が添加されて
いないGaAs層からなり、該バッファ層上の前記接合層
は、n型またはp型のいずれか一方の導電型を示すGaAs
層からなり、該接合層上の前記チャンネル層は、n型ま
たはp型の他方の導電型を示すGaAs層からなる請求項3
記載のショットキー接合形FET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20735097A JPH1140576A (ja) | 1997-07-16 | 1997-07-16 | ショットキー接合形fet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20735097A JPH1140576A (ja) | 1997-07-16 | 1997-07-16 | ショットキー接合形fet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1140576A true JPH1140576A (ja) | 1999-02-12 |
Family
ID=16538289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20735097A Pending JPH1140576A (ja) | 1997-07-16 | 1997-07-16 | ショットキー接合形fet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1140576A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004221168A (ja) * | 2003-01-10 | 2004-08-05 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
JPWO2005015642A1 (ja) * | 2003-08-08 | 2006-10-05 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
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-
1997
- 1997-07-16 JP JP20735097A patent/JPH1140576A/ja active Pending
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