KR20020039014A - 칩 선택 단자가 구비된 매개체를 이용한 적층형 반도체 소자 - Google Patents

칩 선택 단자가 구비된 매개체를 이용한 적층형 반도체 소자 Download PDF

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Abstract

본 발명은 칩 선택 단자가 구비된 매개물(Carrier)을 이용한 적층형 반도체 소자(Stacked semiconductor device)에 관한 것으로, 더욱 구체적으로는 적층되는 반도체 패키지를 선택적으로 구동시키기 위한 칩 선택 단자(Chip select terminal)가 반도체 패키지가 적층되는 순서에 관계없이 동일 형태로 구비된 매개물을 이용하는 것을 특징으로 하는 칩 선택 단자가 구비된 매개물을 이용한 적층형 반도체 소자에 관한 것이며, 이를 위하여 다수 쌍의 상/하부 패드로 구성되고 임의 번째의 상부 패드가 다음 번째의 하부 패드에 전기적으로 연결되는 칩 선택 단자를 구비한 매개물의 구조를 개시하고, 이러한 매개물에 실장된 반도체 패키지들이 수직으로 적층되어 형성된 적층형 반도체 소자의 구조를 개시하며, 이러한 구조적 특징을 이용하여 적층되는 순서와 상관없이 동일한 형태의 칩 선택 단자를 구비한 매개물을 적용하면서도 개개의 반도체 패키지를 선택적으로 구동시킬 수 있어 제조비용을 절감할 수 있다.

Description

칩 선택 단자가 구비된 매개체를 이용한 적층형 반도체 소자 { Stacked semiconductor device using carrier with chip select terminal }
본 발명은 칩 선택 단자가 구비된 매개물(Carrier)을 이용한 적층형 반도체 소자(Stacked semiconductor device)에 관한 것이며, 더욱 구체적으로는 적층되는 반도체 패키지를 선택적으로 구동시키기 위한 칩 선택 단자(Chip select terminal)가 구비되고 반도체 패키지가 적층되는 순서에 관계없이 동일 형태의 칩 선택 단자가 구비된 매개물을 이용하는 것을 특징으로 하는 칩 선택 단자가 구비된 매개물을 이용한 적층형 반도체 소자에 관한 것이다.
일반적으로, 메모리 소자(Memory device)와 같은 반도체 소자의 용량을 확장하는 방법으로 다수의 매개물에 실장된 반도체 패키지를 적층하여 형성하는 적층형 반도체 소자와 같은 구조가 적용되고 있으며, 이와 같이 다수의 반도체 패키지를 적층한 후 각 반도체 패키지를 선택적으로 구동시키기 위하여 칩 선택 단자(Chip Select Terminal)와 같은 수단이 이용되고 있다.
적층된 반도체 패키지들의 리드들이 대부분 상하로 접속되어 공통의 접속단자에 연결되는 것과는 달리, 반도체 패키지의 칩 선택 리드는 적층된 순서에 따라 서로 다른 접속단자에 연결되어 있으며, 이를 통하여 적층된 다수의 반도체 패키지 중에서 임의의 반도체 패키지가 선택적으로 구동될 수 있다.
도 1은 종래의 적층형 반도체 소자에서 이용되는 칩 선택 단자(50)를 포함하는 매개물(30)의 예를 도시한 것이며, 더욱 구체적으로는 서로 다른 형태의 매개물을 이용한 경우의 예를 도시하고 있다. 도 1을 참고로 하여 종래의 칩 선택 단자들의 구조 및 그 작동원리를 설명한다.
도 1을 참고하면, 수직으로 적층되는 다수의 반도체 패키지(10)들이 서로 다른 형태의 칩 선택 단자(50)를 구비한 매개물(30)을 이용하여 적층된 구조를 알 수 있다.
종래의 적층형 반도체 소자는 다수의 반도체 패키지들(10)이 각각 대응되는 매개물(30)에 실장된 후 반도체 패키지의 리드(20)들이 매개물의 연결단자(32, 34)에 연결된다. 이때 각 반도체 패키지의 칩 선택 리드(22)는 각 매개물의 동일한 위치에 형성된 연결단자(32)에 접속되며, 이들 연결단자(32)는 매개물이 적층되는 순서에 따라 각각 다르게 형성된 금속배선(36a, 36b, 36c, 36d)을 통하여 칩 선택 단자(50)의 각 상부 패드(52a, 52b, 52c, 52d)들에 연결되어 있다.
즉, 종래의 매개물은 해당 매개물이 적층되는 순서에 따라 서로 다른 형태로 칩 선택 단자가 구성되어 제공됨으로써, 임의의 반도체 패키지가 실장되는 경우에도 반도체 패키지가 적층되는 순서에 관계없이 각 반도체 패키지를 일대일 대응되는 칩 선택 단자에 전기적으로 연결시킬 수 있다.
따라서, 개개의 패키지가 매개물에 실장된 후 리드들을 접속하는 공정이 모두 동일하기 때문에 공정의 단순화를 가져올 수 있는 반면, 이를 위하여 각 반도체 패키지가 실장되는 매개물의 구조가 해당 매개물이 적층되는 순서에 의해 서로 상이하게 제작되어야 하는 어려움이 있다.
이처럼, 종래의 칩 선택 단자를 이용한 적층형 반도체 소자의 경우에는 도 1에 도시된 매개물과 같이 서로 다른 형태의 수단(예를 들어, 금속배선의 형태)을 이용하여 서로 다른 형태의 칩 선택 단자를 구성하여야 하는 불편이 있으며, 이에 따라 칩 선택 단자를 적용하는 과정에서 추가, 보완되는 별도의 공정들이 요구될 수 있다. 또한, 이들 서로 다른 형태의 칩 선택 단자를 구성하는 개개의 리드프레임 또는 적층기판을 제조하기 위하여 별도의 공정이 요구됨에 따라 이에 따른 비용의 증가를 가져올 수 있다.
본 발명의 목적은 적층되는 개개의 반도체 패키지를 선택적으로 구동시킬 수 있는 칩 선택 단자가 동일한 형태로 구성된 매개물을 이용하여 형성된 적층형 반도체 소자의 구조를 제공하는 것이다.
도 1은 종래의 칩 선택 단자가 구비된 매개물을 일부 도시한 사시도,
도 2는 본 발명의 일 실시예에 따른 매개물을 일부 도시한 사시도,
도 3은 도 2의 칩 선택 단자를 상세히 도시한 단면도,
도 4는 도 2의 매개물을 도시한 사시도,
도 5a 및 도 5b는 본 발명에 따른 적층형 반도체 소자의 예들을 도시한 사시도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 110, 210 : 반도체 패키지20, 120, 220 : 리드
22, 122 : 칩 선택 리드24, 124 : 외부리드
30, 130, 230 : 매개물32, 34, 132, 134 : 연결단자
36, 136 : 금속배선44, 52, 54, 144, 154 : 상부 패드
50, 150 : 칩 선택 단자60, 160 : 접속단자
100, 200, 300 : 적층형 반도체 소자
146, 156 : 하부 패드162 : 외부접속단자
180 : 내부공간
이러한 목적을 달성하기 위하여 본 발명은 칩 선택 리드를 포함한 리드들이 형성된 소정 개수의 반도체 패키지들과; 반도체 패키지에 대응되는 내부공간이 구비되고, 내부공간을 중심으로 일정하게 배열된 상부 패드들이 구비된 상면과, 상부 패드들에 대응되어 전기적으로 연결되고 각 상부 패드를 통과하는 수직축을 따라 형성된 하부 패드들이 구비된 하면을 갖는 테두리 형상의 매개물들; 및 각 하부 패드 위로 형성되고, 하부 패드들과 전기적으로 연결되는 접속단자들;을 포함하는 적층형 반도체 소자에 있어서, 각 매개물은 상부 패드들이 배열된 순서를 기준으로 임의 번째의 상부 패드가 다음 번째의 하부 패드에 전기적으로 연결되도록 연속된 소정 개수의 쌍으로 구성되는 칩 선택 단자를 구비하고 있으며, 각 반도체 패키지의 칩 선택 리드가 그에 대응되는 매개물의 칩 선택 단자의 첫 번째 하부 패드에 전기적으로 연결됨으로써, 반도체 패키지가 실장된 매개물들이 적층되는 순서에 따라 각 반도체 패키지의 칩 선택 리드가 매개물의 칩 선택 단자의 어느 하나에 일대일 대응되는 것을 특징으로 하는 동일 형태의 칩 선택 단자가 구비된 매개물을 이용한 적층형 반도체 소자를 제공한다.
또한 본 발명에 따른 적층형 반도체 소자에 있어서, 각 매개물은 반도체 패키지의 리드들에 대응되는 연결단자들이 형성되고 연결단자들이 그에 대응되는 상부 패드들에 전기적으로 연결되어 있으며, 반도체 패키지의 칩 선택 리드에 대응되는 연결단자는 칩 선택 단자의 첫 번째 하부 패드에 전기적으로 연결된 것을 특징으로 한다.
이하, 첨부도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 매개물(130)을 일부 도시한 사시도이고, 도 3은 도 2의 칩 선택 단자(150)를 상세히 도시한 단면도이며, 도 4는 도 2의 매개물을 도시한 사시도이다. 도 2 내지 도 4를 참고로 하여 본 발명에 따른 적층형 반도체 소자의 구조를 설명한다.
먼저, 본 발명에 따른 매개물(130)은 반도체 패키지(110)가 실장되는 내부공간(180)이 형성되어 있으며, 반도체 패키지(110)를 둘러싸는 모양의 프레임(Frame) 형태로 구성되어 있으며, 상면에는 반도체 패키지(110)에서 돌출된 리드들(120)이 접속되는 연결단자(132, 134)들과 상부 패드(144, 154)가 형성되고, 각 상부 패드를 지나는 수직축을 따라 형성된 하부 패드(146, 156)들이 하면에 형성되어 있다.
또한 각 연결단자(134)는 하나의 상부 패드(144)에 금속 배선(136)을 통해 전기적으로 연결되어 있으며, 반도체 패키지(110)의 칩 선택 리드(122)에 대응되는 연결단자(132)는 칩 선택 단자(150)의 첫 번째 하부 패드(156)에 연결되어 있다.
이와 같은 프레임 형태의 매개물(130)은 반도체 패키지가 실장된 후 수직으로 적층될 수 있으며, 적층되는 임의의 매개물(예를 들어 도 2의 130b)의 각 상부 패드(144)는 바로 위에 적층되는 매개물(예를 들어 도 2의 130c)의 하부 패드(146)에 범프(Bump) 또는 솔더 볼(Solder ball)과 같은 접속수단(160)을 통해 전기적으로 접속될 수 있다.
또한 각 매개물에서, 다수 쌍의 상부 패드(154)들과 하부 패드(156)들은 배열된 위치를 기준으로 임의 번째의 상부 패드가 다음 번째의 하부 패드에 금속 배선(136)을 통해 전기적으로 연결되어 있으며, 이를 통하여 매개물이 적층되는 순서에 의해 매개물에 실장되는 반도체 패키지의 칩 선택 리드가 매개물의 칩 선택 단자에 일대일 대응될 수 있다.
도 3에 도시된 바를 참고로 하여 위와 같은 일대일 대응을 설명하면 다음과 같다. 최하부의 매개물(130a)에 실장된 반도체 패키지의 칩 선택 리드는 직접 매개물의 하부 패드에 형성된 첫 번째 솔더 볼(162a)에 연결되고, 그 위로 적층된 매개물(130b)에 실장된 반도체 패키지의 칩 선택 리드는 매개물(130b)의 하부 패드에 연결된 후 대응하는 최하부 매개물(130a)의 상부 패드와 금속 배선 및 하부 패드로 연결되어 두 번째 솔더 볼(162b)에 연결된다. 이처럼, 다수의 매개물이 적층되는순서에 따라 각 매개물에 실장된 반도체 패키지의 칩 선택 리드는 칩 선택 단자 중의 어느 하나의 단자에 전기적으로 연결될 수 있다.
이와 같이, 매개물의 칩 선택 단자의 개수는 적어도 적층되는 반도체 패키지의 개수 이상으로 구성되어야 하며, 바람직하게는 적층되는 반도체 패키지의 개수와 같도록 구성될 수 있다. 즉, 네 개의 반도체 패키지를 적층시킬 경우에는 네 쌍의 상/하부 패드들로 구성된 칩 선택 단자가 구비된 매개물을 이용하는 것이 바람직하다.
도 5a 및 도 5b는 본 발명에 따른 적층형 반도체 소자의 예들을 도시한 사시도이다. 도 5a는 리드들(220)을 이용하여 매개물(230)에 실장된 다수의 반도체 패키지(210)들이 적층되어 구성된 적층형 반도체 소자(200a)를 도시하고 있으며, 각 매개물 사이에 접속수단이 개재되어 대응하는 하부 패드와 상부 패드를 전기적으로 연결시킨 구조를 나타내고 있다. 도 5a에 도시된 바와 같이, 본 발명에 따른 접속수단을 매개물 사이에서 대응되는 하부 패드와 상부 패드를 연결시키는 것으로 족하며, 반도체 패키지는 매개물의 내부공간에 끼워져 실장될 수 있기 때문에 일정한 높이(예를 들어, 반도체 패키지의 두께 등)로 한정될 필요는 없다.
또한, 도 5a에서는 반도체 패키지에서 돌출된 리드들이 절곡된 형태를 나타내고 있으나, 이에 더하여 수평으로 뻗어 돌출된 형태의 리드들이 적용될 수도 있음은 자명하다.
도 5b는 도 5a의 적층형 반도체 소자(200b)의 최하부 매개물(230)에서 각 하부 패드에 외부접속단자(262)로 솔더 볼(solder ball)들이 형성된 것을 도시하고있다. 이처럼 각 매개물의 하부 패드에 형성되는 접속단자는 범프(Bump) 또는 솔더 볼과 같이 매개물들이 적층됨에 따라 마주 대응하는 상단의 하부 패드와 하단의 상부 패드를 전기적으로 연결할 수 있는 범위 내에서 그 소재 및 높이를 자유롭게 형성할 수 있음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명은 동일한 외형으로 형성된 반도체 패키지들을 매개물을 이용하여 실장한 후 각 매개물들을 수직으로 적층함으로써 구성된 적층형 반도체 소자를 개시하고 있으며, 적층된 다수의 반도체 패키지들을 선택적으로 구동시키기 위하여 필요한 칩 선택 단자가 각 매개물에서 동일한 형태로 구성된 것을 특징으로 한다. 또한, 동일한 형태의 칩 선택 단자를 구비한 매개물들이 적층되는 순서에 따라 각각 각 반도체 패키지에서 돌출된 칩 선택 리드에 일대일 대응됨으로써 별도의 추가 공정을 필요로 하지 않는 범위 내에서 원하는 대용량의 반도체 소자를 제공할 수 있다.
본 발명에 따른 적층형 반도체 소자는 제조된 반도체 패키지들을 동일한 형태의 칩 선택 단자를 구비한 매개물을 이용하여 수직으로 적층한 후 매개물에 형성된 칩 선택 단자의 구조상 특징을 이용하여 개개의 반도체 패키지를 선택적으로 구동시킬 수 있는 것을 특징으로 하며, 이를 통하여 적층되는 순서와 상관없이 동일한 형태의 칩 선택 단자를 구비한 매개물을 적용함으로써 매개물의 제조비용을 절감할 수 있으며, 동일하게 구성된 칩 선택 리드를 포함하는 다수의 반도체 패키지들을 활용하여 적층형 반도체 소자를 제조할 수 있다.

Claims (3)

  1. 칩 선택 리드를 포함한 리드들이 형성된 소정 개수의 반도체 패키지들;
    상기 반도체 패키지에 대응되는 내부공간이 구비되고, 상기 내부공간을 중심으로 일정하게 배열된 상부 패드들이 구비된 상면과, 상기 상부 패드들에 대응되어 전기적으로 연결되고 상기 각 상부 패드를 통과하는 수직축을 따라 형성된 하부 패드들이 구비된 하면을 갖는 테두리 형상의 매개물들; 및
    상기 각 하부 패드 위로 형성되고, 상기 하부 패드들과 전기적으로 연결되는 접속단자들;
    을 포함하는 적층형 반도체 소자에 있어서,
    각 매개물은 상부 패드들이 배열된 순서를 기준으로 임의 번째의 상부 패드가 다음 번째의 하부 패드에 전기적으로 연결되도록 연속된 소정 개수의 쌍으로 구성되는 칩 선택 단자를 구비하고 있으며,
    각 반도체 패키지의 칩 선택 리드가 그에 대응되는 매개물의 칩 선택 단자의 첫 번째 하부 패드에 전기적으로 연결됨으로써, 반도체 패키지가 실장된 매개물들이 적층되는 순서에 따라 각 반도체 패키지의 칩 선택 리드가 매개물의 칩 선택 단자의 어느 하나에 일대일 대응되는 것을 특징으로 하는 동일 형태의 칩 선택 단자가 구비된 매개물을 이용한 적층형 반도체 소자.
  2. 제 1 항에 있어서, 상기 매개물은 상기 반도체 패키지의 리드들에 대응되는연결단자들이 형성되고 상기 연결단자들이 그에 대응되는 상부 패드들에 전기적으로 연결되어 있으며, 상기 반도체 패키지의 칩 선택 리드에 대응되는 연결단자는 상기 칩 선택 단자의 첫 번째 하부 패드에 전기적으로 연결되는 것을 특징으로 하는 칩 선택 단자가 구비된 매개물을 이용한 적층형 반도체 소자.
  3. 제 1 항에 있어서, 상기 매개물의 위로 형성된 접속단자의 높이는 적어도 상기 리드들의 두께 이상인 것을 특징으로 하는 칩 선택 단자가 구비된 매개물을 이용한 적층형 반도체 소자.
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