KR20110099882A - 3차원 반도체 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

3차원 반도체 기억 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 활성 구조체는 적층된 제1 게이트들의 측벽들과 중첩된 제1 수직형 활성부 및 적층된 제2 게이트들의 측벽들과 중첩된 제2 수직형 활성부를 포함한다. 기판 내에 접속 도핑된 영역이 형성된다. 접속 도핑된 영역은 제1 및 제2 수직형 활성부들의 하단들과 연결된다. 제1 게이트들은 적층된 복수의 제1 셀 게이트들 및 최상위의 제1 셀 게이트 상부에 배치된 스트링 선택 게이트를 포함하고, 제2 게이트들은 적층된 복수의 제2 셀 게이트들 및 최상위의 제2 셀 게이트 상부에 배치된 접지 선택 게이트를 포함한다.

Description

3차원 반도체 기억 소자 및 그 형성 방법{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 기억 소자에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 기억 소자의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초 고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 반도체 기억 소자가 제안되고 있다. 하지만, 새로운 구조로 인하여 여러 문제점들, 예컨대, 제품의 신뢰성 저하 및/또는 동작 속도의 저하 등이 발생될 수 있다. 따라서, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속으로 동작하는 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 이 소자는 제1 게이트 스택, 제2 게이트 스택, 활성 구조체, 게이트 유전막 및 접속 도핑된 영역을 포함한다. 상기 제1 게이트 스택은 기판 상에 교대로 그리고 반복적으로 적층된 제1 유전 패턴들 및 제1 게이트들을 포함하고, 상기 제1 게이트들은 적층된 복수의 제1 셀 게이트들 및 최상위의 제1 셀 게이트 상부에 배치된 스트링 선택 게이트를 포함한다. 상기 제2 게이트 스택은 상기 제1 게이트 스택 일 측의 기판 상에 교대로 그리고 반복적으로 적층된 제2 유전 패턴들 및 제2 게이트들을 포함하고, 상기 제2 게이트들은 적층된 복수의 제2 셀 게이트들 및 최상위의 제2 셀 게이트 상부에 배치된 접지 선택 게이트를 포함한다. 상기 활성 구조체는 상기 제1 게이트들의 측벽들과 중첩된 제1 수직형 활성부와, 상기 제2 게이트들의 측벽들과 중첩된 제2 수직형 활성부를 포함한다. 상기 게이트 유전막은 상기 제1 게이트들 및 상기 제1 수직형 활성부 사이, 및 상기 제2 게이트들 및 상기 제2 수직형 활성부 사이에 개재되고, 상기 접속 도핑된 영역은 상기 기판 내에 형성되고 상기 제1 및 제2 수직형 활성부들의 하단들에 연결된다.
일 실시예에 따르면, 최하위의 제1 게이트는 최하위의 제1 셀 게이트인 것이 바람직하고, 최하위의 제2 게이트는 최하위의 제2 셀 게이트인 것이 바람직하다. 상기 최하위의 제1 셀 게이트를 포함하는 제1 셀 트랜지스터는 상기 접속 도핑된 영역에 의하여 상기 최하위의 제2 셀 게이트를 포함하는 제2 셀 트랜지스터와 직렬로 연결된다.
일 실시예에 따르면, 상기 소자는 상기 제1 수직형 활성부의 상단에 전기적으로 연결된 비트 라인; 및 상기 제2 수직형 활성부의 상단에 전기적으로 연결된 소오스 라인을 더 포함할 수 있다.
일 실시예에 따르면, 상기 비트 라인 및 상기 소오스 라인은 상기 기판의 상면을 기준으로 서로 다른 레벨(level)에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 게이트 스택들은 기판의 상면과 평행한 일 방향으로 나란히 연장될 수 있으며, 상기 제1 및 제2 수직형 활성부들은 상기 제1 및 제2 게이트 스택들 사이의 기판 상에 배치될 수 있다. 상기 제1 수직형 활성부는 상기 일 방향으로 연장된 상기 제1 게이트들의 일 측벽들의 일부분들과 중첩될 수 있으며, 상기 제2 수직형 활성부는 상기 일 방향으로 연장된 상기 제2 게이트들의 일 측벽들의 일부분들과 중첩될 수 있다. 일 실시예에 따르면, 상기 활성 구조체는 상기 기판 상에 복수로 제공될 수 있다. 상기 복수의 활성 구조체들은 상기 제1 및 제2 게이트 스택들 사이에 배치됨과 더불어 상기 일 방향으로 서로 이격될 수 있다. 이 경우에, 상기 접속 도핑된 영역은 상기 제1 및 제2 게이트 스택들 사이의 기판 내에 복수로 제공될 수 있다. 상기 복수의 접속 도핑된 영역들을 상기 일 방향으로 서로 이격되고, 상기 각 접속 도핑된 영역은 상기 각 활성 구조체의 제1 및 제2 수직형 활성부들의 하단들과 연결될 수 있다.
일 실시예에 따르면, 상기 접속 도핑된 영역들 사이의 기판의 상면은 상기 접속 도핑된 영역의 상면 보다 낮아서 리세스 영역이 정의될 수 있다. 이 경우에, 상기 소자는 상기 제1 및 제2 게이트 스택들 사이 및 인접한 상기 활성 구조체들 사이의 공간을 채우는 매립 유전 패턴을 더 포함할 수 있으며, 상기 매립 유전 패턴은 아래로 연장되어 상기 리세스 영역을 채울 수 있다.
일 실시예에 따르면, 상기 소자는 상기 기판에 형성되어 서로 이격된 복수의 기저 활성부들을 정의하는 필드 유전 패턴을 더 포함할 수 있다. 이 경우에, 상기 접속 도핑된 영역들은 상기 기저 활성부들 내에 각각 형성될 수 있다.
일 실시예에 따르면, 상기 제1 수직형 활성부는 제1 유전 패턴들 및 제1 게이트들을 연속적으로 관통할 수 있다. 상기 제1 수직형 활성부는 상기 제1 게이트들의 상기 제1 수직형 활성부를 둘러싸는 측벽들과 중첩될 수 있다. 상기 제2 수직형 활성부는 제2 유전 패턴들 및 제2 게이트들을 연속적으로 관통할 수 있다. 상기 제2 수직형 활성부는 상기 제2 게이트들의 상기 제2 수직형 활성부를 둘러싸는 측벽들과 중첩될 수 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 적층된 제1 게이트들을 포함하는 제1 게이트 스택, 및 상기 제1 게이트 스택 일측의 기판 상에 적층된 제2 게이트들을 포함하는 제2 게이트 스택을 형성하되, 상기 제1 게이트들은 적층된 복수의 제1 셀 게이트들 및 최상위의 제1 셀 게이트 상부의 스트링 선택 게이트를 포함하고, 상기 제2 게이트들은 적층된 복수의 제2 셀 게이트들 및 최상위의 제2 셀 게이트 상부의 접지 선택 게이트를 포함하고; 상기 기판 상에 제1 수직형 활성부 및 제2 수직형 활성부를 포함하는 활성 구조체를 형성하되, 상기 제1 수직형 활성부는 상기 제1 게이트들의 측벽들과 중첩되고, 상기 제2 수직형 활성부는 상기 제2 게이트들의 측벽들과 중첩되고; 상기 제1 게이트들 및 상기 제1 수직형 활성부 사이, 및 상기 제2 게이트들 및 상기 제2 수직형 활성부 사이에 개재된 게이트 유전막을 형성하는 것; 및 상기 기판 내에 접속 도핑된 영역을 형성하는 것을 포함한다. 상기 접속 도핑된 영역은 상기 제1 및 제2 수직형 활성부들의 하단들과 연결된다.
일 실시예에 따르면, 상기 방법은 상기 제1 수직형 활성부의 상단에 전기적으로 접속된 비트 라인을 형성하는 것; 및 상기 제2 수직형 활성부의 상단에 전기적으로 접속된 소오스 라인을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 게이트 스택들 및 게이트 유전막을 형성하는 것은, 기판 상에 교대로 그리고 반복적으로 적층된 유전막들 및 희생막들을 형성하는 것; 상기 유전막들 및 희생막들을 관통하는 그루브를 형성하는 것; 상기 그루브 내에 상기 그루브의 제1 측벽과 접촉된 제1 예비 활성부 및 상기 그루브의 제2 측벽과 접촉된 제2 예비 활성부를 포함하는 예비 활성 구조체를 형성하는 것; 상기 그루브를 갖는 유전막들 및 희생막들을 관통하는 트렌치를 형성하여, 상기 그루브의 일측에 교대로 적층된 제1 유전 패턴들 및 제1 희생 패턴들과, 상기 그루브의 타측에 교대로 적층된 제2 유전 패턴들 및 제2 희생 패턴들을 형성하는 것; 상기 제1 희생 패턴들 및 상기 제2 희생 패턴들을 제거하여 제1 빈 영역들 및 제2 빈 영역들을 형성하는 것; 상기 제1 및 제2 빈 영역들 내에 게이트 유전막을 형성하는 것; 및 상기 제1 빈 영역들 내의 제1 게이트들 및 상기 제2 빈 영역들 내의 제2 게이트들을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 활성 구조체는 상기 예비 활성 구조체의 일부분으로 형성될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 게이트 스택들, 활성 구조체 및 게이트 유전막을 형성하는 것은, 기판 상에 교대로 그리고 반복적으로 적층된 유전막들 및 희생막들을 형성하는 것; 상기 유전막들 및 희생막들을 관통하고 서로 옆으로 이격된 제1 채널 홀 및 제2 채널 홀을 형성하는 것; 상기 제1 채널 홀 및 제2 채널 홀 내에 각각 제1 수직형 활성부 및 제2 수직형 활성부를 형성하는 것; 상기 제1 및 제2 수직형 활성부들을 갖는 유전막들 및 희생막들을 관통하여 트렌치를 형성하여, 교대로 적층되고 상기 제1 채널 홀을 갖는 제1 유전 패턴들 및 제1 희생 패턴들과, 교대로 적층되고 상기 제2 채널 홀을 갖는 제2 유전 패턴들 및 제2 희생 패턴들을 형성하는 것; 상기 제1 희생 패턴들 및 상기 제2 희생 패턴들을 제거하여 제1 빈 영역들 및 제2 빈 영역들을 형성하는 것; 상기 제1 및 제2 빈 영역들 내에 게이트 유전막을 형성하는 것; 및 상기 제1 빈 영역들 내의 제1 게이트들 및 상기 제2 빈 영역들 내의 제2 게이트들을 형성하는 것을 포함할 수 있다.
상술한 3차원 반도체 기억 소자에 따르면, 적층된 제1 셀 게이트들 및 스트링 선택 게이트, 적층된 제2 셀 게이트들 및 접지 선택 게이트, 제1 및 제2 수직형 활성부들, 및 접속 도핑된 영역으로 인하여 "U" 형태의 셀 스트링을 구현할 수 있다. 이에 따라, 기준 전압이 인가되는 소오스 라인을 비저항이 낮은 도전 물질로 형성할 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 고속 동작이 가능한 3차원 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 2a는 도 1의 A 부분을 나타내는 사시도.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 A 부분을 나타내는 사시도.
도 2c에 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1의 A 부분을 나타내는 사시도.
도 2d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 A 부분을 나타내는 사시도.
도 3은 도 2a의 B 부분을 확대한 도면.
도 4a 내지 도 4j 는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위한 사시도들.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 일 변형예를 설명하기 위한 사시도들.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 다른 변형예를 설명하기 위한 사시도들.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 또 다른 변형예를 설명하기 위한 사시도들.
도 8은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 9a는 도 8의 C 부분을 나타내는 사시도.
도 9b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도.
도 10a 내지 도 10e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위한 사시도들.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 변형예를 설명하기 위한 사시도.
도 12는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 13은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 2a는 도 1의 A 부분을 나타내는 사시도이며, 도 3은 도 2a의 B 부분을 확대한 도면이다.
도 1 및 도 2a를 참조하면, 반도체 기판(100, 이하, 기판 이라 함) 상에 제1 게이트 스택(first gate stack) 및 제2 게이트 스택(second gate stack)이 옆으로 이격 되어 배치된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다. 예컨대, 상기 기판(100) 내에 상기 제1 타입의 도펀트로 도핑된 웰(well)이 형성될 수 있다.
상기 제1 게이트 스택은 상기 기판(100) 상에 교대로 그리고 반복적으로 적층된 제1 유전 패턴들(105a) 및 제1 게이트들(CG1, SSG)을 포함하고, 상기 제2 게이트 스택은 상기 제1 게이트 스택 일 측의 기판(100) 상에 교대로 그리고 반복적으로 적층된 제2 유전 패턴들(105b) 및 제2 게이트들(CG2, GSG)을 포함한다. 상기 제1 및 제2 게이트 스택들은 상기 기판(100)의 상면에 평행한 제1 방향으로 나란히 연장될 수 있다. 따라서, 상기 제1 및 제2 게이트들(CG1, SSG, CG2, GSG)과 상기 제1 및 제2 유전 패턴들(105a, 105b)은 상기 제1 방향으로 나란히 연장된 라인 형태일 수 있다.
상기 제1 게이트 스택에 포함된 상기 제1 게이트들(CG1, SSG)은 적층된 복수의 제1 셀 게이트들(CG1) 및 최상위의 제1 셀 게이트 상부에 배치된 스트링 선택 게이트(SSG)를 포함하는 것이 바람직하다. 상기 적층된 제1 셀 게이트들(CG1) 및 스트링 선택 게이트(SSG)는 상기 제1 유전 패턴들(105a)에 의하여 서로 절연될 수 있다. 상기 제1 게이트 스택에 포함된 제1 게이트들(CG1, SSG) 중에서 최하위의 제1 게이트는 최하위의 제1 셀 게이트(CG1)인 것이 바람직하다. 상기 제2 게이트 스택에 포함된 상기 제2 게이트들(CG2, GSG)은 적층된 복수의 제2 셀 게이트들(CG2) 및 최상위의 제2 셀 게이트 상부에 적층된 접지 선택 게이트(GSG)를 포함하는 것이 바람직하다. 상기 적층된 제2 셀 게이트들(CG2) 및 접지 선택 게이트(GSG)는 상기 제2 유전 패턴들(105b)에 의하여 서로 절연될 수 있다. 상기 제2 게이트 스택에 포함된 상기 제2 게이트들(CG2, GSG) 중에서 최하위의 제2 게이트는 최하위의 제2 셀 게이트(CG2)인 것이 바람직하다. 상기 제1 및 제2 게이트들(CG1, SSG, CG2, GSG)은 도핑된 4A족 원소(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄 등) 및 금속-4A족 원소 화합물(ex, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 유전 패턴들(105a, 105b)은 산화물 등으로 형성될 수 있다.
도 1 및 도 2a에 도시된 바와 같이, 상기 제1 게이트들(CG1, SSG)은 하나의 상기 스트링 선택 게이트(SSG)를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 일 실시예에 따르면, 상기 제1 게이트들(CG1, SSG)은 상기 최상위의 제1 셀 게이트 상부에 적층된 복수의 스트링 선택 게이트들(SSG)을 포함할 수도 있다. 이 경우에, 상기 제1 유전 패턴들(105a)은 상기 제1 게이트 스택 내 적층된 스트링 선택 게이트들(SSG) 사이에 개재된 제1 유전 패턴을 더 포함할 수 있다. 이와 마찬가지로, 상기 제2 게이트들(CG2, GSG)은 상기 최상위의 제2 셀 게이트 상부에 배치된 하나의 상기 접지 선택 게이트(GSG)를 포함하거나, 상기 최상위의 제2 셀 게이트 상부에 적층된 복수의 상기 접지 선택 게이트(GSG)를 포함할 수 있다.
상기 제1 유전 패턴들(105a) 중에서 최하위의 제1 유전 패턴은 상기 적층된 제1 게이트들(CG1, SSG) 중에서 최하위의 제1 게이트 및 기판(100) 사이에 개재될 수 있다. 이와 마찬가지로, 상기 제2 유전 패턴들(105b) 중에서 최하위의 제2 유전 패턴은 상기 제2 게이트들(CG2, GSG) 중에서 최하위의 제2 게이트 및 기판(100) 사이에 개재될 수 있다. 상기 최하위의 제1 및 제2 유전 패턴들은 그 보다 높게 위치한 제1 및 제2 유전 패턴들과 동일한 두께 또는 얇은 두께를 가질 수 있다.
상기 제1 유전 패턴들(105a) 중에서 최상위의 제1 유전 패턴은 상기 적층된 제1 게이트들(CG1, SSG) 중에서 최상위의 제1 게이트 상에 배치될 수 있다. 상기 제2 유전 패턴들(105b) 중에서 최상위의 제2 유전 패턴은 상기 적층된 제2 게이트들(CG2, SSG) 중에서 최상위의 제1 게이트 상에 배치될 수 있다. 상기 최상위의 제1 및 제2 유전 패턴들은 그 보다 아래에 위치한 제1 및 제2 유전 패턴들과 동일한 두께 또는 두꺼운 두께를 가질 수 있다.
상기 제1 및 제2 게이트 스택들은 하나의 게이트 스택 그룹으로 구성될 수 있다. 상기 게이트 스택 그룹은 상기 기판(100) 상에 복수로 제공될 수 있다. 상기 게이트 스택 그룹들은 상기 제1 방향으로 나란히 연장될 수 있으며, 상기 게이트 스택 그룹들은 상기 기판(100)에 평행하고 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 서로 이격될 수 있다. 상기 제1 방향은 도 1 및 도 2a에서 y축 방향에 해당할 수 있으며, 상기 제2 방향은 x축 방향에 해당할 수 있다. 상기 각 게이트 스택 그룹 내 제1 및 제2 게이트 스택들 사이에 그루브(115)가 정의될 수 있으며, 인접한 게이트 스택 그룹들 사이에 트렌치(130)가 정의될 수 있다.
활성 구조체(125)가 상기 각 게이트 스택 그룹 내 제1 및 제2 게이트 스택들 사이에 배치될 수 있다. 다시 말해서, 상기 활성 구조체(125)는 상기 그루브(115) 내에 배치될 수 있다. 상기 활성 구조체(125)는 상기 제1 게이트 스택 내 상기 제1 게이트들(CG1, SSG)의 측벽들과 중첩된 제1 수직형 활성부(122a) 및 상기 제2 게이트 스택 내 상기 제2 게이트들(CG2, GSG)의 측벽들과 중첩된 제2 수직형 활성부(123a)를 포함하는 것이 바람직하다. 좀더 구체적으로, 상기 제1 게이트들(CG1, SSG)의 각각은 상기 제1 방향으로 나란히 연장된 양 측벽들을 갖고, 상기 제2 게이트들(CG2, GSG)의 각각도 상기 제1 방향으로 나란히 연장된 양 측벽들을 갖는다. 상기 제1 수직형 활성부(122a)는 상기 제1 방향으로 연장된 상기 제1 게이트들(CG1, SSG)의 일 측벽들의 일 부분들과 중첩될 수 있으며, 상기 제2 수직형 활성부(123a)는 상기 제1 방향으로 연장된 상기 제2 게이트들(CG2, GSG)의 일 측벽들의 일부분들과 중첩될 수 있다. 상기 제1 수직형 활성부(122a)와 중첩된 상기 제1 게이트들(CG1, SSG)의 일 측벽들은 상기 제2 수직형 활성부(123a)와 중첩된 상기 제2 게이트들(CG2, GSG)의 일 측벽들과 서로 마주 볼 수 있다. 상기 제1 및 제2 수직형 활성부들(122a, 123a)은 반도체 특성을 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 상기 제1 및 제2 수직형 활성부들(122a, 123a)은 실리콘, 게르마늄 및/또는 실리콘-게르마늄 등으로 형성될 수 있다. 상기 제1 및 제2 수직형 활성부들(122a, 123a)은 상기 제1 타입의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다.
게이트 유전막(140)이 상기 제1 게이트들(CG1, SSG) 및 상기 제1 수직형 활성부(122a) 사이, 및 상기 제2 게이트들(CG2, GSG) 및 상기 제2 수직형 활성부(123a) 사이에 개재된다. 상기 제1 셀 게이트들(CG1) 및 제1 수직형 활성부(122a) 사이 및 상기 제2 셀 게이트들(CG2) 및 제2 수직형 활성부(122b) 사이에 개재된 게이트 유전막(140)은 정보저장요소를 포함하는 것이 바람직하다. 상기 게이트 유전막(140)에 대하여 도 3을 참조하여 좀 더 구체적으로 설명한다. 도 3은 도 2a의 제1 셀 게이트(CG1) 및 제1 수직형 활성부(122a) 사이에 위치한 게이트 유전막(140)을 확대한 도면이다.
도 1, 도 2a 및 도 3을 참조하면, 게이트 유전막(140)은 터널 유전막(137a), 정보 저장막(137b) 및 블로킹 유전막(137c)을 포함할 수 있다. 상기 정보 저장막(137b)은 상기 터널 유전막(137a) 및 블로킹 유전막(137c) 사이에 배치된다. 상기 정보 저장막(137b)은 상기 정보저장요소에 해당한다. 상기 터널 유전막(137a)은 상기 제1 수직형 활성부(122a)에 인접할 수 있으며, 상기 블로킹 유전막(137c)은 상기 제1 셀 게이트(CG1)에 인접할 수 있다. 상기 정보 저장막(137b)은 전하를 저장할 수 있는 트랩들을 포함하는 유전막을 포함할 수 있다. 예컨대, 상기 정보 저장막(137b)은 질화막, 금속산화막(ex, 하프늄 산화막, 알루미늄 산화막 등) 및/또는 나노 도트들(nano dots) 등을 포함할 수 있다. 상기 나노 도트들은 4A족 원소 및/또는 금속 등으로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 정보 저장막(137b)은 다른 형태로 구현될 수도 있다. 상기 터널 유전막(137a)은 산화막, 질화막, 산화질화막 및 금속 산화막 등 에서 선택된 단일막 또는 다층막으로 형성될 수 있다. 상기 블로킹 유전막(137c)은 산화막 및 상기 터널 유전막(137a)에 비하여 높은 유전상수를 갖는 고유전막(ex, 알루미늄 산화막, 하프늄 산화막 등과 같은 금속 산화막 등) 등에서 선택된 단일막 또는 다층막으로 형성될 수 있다.
계속해서, 도 1 및 도 2a를 참조하면, 상기 게이트 유전막(140)은 연장되어 상기 게이트들(CG1, SSG, CG2, GSG)의 각각과 그것에 인접한 유전 패턴(105a 또는 105b) 사이에 개재될 수 있다. 상기 선택 게이트들(SSG, GSG) 옆의 게이트 유전막(140)은 상기 셀 게이트들(CG1, CG2) 옆의 게이트 유전막(140)과 동일한 물질로 형성될 수 있다. 상기 제1 수직형 활성부(122a)는 상기 그루브(115)의 일 측벽을 이루는 상기 제1 유전 패턴들(105a)의 일 측벽들과 접촉될 수 있으며, 상기 제2 수직형 활성부(123a)는 상기 그루브(115)의 타 측벽을 이루는 상기 제2 유전 패턴들(105b)의 일 측벽들과 접촉될 수 있다.
상기 활성 구조체(125) 아래의 기판(100) 내에 접속 도핑된 영역(120, conjunction doped region)이 배치된다. 상기 접속 도핑된 영역(120)은 상기 활성 구조체(125)내 제1 및 제2 수직형 활성부들(122a, 123a)의 하단들과 연결된다. 좀 더 구체적으로, 상기 접속 도핑된 영역(120)은 제1 및 제2 수직형 활성부들(122a, 123a)의 하단들과 접촉하는 것이 바람직하다. 상기 접속 도핑된 영역(120) 내 다수 캐리어들은 상기 게이트들(CG1, SSG, CG2, GSG)에 인가되는 동작 전압에 의하여 상기 제1 및 제2 수직형 활성부들(122a, 123a) 내에 생성되는 채널들 내 캐리어들과 동일하다. 상기 접속 도핑된 영역(120)은 제2 타입의 도펀트로 도핑되는 것이 바람직하다. 상기 제1 타입의 도펀트 및 상기 제2 타입의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다.
상기 제1 수직형 활성부(122a) 및 상기 제1 셀 게이트(CG1)가 교차되는 영역을 제1 셀 영역이라 정의하고, 상기 제2 수직형 활성부(123a) 및 상기 제2 셀 게이트(CG2)가 교차되는 영역을 제2 셀 영역이라 정의한다. 또한, 상기 제1 수직형 활성부(122a) 및 상기 스트링 선택 게이트(SSG)가 교차되는 영역을 스트링 선택 영역이라 정의하고, 상기 제2 수직형 활성부(123a) 및 접지 선택 게이트(GSG)가 교차되는 영역을 접지 선택 영역이라 정의된다. 상기 제1 셀 영역 내 제1 셀 게이트(CG1), 제1 수직형 활성부(122a) 및 이들 사이의 게이트 유전막(140)은 제1 셀 트랜지스터에 포함되고, 상기 제2 셀 영역 내 제2 셀 게이트(CG2), 제2 수직형 활성부(123a), 및 이들 사이의 게이트 유전막(140)은 제2 셀 트랜지스터에 포함된다. 이와 마찬가지로, 상기 스트링 선택 영역 내 스트링 선택 게이트(SSG), 제1 수직형 활성부(122a) 및 이들 사이의 게이트 유전막(140)은 스트링 선택 트랜지스터에 포함되고, 상기 접지 선택 영역 내 접지 선택 게이트(GSG), 제2 수직형 활성부(123a) 및 이들 사이의 게이트 유전막(140)은 접지 선택 트랜지스터에 포함된다.
상기 제1 게이트 스택의 제1 게이트들(CG1, SSG)과 상기 제1 수직형 활성부(122a)로 인하여, 복수의 상기 제1 셀 트랜지스터들 및 상기 스트링 선택 트랜지스터가 차례로 적층됨과 더불어 서로 직렬로 연결된다. 이와 마찬가지로, 상기 제2 게이트 스택의 제2 게이트들(CG2, GSG)과 상기 제2 수직형 활성부(123a)로 인하여, 복수의 상기 제2 셀 트랜지스터들 및 상기 접지 선택 트랜지스터가 차례로 적층됨과 더불어 서로 직렬로 연결된다. 이때, 상기 접속 도핑된 영역(120)은 상술된 바와 같이 상기 제1 및 제2 수직형 활성부들(122a, 123a)의 하단들과 연결되어 있다. 이에 따라, 상기 최하위의 제1 셀 게이트(CG1) 및 이에 중첩된 제1 수직형 활성부(122a)을 포함하는 최하위의 제1 셀 트랜지스터는 상기 제2 최하위의 제2 셀 게이트(CG2) 및 이에 중첩된 제2 수직형 활성부(123a)를 포함하는 최하위의 제2 셀 트랜지스터와 직렬로 연결된다. 결과적으로, 상기 접속 도핑된 영역(120)과, 상기 활성 구조체(125)로 구현된 적층된 제1 셀 트랜지스터들 및 스트링 선택 트랜지스터와 적층된 제2 셀 트랜지스터들 및 접지 선택 트랜지스터는 하나의 셀 스트링을 구성한다. 상기 셀 스트링은 상기 제1 수직형 활성부(122a), 접속 도핑된 영역(120) 및 제2 수직형 활성부(123a)의 형태에 따라 xz평면에서 "U"자 형태를 갖는다.
계속해서, 도 1 및 도 2a를 참조하면, 상기 활성 구조체(125)는 상기 그루브(115) 내에 복수로 제공될 수 있다. 상기 그루브(115)내 활성 구조체들(125)은 상기 제1 방향으로 서로 이격 된다. 또한, 상기 접속 도핑된 영역(120)도 상기 그루브(115)의 바닥면 아래의 기판(100) 내에 복수로 제공된다. 상기 그루브(115) 아래의 접속 도핑된 영역들(120)은 상기 그루브(115) 내 활성 구조체들(125) 아래에 각각 배치된다. 상기 각 접속 도핑된 영역(120)은 상기 각 활성 구조체(125) 내 제1 및 제2 수직형 활성부들(122a, 123a)의 하단들과 연결된다. 상기 그루브(115) 아래의 접속 도핑된 영역들(120)은 상기 제1 방향을 따라 정렬되고, 서로 이격 되는 것이 바람직하다. 결과적으로, 상기 각 게이트 스택 그룹, 상기 그루브(115) 내 활성 구조체들(125) 및 상기 그루브(115) 아래의 접속 도핑된 영역들(120)에 의하여, 상기 제1 방향으로 정렬되고, "U" 형태를 갖는 복수의 셀 스트링들이 구현된다. 상술된 바와 같이, 상기 기판(100) 상에 복수의 상기 게이트 스택 그룹들이 배치될 수 있다. 이에 따라, 상기 기판(100) 상에 복수의 그루브들(115)이 정의될 수 있으며, 상기 각 그루브(115) 내에 복수의 활성 구조체들(125)이 배치되고, 상기 각 그루브(115) 아래의 기판(100) 내에 복수의 접속 도핑된 영역들(120)이 배치될 수 있다. 결과적으로, 도 1에 도시된 바와 같이, 평면적 관점에서 상기 활성 구조체들(125) 및 접속 도핑된 영역들(120)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열될 수 있다.
상기 스트링 선택 게이트(SSG) 및 접지 선택 게이트(GSG)는 서로 독립적으로 제어된다. 서로 다른 레벨에 위치한 상기 제1 셀 게이트들(CG1)도 서로 독립적으로 제어되며, 서로 다른 레벨에 위치한 상기 제2 셀 게이트들(CG2)도 서로 독립적으로 제어된다. 이와 더불어 서로 동일한 레벨에 위치한 상기 제1 셀 게이트(CG1) 및 제2 셀 게이트(CG2)도 서로 독립적으로 제어된다.
상술된 바와 같이, 상기 기판(100) 상에는 복수의 게이트 스택 그룹들이 배치될 수 있다. 이때, 일 실시예에 따르면, 상기 게이트 스택 그룹들 내에 각각 배치되고 서로 동일한 레벨에 위치한 상기 제1 셀 게이트들(CG1)은 서로 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 게이트 스택 그룹들 내에 각각 배치되고, 서로 동일한 레벨에 위치한 상기 제2 셀 게이트들(CG2)도 서로 전기적으로 접속될 수 있다.
제1 매립 유전 패턴(127b)이 상기 각 활성 구조체(125) 내 제1 및 제2 수직형 활성부들(122a, 123a) 사이에 개재될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 매립 유전 패턴(127b)은 상기 제1 및 제2 수직형 활성부들(122a, 123a) 사이의 상기 접속 도핑된 영역(120)과 접촉될 수 있다. 상기 제1 매립 유전 패턴(127b)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 제2 매립 유전 패턴(155)이 상기 그루브(115) 내 활성 구조체들(125) 사이의 공간을 채울 수 있다. 상기 제2 매립 유전 패턴(155)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 소자분리 패턴(147)이 상기 게이트 스택 그룹들 사이에 정의된 트렌치(130)를 채울 수 있다. 상기 소자분리 패턴(147)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 그루브(115) 아래에 배치된 접속 도핑된 영역들(120) 사이의 기판의 상면은 상기 접속 도핑된 영역(120)의 상면 보다 리세스될 수 있다. 이에 따라, 리세스 영역(150)이 정의될 수 있다. 상기 리세스 영역(150)의 바닥면은 상기 접속 도핑된 영역(120)의 바닥면 보다 낮은 것이 바람직하다. 상기 제2 매립 유전 패턴(155)은 아래로 연장되어 상기 리세스 영역(150)을 채울 수 있다.
비트 라인(170)이 상기 제1 수직형 활성부(122a)의 상단에 전기적으로 접속된다. 상기 비트 라인(170)은 상기 제1 수직형 활성부(122a)의 상단 보다 높게 위치할 수 있다. 상기 비트 라인(170)은 상기 제1 및 제2 게이트들(CG1, SSG, CG2, GSG)을 가로지를 수 있다. 예컨대, 상기 비트 라인(170)은 상기 제2 방향으로 연장될 수 있다. 상기 기판(100) 상부에 복수의 상기 비트 라인들(170)이 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 비트 라인(170)은 상기 제2 방향으로 배열되어 하나의 행을 이루는 활성 구조체들(125) 내 제1 수직형 활성부들(122a)의 상단들과 전기적으로 접속될 수 있다.
제1 도전 패드(160a)가 상기 제1 수직형 활성부(122a) 상에 배치될 수 있다. 상기 제1 도전 패드(160a)는 상기 제1 수직형 활성부(122a)의 상단과 접촉될 수 있다. 상기 제1 도전 패드(160a)은 옆으로 연장되어 최상위의 제1 유전 패턴(105a) 상에도 배치될 수 있다. 상기 제1 도전 패드(160a)는 도핑된 4A족 원소(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄 등) 및 금속-4A족 원소 화합물(ex, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나로 형성될 수 있다. 상기 제1 수직형 활성부(122a)의 윗부분 내에 상기 제2 타입의 도펀트로 도핑된 드레인 영역이 배치될 수 있다. 상기 드레인 영역의 바닥면은 상기 스트링 선택 게이트(SSG)의 상면에 근접한 높이일 수 있다. 상기 드레인 영역은 상기 제1 도전 패드(160a)의 하면에 접촉될 수 있다. 본 발명의 일 실시예에 따르면, 상기 드레인 영역은 생략될 수 있다. 상기 비트 라인(170)은 상기 제1 도전 패드(160a)에 전기적으로 접속될 수 있다. 즉, 상기 비트 라인(170)은 상기 제1 도전 패드(160a)를 경유하여 상기 제1 수직형 활성부(122a)의 상단에 전기적으로 접속될 수 있다.
소오스 라인(180)이 상기 제2 수직형 활성부(123a)의 상단에 전기적으로 접속된다. 상기 소오스 라인(180)은 상기 제2 수직형 활성부(123a)의 상단 보다 높게 위치할 수 있다. 제2 도전 패드(160b)가 상기 제2 수직형 활성부(123a) 상에 배치될 수 있다. 상기 제2 도전 패드(160b)는 상기 제2 수직형 활성부(123a)의 상단과 접촉될 수 있다. 상기 제2 도전 패드(160b)은 옆으로 연장되어 최상위의 제2 유전 패턴(105b) 상에도 배치될 수 있다. 상기 제2 도전 패드(160b)는 상기 제1 도전 패드(160a)와 동일한 물질로 형성될 수 있다. 상기 제2 수직형 활성부(123a)의 윗부분 내에 상기 제2 타입의 도펀트로 도핑된 소오스 영역이 배치될 수 있다. 상기 소오스 영역의 바닥면은 상기 접지 선택 게이트(GSG)의 상면에 근접한 높이일 수 있다. 상기 소오스 영역은 상기 제2 도전 패드(160b)의 하면에 접촉될 수 있다. 본 발명의 일 실시예에 따르면, 상기 소오스 영역은 생략될 수 있다. 상기 소오스 라인(180)은 상기 제2 도전 패드(160b)에 전기적으로 접속될 수 있다. 즉, 상기 소오스 라인(180)은 상기 제2 도전 패드(160b)를 경유하여 상기 제2 수직형 활성부(123a)의 상단에 전기적으로 접속될 수 있다.
상기 소오스 라인(180)은 상기 비트 라인(170)과 평행하게 연장될 수 있으며, 상기 기판(100) 상부에 복수의 소오스 라인들(180)이 제공될 수 있다. 상기 각 소오스 라인(170)은 상기 제2 방향을 따라 배열된 복수의 활성 구조체들(125)의 제2 수직형 활성부들(123a)의 상단들에 전기적으로 접속될 수 있다.
상기 소오스 라인(180) 및 상기 비트 라인(170)은 상기 기판(100)의 상면을 기준하여 서로 다른 레벨(level)에 위치할 수 있다. 예컨대, 도 2a에 도시된 바와 같이, 상기 소오스 라인(180)이 상기 비트 라인(170) 보다 높게 배치될 수 있다. 제1 층간 유전막이 상기 제1 및 제2 도전 패드들(160a, 160b)을 포함한 기판(100) 전면을 덮고, 상기 비트 라인(170)이 상기 제1 층간 유전막 상에 배치될 수 있다. 상기 비트 라인(170)은 상기 제1 층간 유전막을 관통하는 비트 라인 플러그(165)을 경유하여 상기 제1 도전 패드(160a)에 전기적으로 접속될 수 있다. 제2 층간 유전막이 상기 제1 층간 유전막 및 비트 라인(170)을 덮을 수 있다. 상기 소오스 라인(180)은 상기 제2 및 제1 층간 유전막들을 관통하는 소오스 라인 플러그(175)를 경유하여 상기 제2 도전 패드(160b)에 전기적으로 접속될 수 있다. 도 2a에서 본 실시예의 특징들이 부각되도록 상기 제1 및 제2 층간 유전막들은 생략하였다.
상술된 설명에서, 상기 소오스 라인(180)이 상기 비트 라인(170) 보다 높을 수 있음을 개시하였다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 일 실시예에 따르면, 상기 비트 라인(170)이 상기 소오스 라인(180) 보다 높게 배치될 수도 있다. 이 경우에, 상기 소오스 라인(180)이 상기 제2 층간 유전막 및 제1 층간 유전막 사이에 배치될 수 있으며, 상기 비트 라인(170)이 상기 제2 층간 유전막 상에 배치될 수 있다. 이와는 또 다르게, 상기 비트 라인(170) 및 소오스 라인(180)은 동일한 레벨에 위치할 수도 있다.
상술된 설명에서, 상기 소오스 라인(180)은 상기 비트 라인(170)과 평행할 수 있음을 개시하였다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 일 실시예에 따르면, 상기 소오스 라인(180)은 상기 비트 라인(170)과 다른 레벨에 위치함과 더불어 상기 제1 방향으로 연장되어 상기 비트 라인(170)을 가로지를 수 있다. 이 경우에, 상기 소오스 라인(180)은 상기 각 그루브(115) 내에 위치한 활성 구조체들(125)의 제2 수직형 활성부들(123a)과 전기적으로 접속될 수 있다.
상기 비트 라인(170)은 낮은 비저항을 갖는 도전 물질을 포함하는 것이 바람직하다. 예컨대, 상기 비트 라인(17)은 금속(ex, 텅스텐, 티타늄, 탄탈늄, 알루미늄, 구리등), 도전성 금속질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 및 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 소오스 라인(180)도 낮은 비저항을 갖는 도전 물질을 포함하는 것이 바람직하다. 예컨대, 상기 소오스 라인(180)은 도핑된 4A족 원소(ex, 도핑된 실리콘 등)의 비저항 보다 낮은 비저항을 갖는 도전물질로 형성되는 것이 바람직하다. 예컨대, 상기 소오스 라인(180)은 금속(ex, 텅스텐, 티타늄, 탄탈늄, 알루미늄, 구리등), 도전성 금속질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 및 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 비트라인 플러그(165)는 도핑된 4A족 원소(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄, 알루미늄, 구리등), 도전성 금속질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 및 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 소오스 라인 플러그(175)는 도핑된 4A족 원소(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄, 알루미늄, 구리등), 도전성 금속질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 및 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상술한 3차원 반도체 기억 소자에 따르면, 상기 셀 스트링은 적층된 제1 셀 게이트들(CG1) 및 스트링 선택 게이트(SSG), 적층된 제2 셀 게이트들(CG2) 및 접지 선택 게이트(GSG), 제1 및 제2 수직형 활성부들(122a, 123a), 및 접속 도핑된 영역(120)에 의하여 "U"자 형태로 구현된다. 이에 따라, 기준 전압이 인가되는 상기 소오스 라인(180)을 비저항이 낮은 도전 물질로 형성할 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 고속 동작이 가능한 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 상기 접속 도핑된 영역(120)으로 상기 제1 및 제2 수직형 활성부들(122a, 123a)을 연결시킴으로써, "U" 자 형태의 셀 스트링의 구조를 간략화시킬 수 있다.
상술된 3차원 반도체 기억 소자에서, 상기 그루브(115) 아래의 접속 도핑된 영역들(120)은 리세스 영역(150)을 채우는 상기 제2 매립 유전 패턴(155)에 의하여 서로 전기적으로 분리될 수 있다. 이와는 달리, 상기 그루브(115) 아래 접속 도핑된 영역들(120)은 다른 형태로 서로 전기적으로 분리될 수 있다. 이를 도면들을 참조하여 설명한다. 이하에서 설명되는 변형예들에서 상술된 구성요소들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 A 부분을 나타내는 사시도이다.
도 2b를 참조하면, 제1 게이트 스택 및 제2 게이트 스택 사이의 그루브(115)의 바닥면의 전체는 실질적으로 동일한 레벨을 가질 수 있다. 다시 말해서, 그루브(115) 아래의 접속 도핑된 영역들(120) 사이의 기판(100)의 상면은 상기 접속 도핑된 영역(120)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. (본 변형예에서는 도 2a의 리세스 영역(150)이 생략될 수 있다.) 이 경우에, 상기 접속 도핑된 영역들(120) 사이의 기판(100)은 상술된 바와 같이 상기 제1 타입의 도펀트로 도핑되어 있다. 이에 따라, 상기 제2 타입의 도펀트로 도핑된 상기 접속 도핑된 영역들(120)은 서로 전기적으로 분리될 수 있다.
도 2c에 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1의 A 부분을 나타내는 사시도이다.
도 2c를 참조하면, 3차원 반도체 기억 소자는 상기 기판(100)에 형성되어 기저 활성부들(102)을 정의하는 필드 유전 패턴(101)을 더 포함할 수 있다. 상기 필드 유전 패턴(101)은 상기 기판(100)내에 형성된 기저 트렌치를 채울 수 있다. 상기 기저 활성부들(102)은 서로 이격된다. 예컨대, 상기 기저 활성부들(102)은 평면적 관점에서 상기 제1 방향 및 상기 제2 방향을 따라 2차원적으로 배열될 수 있다. 접속 도핑된 영역들(120)은 상기 기저 활성부들(102) 내에 각각 형성될 수 있다. 이에 따라, 상기 접속 도핑된 영역들(102)은 상기 필드 유전 패턴(101)에 의하여 서로 전기적으로 분리될 수 있다. 상기 제1 및 제2 게이트 스택들 사이의 그루브(115)의 바닥면은 상기 제1 방향으로 배열된 상기 기저 활성부들(102) 및 기저 활성부들(102) 사이의 필드 유전 패턴(101)으로 이루어질 수 있다.
도 2d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 A 부분을 나타내는 사시도이다. 본 변형예에 따른 3차원 반도체 기억 소자는 도 2a의 활성 구조체와 다른 형태의 활성 구조체를 가질 수 있다.
도 2d를 참조하면, 활성 구조체(125a)는 제1 수직형 활성부(122a), 제2 수직형 활성부(123a) 및 평판부(124a)를 포함할 수 있다. 상기 평판부(124a)는 제1 매립 유전 패턴(127b) 및 기판(100) 사이에 배치된다. 다시 말해서, 상기 평판부(124a)는 상기 제1 매립 유전 패턴(127b) 및 접속 도핑된 영역(120) 사이에 배치된다. 상기 평판부(124a)는 상기 접속 도핑된 영역(120)과 접촉될 수 있다. 상기 평판부(124a)은 상기 제1 및 제2 수직형 활성부들(122a, 123a)과 연결된다. 상기 평판부(124a)는 상기 제1 및 제2 수직형 활성부들(122a, 123a)의 아랫측벽들과 경계면 없이 접촉될 수 있다. 상기 평판부(124a)는 상기 제1 및 제2 수직형 활성부들(122a, 123a)과 동일한 물질로 형성될 수 있다.
도 2d에 개시된 활성 구조체(125a)는 도 2b 및 도 2c에 개시된 3차원 반도체 기억 소자들에도 적용될 수 있다. 즉, 도 2b 및 도 2c에 개시된 활성 구조체들(125)은 도 2d의 활성 구조체(125a)와 대체될 수 있다.
다음으로, 본 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 4a 내지 도 4j 는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 4a를 참조하면, 기판(100) 상에 교대로 그리고 반복적으로 적층된 유전막들(105) 및 희생막들(110)을 형성할 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다. 상기 희생막들(110)은 상기 유전막들(105)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 유전막들(105)이 산화막으로 형성되는 경우에, 상기 희생막들(110)은 질화막 및/또는 산화질화막 등으로 형성될 수 있다. 최하위의 유전막은 최하위의 희생막 및 기판(100) 사이에 형성될 수 있다. 최하위의 유전막은 그 위의 유전막들과 동일한 두께로 형성되거나 얇은 두께로 형성될 수 있다. 최상위의 유전막은 최상위의 희생막 상에 형성될 수 있다. 최상위의 유전막은 그 아래의 유전막들과 동일한 두께로 형성되거나 두꺼운 두께로 형성될 수 있다. 상기 유전막들(105)의 층수는 상기 희생막들(110)의 층수에 1을 더한 값일 수 있다.
도 4b를 참조하면, 상기 유전막들(105) 및 희생막들을 연속적으로 패터닝하여 그루브들(115)을 형성할 수 있다. 상기 그루브들(115)은 기판(100)의 상면에 평행한 제1 방향으로 나란히 연장될 수 있다. 상기 그루브들(115)은 상기 기판(100)의 상면에 평행하고 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 서로 이격된다. 상기 제1 방향은 도면에서 y축 방향에 해당하고, 상기 제2 방향은 도면에서 x축 방향에 해당한다.
상기 그루브들(115)를 갖는 기판(100)에 제2 타입의 도펀트를 이온 주입 방식으로 제공하여 상기 그루브(115)의 바닥면 아래의 기판(100) 내에 예비 도핑된 영역(119)을 형성할 수 있다. 상기 제2 타입의 도펀트는 상기 그루브(115)를 통하여 상기 그루브(115)의 바닥면 아래의 기판(100)내에 공급될 수 있다. 이에 따라, 상기 예비 도핑된 영역(119)은 상기 그루브(115)에 자기정렬되어 형성될 수 있다.
도 4c를 참조하면, 상기 예비 도핑된 영역(119)을 갖는 기판(100) 상에 활성막을 콘포말(conformal)하게 형성하고, 상기 활성막을 전면 이방성 식각하여 예비 활성 구조체가 형성될 수 있다. 상기 예비 활성 구조체는 상기 그루브(115)의 제1 측벽과 접촉된 제1 예비 활성부(122) 및 상기 그루브(115)의 제2 측벽과 접촉된 제2 예비 활성부(123)를 포함할 수 있다. 상기 제1 및 제2 예비 활성부들(122, 123)은 상기 그루브(115)의 제1 및 제2 측벽들을 따라 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제1 및 제2 예비 활성부들(122, 123)의 하단들은 상기 예비 도핑된 영역(119)과 접촉되는 것이 바람직하다. 상기 제1 및 제2 예비 활성부들(122, 123) 사이의 상기 예비 도핑된 영역(119)은 노출될 수 있다. 상기 제1 및 제2 예비 활성부들(122, 123)은 4A족 원소(ex, 실리콘, 게르마늄 또는 실리콘-게르마늄 등)로 형성될 수 있다. 상기 제1 및 제2 예비 활성부들(122, 123)은 상기 제1 타입의 도펀트로 도핑되거나, 언도프트 상태(undoped state)일 수 있다.
상기 예비 활성 구조체를 갖는 기판(100) 상에 상기 제1 그루브(115)를 채우는 제1 매립 유전막을 형성하고, 상기 제1 매립 유전막을 평탄화시킬 수 있다. 상기 제1 매립 유전막은 상기 예비 활성부들(122, 123)의 상단들이 노출될때까지 평탄화시킬 수 있다. 이에 따라, 상기 그루브(112) 내에 평탄화된 제1 매립 유전막(127a)이 배치될 수 있다. 상기 평탄화된 제1 매립 유전막(127a)은 상기 제1 및 제2 예비 활성부들(122, 123) 사이의 예비 도핑된 영역(119)과 접촉될 수 있다. 상기 평탄화된 제1 매립 유전막(127a)은 상기 희생막들(110)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 평탄화된 제1 매립 유전막(127a)은 산화물로 형성될 수 있다.
도 4d를 참조하면, 이어서, 상기 유전막들(105) 및 희생막들(110)을 연속적으로 패터닝하여 트렌치들(130)을 형성할 수 있다. 상기 트렌치들(130)은 상기 제1 방향으로 나란히 연장되도록 형성될 수 있다. 상기 트렌치들(130)은 상기 그루브들(115)과 상기 제2 방향으로 교대로 그리고 반복적으로 형성될 수 있다. 상기 트렌치들(130)을 형성함으로써, 인접한 한쌍의 트렌치들(130) 사이에 교대로 적층된 제1 유전 패턴들(105a) 및 제1 희생 패턴들(110a)을 포함하는 제1 패턴 스택과, 교대로 적층된 제2 유전 패턴들(105b) 제2 희생 패턴들(110b)을 포함하는 제2 패턴 스택이 형성된다. 상기 그루브(115)는 상기 제1 패턴 스택 및 상기 제2 패턴 스택 사이에 위치한다. 상기 제1 패턴 스택은 상기 제1 예비 활성부(122)와 접촉될 수 있으며, 상기 제2 패턴 스택은 상기 제2 예비 활성부(123)와 접촉될 수 있다.
교대로 적층된 제1 유전 패턴들(105a) 및 제1 희생 패턴들(110a)의 각각은 상기 제1 방향으로 나란히 연장된 양 측벽들을 갖는다. 교대로 적층된 제1 유전 패턴들(105a) 및 제1 희생 패턴들(110a)의 일 측벽들은 상기 제1 예비 활성부(122)에 접촉될 수 있으며, 타 측벽들은 일 트렌치(130)에 노출된다. 이와 마찬가지로, 교대로 적층된 제2 유전 패턴들(105b) 및 제2 희생 패턴들(110b)의 각각은 상기 제1 방향으로 나란히 연장된 양 측벽들을 갖는다. 교대로 적층된 제2 유전 패턴들(105b) 및 제2 희생 패턴들(110b)의 일 측벽들은 상기 제2 예비 활성부(123)에 접촉될 수 있으며, 타 측벽들은 다른 트렌치(130)에 노출된다.
도 4e를 참조하면, 상기 트렌치들(130)에 노출된 제1 희생 패턴들(110a) 및 제2 희생 패턴들(110b)을 제거한다. 이때, 상기 제1 및 제2 유전 패턴들(105a, 105b)은 상기 예비 활성부들(122, 123)에 지지되며 잔존된다. 이에 따라, 제1 빈 영역들(135a) 및 제2 빈 영역들(135b)이 형성된다. 상기 제1 빈 영역들(135a)은 상기 제1 희생 패턴들(110a)이 제거되어 형성되며, 상기 제2 빈 영역들(135b)은 상기 제2 희생 패턴들(110b)이 제거되어 형성된다. 상기 제1 및 제2 희생 패턴들(110a, 110b)은 등방성 식각 공정에 의하여 제거될 수 있다.
도 4f를 참조하면, 상기 제1 및 제2 빈 영역들(135a, 135b)을 갖는 기판(100) 상에 게이트 유전막(140)을 형성한다. 상기 게이트 유전막(140)은 상기 제1 및 제2 빈 영역들(135a, 135b)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 게이트 유전막(140)은 상기 트렌치(130)의 측벽, 최상위의 유전 패턴들 및 트렌치(130)의 바닥면 상에도 형성될 수 있다. 상기 게이트 유전막(140)은 도 3를 참조하여 설명한 것과 같이, 차례로 형성된 터널 유전막, 정보 저장막 및 블로킹 유전막을 포함할 수 있다. 이어서, 상기 제1 및 제2 빈 영역들(135a, 135b)을 채우는 게이트 도전막을 기판(100) 전면 상에 형성할 수 있다. 상기 게이트 도전막은 상기 트렌치들(130)의 일부 또는 전체를 채울 수 있다. 상기 제1 및 제2 빈 영역들(135a, 135b) 외부의 게이트 도전막을 제거한다. 이에 따라, 상기 제1 빈 영역들(135a) 내에 제1 게이트들(CG1, SSG)이 각각 형성되고, 상기 제2 빈 영역들(135b) 내에 제2 게이트들(CG2, GSG)이 각각 형성된다. 도 1 및 도 2a를 참조하여 설명한 것과 같이, 상기 제1 게이트들(CG1, SSG)은 적층된 복수의 제1 셀 게이트들(CG1) 및 최상위의 제1 셀 게이트 상의 스트링 선택 게이트(SSG)를 포함하고, 상기 제2 게이트들(CG2, GSG)은 적층된 복수의 제2 셀 게이트들(CG2) 및 최상위의 제2 셀 게이트 상의 접지 선택 게이트(GSG)를 포함한다.
도면에 개시된 바와 같이, 상기 제1 및 제2 빈 영역들(135a, 135b) 외부의 상기 게이트 유전막을 제거할 수 있다. 이와는 다르게, 일 실시예에 따르면, 상기 제1 및 제2 빈 영역들(135a, 135b) 외부의 게이트 유전막을 잔존시킬 수도 있다.
도 4g를 참조하면, 이어서, 상기 트렌치들(130)을 각각 채우는 소자분리 패턴들(145)을 형성할 수 있다. 예컨대, 상기 소자분리 패턴(145)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
이어서, 기판(100) 상에 마스크 패턴(147)을 형성할 수 있다. 상기 마스크 패턴(147)은 상기 평탄화된 제1 매립 유전막(127a)의 일부분을 노출시키는 개구부(148)를 포함할 수 있다. 상기 마스크 패턴(147)은 서로 이격된 복수의 상기 개구부(148)를 포함할 수 있다. 상기 개구부들(148)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 마스크 패턴(147)은 상기 평탄화된 제1 매립 유전막(127a)의 다른 부분을 덮는다. 또한, 상기 마스크 패턴(147)은 상기 소자분리 패턴(145)의 전체 및 최상위의 유전 패턴들의 전체를 덮을 수 있다.
상기 마스크 패턴(147)을 식각마스크로 사용하여 상기 노출된 제1 매립 유전막(127a)을 이방성 식각한다. 이에 따라, 상기 그루브(115) 내에 상기 제2 방향으로 서로 이격된 제1 매립 유전 패턴들(127b)이 형성된다. 상기 그루브(115) 내에서 상기 제1 매립 유전 패턴들(127b) 사이에 위치한 상기 제1 및 제2 예비 활성부들(122, 123)의 일부분들이 노출된다.
본 발명의 일 실시예에 따르면, 상기 평탄화된 제1 매립 유전막(127a)이 상기 소자분리 패턴(145) 및 최상위의 유전 패턴들에 대하여 식각선택비를 갖는 유전물질로 형성되는 경우에, 상기 마스크 패턴(147)은 제2 방향으로 나란히 연장된 마스크 라인들을 포함할 수 있다. 상기 마스크 라인들은 상기 제2 방향으로 서로 이격된다. 상기 평탄화된 제1 매립 유전막(127a)의 일부분은 상기 마스크 라인에 의해 덮혀지고, 상기 마스크 라인들 사이에 위치한 상기 평탄화된 제1 매립 유전막(127a)의 다른 부분은 노출될 수 있다. 이 경우에, 상기 마스크 라인들 및 상기 최상위의 유전 패턴들 및 소자분리 패턴(145)을 식각 마스크로 사용하여 상기 노출된 제1 매립 유전막(127a)을 식각함으로써, 상기 제1 매립 유전 패턴들(127b)이 형성될 수 있다.
이하에서, 설명의 편의를 위하여 상기 개구부(148)를 갖는 마스크 패턴(147)이 형성된 경우에 대해서 설명한다.
도 4h를 참조하면, 상기 제1 매립 유전 패턴들(127b)을 형성한 후에, 상기 노출된 제1 및 제2 예비 활성부들(122, 123)의 일부분들을 제거한다. 이에 따라, 상기 그루브(115) 내에 활성 구조체들(125)이 형성된다. 상기 각 활성 구조체(125)는 상기 제1 매립 유전 패턴(127b) 및 상기 제1 게이트들(CG1, SSG) 사이에 배치된 제1 수직형 활성부(122a), 및 상기 제1 매립 유전 패턴(127b) 및 상기 제2 게이트들(CG2, GSG) 사이에 배치된 제2 수직형 활성부(123a)를 포함할 수 있다.
상기 노출된 제1 및 제2 예비 활성부들(122, 123)의 일부분을 제거할 때, 상기 제1 매립 유전 패턴(127b), 또는, 상기 제1 매립 유전 패턴(127b)/마스크 패턴(147)이 식각 마스크로 사용될 수 있다. 상기 노출된 제1 및 제2 예비 활성부들(122, 123)의 일부분들은 등방성 식각으로 제거될 수 있다. 상기 노출된 제1 및 제2 예비 활성부들(122, 123)의 일부분들은 등방성 식각으로 제거되는 경우에, 상기 제1 및 제2 수직형 활성부들(122a, 123a)의 상기 제1 방향으로의 폭은 상기 제1 매립 유전 패턴(127b)의 상기 제1 방향으로의 폭 보다 작을 수 있다.
도 4i를 참조하면, 상기 그루브(115) 내 상기 제1 매립 유전 패턴들(127b) 사이에 위치한 상기 예비 도핑된 영역(119)의 일부분을 식각하여 제거한다. 이에 따라, 리세스 영역(150)이 형성되고, 또한, 상기 활성 구조체(125) 및 제1 매립 유전 패턴(127b) 아래에 접속 도핑된 영역(120)이 형성된다. 상기 접속 도핑된 영역(120)은 상기 예비 도핑된 영역(119)의 일부분에 해당한다. 다시 말해서, 상기 예비 도핑된 영역(119)을 부분적으로 제거함으로써, 복수의 접속 도핑된 영역들(120)을 서로 분리시킬 수 있다.
상기 마스크 패턴(147)을 식각 마스크로 사용하여 상기 예비 도핑된 영역(119)의 일 부분이 제거될 수 있다. 상기 예비 도핑된 영역(119)은 등방성 식각 공정 및/또는 이방성 식각 공정으로 제거될 수 있다. 상기 리세스 영역(150)의 바닥면은 상기 접속 도핑된 영역(120)의 바닥면 보다 낮은 것이 바람직하다.
도 4j를 참조하면, 상기 리세스 영역(150)을 형성한 후에, 상기 마스크 패턴(147)을 제거할 수 있다. 이어서, 상기 기판(100) 상에 제2 매립 유전막을 형성할 수 있다. 상기 제2 매립 유전막은 상기 그루브(115) 내 상기 제1 매립 유전 패턴들(127b) 사이의 공간을 채울 수 있다. 또한, 상기 제2 매립 유전막은 상기 리세스 영역(150)을 채울 수 있다. 이에 더하여, 상기 제2 매립 유전막은 상기 그루브(115)의 양측벽을 이루는 상기 제1 및 제2 유전 패턴들(105a, 105b)의 측벽들과 접촉될 수 있다. 상기 제2 매립 유전막을 평탄화하여 제2 매립 유전 패턴들(155)을 형성한다. 상기 그루브(115) 내에서 상기 제1 매립 유전 패턴들(127b) 및 제2 매립 유전 패턴들(155)은 상기 제1 방향으로 교대로 그리고 반복적으로 배열될 수 있다. 상기 제2 매립 유전막에 기인하여, 상기 제2 매립 유전 패턴(155)은 상기 그루브(115) 내 상기 제1 매립 유전 패턴들(127b) 사이의 공간 및 리세스 영역(150)을 채울 수 있다. 또한, 상기 제1 매립 유전 패턴(155)은 상기 그루브(155)의 양측벽들을 이루는 상기 제1 및 제2 유전 패턴들(105a, 105b)의 측벽들과 접촉될 수 있다.
이어서, 상기 기판(100) 상에 상기 제1 및 제2 수직형 활성부들(122a, 123a)의 상단들과 접촉되는 패드 도전막을 형성하고, 상기 패드 도전막을 패터닝하여 도 1 및 도 2a의 제1 및 제2 도전 패드들(160a, 160b)을 형성할 수 있다. 이어서, 도 1 및 도 2a를 참조하여 설명한, 제1 층간 유전막, 비트라인 플러그(165), 비트 라인(170), 제2 층간 유전막, 소오스 라인 플러그(175) 및 소오스 라인(180)을 형성할 수 있다. 이로써, 도 1 및 도 2a를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
한편, 상술된 3차원 반도체 기억 소자의 형성 방법에 따르면, 상기 활성 구조체(125)는 상기 게이트들(CG1, SSG, CG2, GSG) 및 소자분리 패턴(145)를 형성한 후에 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
본 발명의 일 실시예에 따르면, 상기 활성구조체(125)를 먼저 형성한 후에, 트렌치(130), 게이트들(CG1, SSG, CG2, GSG) 및 소자분리 패턴(145)을 형성할 수 있다. 예컨대, 도 4c의 결과물을 형성한 직후에, 도 4g의 마스크 패턴(147)을 이용한 제1 매립 유전 패턴들(127b)의 형성 공정, 활성 구조체(125)의 형성 공정, 리세스 영역(150)의 형성 공정, 및 제2 매립 유전 패턴들(155)의 형성 공정을 순차적으로 수행할 수 있다. 이 후에, 트렌치(130)의 형성 공정, 빈 영역들(135a, 135b)의 형성 공정, 게이트 유전막(140) 및 게이트들(CG1, SSG, CG2, GSG)의 형성 공정 및 소자분리 패턴(145)의 형성 공정을 순차적으로 수행할 수 있다.
다음으로, 도 2b를 참조하여 설명한 3차원 반도체 기억 소자의 형성 방법을 설명한다. 이 방법은 도 4a 내지 도 4j를 참조하여 설명한 3차원 반도체 기억 소자의 형성 방법과 유사할 수 있다. 따라서, 이 방법의 특징적인 부분들을 중심으로 기술한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 일 변형예를 설명하기 위한 사시도들이다.
도 5a를 참조하면, 제1 타입의 도펀트로 도핑된 기판(100)에 제2 타입의 도펀트 이온들을 선택적으로 주입하여 접속 도핑된 영역들(120)을 형성할 수 있다. 상기 접속 도핑된 영역들(120)은 서로 이격된다. 상기 접속 도핑된 영역들(120) 사이에 상기 제1 타입의 도펀트로 도핑된 기판(100)이 배치됨으로써, 상기 접속 도핑된 영역들(120)은 서로 전기적으로 분리될 수 있다. 상기 접속 도핑된 영역들(120)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
도 5b를 참조하면, 상기 접속 도핑된 영역들(120)을 갖는 기판(100) 상에 유전막들(105) 및 희생막들(110)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 유전막들(105) 및 희생막들(110)을 연속적으로 패터닝하여 제1 방향으로 나란히 연장된 그루브들(130)을 형성할 수 있다. 상기 제1 방향은 도면에서 y축 방향에 해당할 수 있다. 상기 그루브(130)는 상기 제1 방향으로 배열되어 하나의 열을 이루는 접속 도핑된 영역들(120)을 노출시킬 수 있다.
이어서, 도 4c 내지 도 4h 및 도 4j를 참조하여 설명한 상술한 방법들과 동일한 방법들을 수행하여 도 2b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다. 본 변형예에서는, 도 4i를 참조하여 설명한 리세스 영역(150)을 형성하는 것을 요구하지 않는다.
다음으로, 도 2c에 개시된 3차원 반도체 기억 소자의 형성 방법의 주요 특징들을 도면들을 참조하여 설명한다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 다른 변형예를 설명하기 위한 사시도들이다.
도 6a를 참조하면, 제1 타입의 도펀트로 도핑된 기판(100)에 필드 유전 패턴(101)을 형성하여 기저 활성부들(102)을 정의한다. 상기 기저 활성부(102)는 상기 필드 유전 패턴(101)에 의해 둘러싸인 상기 기판(100)의 일부분에 해당한다. 상기 필드 유전 패턴(101)은 상기 기판(100)에 형성된 기저 트렌치를 채울 수 있다. 상기 기저 활성부들(102)은 서로 이격되어 있으며, 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 필드 유전 패턴(101)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
도 6b를 참조하면, 상기 기저 활성부들(102)에 제2 타입의 도펀트 이온들을 주입하여 접속 도핑된 영역들(120)을 형성할 수 있다. 상기 접속 도핑된 영역들(120)은 상기 기저 활성부들(102) 내에 각각 형성된다.
도 6c를 참조하면, 상기 필드 유전 패턴(101) 및 상기 접속 도핑된 영역들(120)을 갖는 기판(100) 상에 유전막들(105) 및 희생막들(110)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 유전막들(105) 및 희생막들(110)을 연속적으로 패터닝하여 제1 방향으로 나란히 연장된 그루브들(130)을 형성할 수 있다. 상기 그루브(130)는 상기 제1 방향으로 배열되어 하나의 열을 이루는 접속 도핑된 영역들(120)과 이들 사이의 필드 유전 패턴(101)을 노출시킬 수 있다.
이어서, 도 4c 내지 도 4h 및 도 4j를 참조하여 설명한 상술한 방법들과 동일한 방법들을 수행하여 도 2c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다. 본 변형예에서도, 도 4i를 참조하여 설명한 리세스 영역(150)을 형성하는 것을 요구하지 않는다.
다음으로, 도 2d에 도시된 3차원 반도체 기억 소자의 형성 방법의 주요 특징들을 도면들을 참조하여 설명한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 또 다른 변형예를 설명하기 위한 사시도들이다. 본 변형예에 따른 3차원 반도체 기억 소자의 형성 방법은 도 4a 및 도 4b를 참조하여 설명한 방법들을 포함할 수 있다.
도 7a를 참조하면, 그루브(115)를 갖는 기판(100) 상에 활성막(121)을 콘포말하게 형성한다. 상기 활성막(121)은 상기 그루브(115)의 양측벽 및 바닥면 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 활성막(121)은 상기 그루브(115)의 일부분만을 채울 수 있다. 상기 활성막(121) 상에 상기 그루브(115)를 채우는 제1 매립 유전막(127)을 형성할 수 있다.
도 7b를 참조하면, 상기 제1 매립 유전막(127) 및 상기 활성막(121)을 최상위의 유전막(105)이 노출될때까지 평탄화시키어 상기 그루브(115) 내에 예비 활성 구조체 및 평탄화된 제1 매립 유전막(127a)을 형성할 수 있다. 상기 예비 활성 구조체는 상기 그루브(115)의 제1 측벽에 접촉된 제1 예비 활성부(122), 상기 그루브(115)의 제2 측벽에 접촉된 제2 예비 활성부(123), 및 상기 그루브(115)의 바닥면과 상기 평탄화된 제1 매립 유전막(127a) 사이에 개재된 예비 평판부(124)를 포함할 수 있다. 상기 제1 예비 활성부(122), 예비 평판부(124) 및 제2 예비 활성부(123)는 하나의 바디(body)를 이룰 수 있다. 이 후의 공정은 도 4d 내지 도 4j를 참조하여 설명한 공정들과 동일하게 수행될 수 있다.
도 7a 및 도 7b를 참조하여 설명한 방법들은 도 5a 및 도 5b를 참조하여 설명한 3차원 반도체 기억 소자의 형성 방법 및 도 6a 내지 도 6c를 참조하여 설명한 3차원 반도체 기억 소자의 형성 방법에도 적용될 수 있다.
(제2 실시예)
도 8은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 9a는 도 8의 C 부분을 나타내는 사시도이다.
도 8 및 도 9a를 참조하면, 기판(200) 상에 제1 게이트 스택 및 제2 게이트 스택이 제1 방향으로 나란히 연장된다. 상기 기판(200)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(200)은 제1 타입의 도펀트로 도핑될 수 있다. 상기 제1 게이트 스택은 교대로 그리고 반복적으로 적층된 제1 유전 패턴(205a) 및 제1 게이트들(CGa1, SSGa)을 포함하고, 상기 제2 게이트 스택은 상기 제1 게이트 스택 일 측의 기판(200) 상에 교대로 그리고 반복적으로 적층된 제2 유전 패턴들(205b) 및 제2 게이트들(CGa2, GSGa)을 포함한다.
상기 제1 게이트 스택에 포함된 상기 제1 게이트들(CGa1, SSGa)은 적층된 복수의 제1 셀 게이트들(CGa1) 및 최상위의 제1 셀 게이트 상부에 배치된 스트링 선택 게이트(SSGa)를 포함한다. 상기 제1 게이트 스택에 포함된 제1 게이트들(CGa1, SSGa) 중에서 최하위의 제1 게이트는 최하위의 제1 셀 게이트(CGa1)인 것이 바람직하다. 상기 제2 게이트 스택에 포함된 상기 제2 게이트들(CGa2, GSGa)은 적층된 복수의 제2 셀 게이트들(CGa2) 및 최상위의 제2 셀 게이트 상부에 적층된 접지 선택 게이트(GSGa)를 포함한다. 상기 제2 게이트 스택에 포함된 상기 제2 게이트들(CGa2, GSGa) 중에서 최하위의 제2 게이트는 최하위의 제2 셀 게이트(CGa2)인 것이 바람직하다. 상기 제1 및 제2 게이트들(CGa1, SSGa, CGa2, GSGa)은 상술된 제1 실시예의 게이트들(CG1, SSG, CG2, GSG)과 동일한 물질로 형성될 수 있다. 상기 유전 패턴들(205a, 205b)은 상술된 제1 실시예의 유전 패턴들(105a, 105b)과 동일한 물질로 형성될 수 있으며, 동일한 특성(ex, 두께 및/또는 위치 등)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 게이트들(CGa1, SSGa)은 상기 최상위의 제1 셀 게이트 상부에 적층된 복수의 스트링 선택 게이트들(SSGa)을 포함할 수 있으며, 이와 마찬가지로, 상기 제2 게이트들(CGa2, GSGa)은 상기 최상위의 제2 셀 게이트 상부에 배치된 하나의 상기 접지 선택 게이트(GSG)를 포함하거나, 상기 최상위의 제2 셀 게이트 상부에 적층된 복수의 상기 접지 선택 게이트(GSGa)를 포함할 수 있다.
상기 제1 및 제2 게이트 스택들은 하나의 게이트 스택 그룹으로 구성될 수 있다. 상기 게이트 스택 그룹은 상기 기판(200) 상에 복수로 제공될 수 있다. 상기 게이트 스택 그룹들은 상기 제1 방향으로 나란히 연장될 수 있으며, 상기 게이트 스택 그룹들은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 서로 이격될 수 있다. 상기 제1 방향은 도 8 및 도 9a에서 y축 방향에 해당하고, 상기 제2 방향은 x축 방향에 해당할 수 있다. 상기 각 게이트 스택 그룹 내 제1 및 제2 게이트 스택들 사이, 및 상기 게이트 스택 그룹들 사이에 트렌치들(230)이 정의될 수 있다.
상기 기판(200) 내에 제2 타입의 도펀트로 도핑된 접속 도핑된 영역들(203)이 배치된다. 상기 접속 도핑된 영역들(203)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열된다. 상기 접속 도핑된 영역들(203)은 서로 이격되어 있다. 상기 접속 도핑된 영역들(203) 사이는 상기 제1 타입의 도펀트로 도핑된 기판(200)이 배치될 수 있다. 이로써, 상기 접속 도핑된 영역들(203)은 전기적으로 분리될 수 있다. 상기 접속 도핑된 영역들(203)은 상기 제2 방향으로 연장된 장방형의 상면을 가질 수 있다. 상기 각 접속 도핑된 영역(203)은 상기 각 게이트 스택 그룹 내 제1 및 제2 게이트 스택들과 중첩된 가장자리부들, 및 상기 제1 및 제2 게이트 스택들 사이에 위치한 중앙부을 포함할 수 있다. 상기 게이트 스택 그룹들 사이에는 상기 접속 도핑된 영역(203)이 존재하지 않을 수 있다.
제1 수직형 활성부(222)가 교대로 적층된 제1 유전 패턴들(205a) 및 제1 게이트들(CGa1, SSGa)을 관통하여 상기 접속 도핑된 영역(203)의 일 가장자리부와 연결되고, 제2 수직형 활성부(222)가 교대로 적층된 제2 유전 패턴들(205b) 및 제1 게이트들(CGa2, GSGa)을 관통하여 상기 접속 도핑된 영역(203)의 다른 가장자리부와 연결된다. 상기 제1 수직형 활성부(222)는 교대로 적층된 제1 유전 패턴들(205a) 및 제1 게이트들(CGa1, SSGa)를 관통하는 제1 채널 홀(215a) 내에 배치될 수 있으며, 상기 수직형 활성부(222)는 교대로 적층된 제2 유전 패턴들(205b) 및 제2 게이트들(CGa2, GSGa)을 관통하는 제2 채널 홀(215b) 내에 배치될 수 있다. 상기 제1 및 제2 수직형 활성부들(222, 223)은 상기 접속 도핑된 영역(203)의 양 가장자리부들에 각각 접촉되는 것이 바람직하다. 상기 제1 및 제2 수직형 활성부들(222, 223)은 활성 구조체(225)에 포함된다. 상기 제1 게이트들(CGa1, SSGa)의 각각은 상기 제1 수직형 활성부(222)를 둘러싸는 측벽을 갖는다. 상기 제1 수직형 활성부(222)는 상기 제1 게이트들(CGa1, SSGa)의 상기 둘러싸는 측벽들과 중첩된다. 이와 마찬가지로, 상기 제2 게이트들(CGa2, SSGa)의 각각은 상기 제2 수직형 활성부(223)를 둘러싸는 측벽을 갖고, 상기 제2 수직형 활성부(223)는 상기 제2 게이트들(CGa2, GSGa)의 상기 둘러싸는 측벽들과 중첩된다.
상기 제1 및 제2 수직형 활성부들(222, 223)은 파이브 형태일 수 있다. 이 경우에, 상기 제1 및 제2 수직형 활성부들(222, 223)의 각각의 내부는 매립 유전 패턴(227)에 의해 채워질 수 있다. 이와는 다르게, 일 실시예에 따르면, 상기 제1 및 제2 수직형 활성부들(222, 223)은 속이 찬 필라 형태(pillar-shaped)일 수 있다. 이 경우에, 상기 매립 유전 패턴(227)은 생략될 수 있다. 상기 제1 및 제2 수직형 활성부들(222, 223)은 상술된 제1 실시예의 제1 및 제2 수직형 활성부들(222, 223)과 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 수직형 활성부들(222, 223)은 상기 제1 타입의 도펀트로 도핑되거나, 언도프트 상태일 수 있다. 상기 매립 유전 패턴(227)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
게이트 유전막(240)이 상기 제1 수직형 활성부(222) 및 상기 제1 게이트들(CGa1, SSGa) 사이, 및 제2 수직형 활성부(223) 및 상기 제2 게이트들(CGa2, GSGa) 사이에 개재된다. 상기 제1 수직형 활성부(222)는 상기 제1 유전 패턴들(205a)의 상기 제1 수직형 활성부(222)를 둘러싸는 측벽들과 접촉될 수 있으며, 상기 제2 수직형 활성부(223)는 상기 제2 유전 패턴들(205b)의 상기 제2 수직형 활성부(223)를 둘러싸는 측벽들과 접촉될 수 있다. 상기 게이트 유전막(240)은 상술된 제1 실시예의 도 2a 및 도 3을 참조하여 설명한 게이트 유전막(140)과 동일한 물질 및 동일한 3중막으로 형성될 수 있다.
상기 제1 수직형 활성부(222), 상기 제1 셀 게이트(CGa1) 및 이들 사이의 게이트 유전막(240)은 제1 셀 트랜지스터를 구성하고, 상기 제1 수직형 활성부(222), 상기 스트링 선택 게이트(SSGa) 및 이들 사이의 게이트 유전막(240)은 스트링 선택 트랜지스터를 구성한다. 또한, 상기 제2 수직형 활성부(223), 상기 제2 셀 게이트(CGa2) 및 이들 사이의 게이트 유전막(240)은 제2 셀 트랜지스터를 구성하고, 상기 제2 수직형 활성부(223), 상기 접지 선택 게이트(GSGa) 및 이들 사이의 게이트 유전막(240)은 접지 선택 트랜지스터를 구성한다.
상기 제1 게이트 스택의 제1 게이트들(CGa1, SSGa)과 상기 제1 수직형 활성부(222)로 인하여, 복수의 상기 제1 셀 트랜지스터들 및 상기 스트링 선택 트랜지스터가 차례로 적층됨과 더불어 서로 직렬로 연결된다. 이와 마찬가지로, 상기 제2 게이트 스택의 제2 게이트들(CGa2, GSGa)과 상기 제2 수직형 활성부(223)로 인하여, 복수의 상기 제2 셀 트랜지스터들 및 상기 접지 선택 트랜지스터가 차례로 적층됨과 더불어 서로 직렬로 연결된다. 상기 접속 도핑된 영역(203)은 상기 제1 및 제2 수직형 활성부들(222, 223)의 하단들과 연결됨으로써, 최하위의 제1 셀 게이트(CGa1)를 포함하는 제1 셀 트랜지스터 및 최하위의 제2 셀 게이트(CGa2)를 포함하는 제2 셀 트랜지스터가 직렬로 연결된다. 결과적으로, 상기 접속 도핑된 영역(203)과, 상기 활성 구조체(225)로 구현된 적층된 제1 셀 트랜지스터들 및 스트링 선택 트랜지스터와 적층된 제2 셀 트랜지스터들 및 접지 선택 트랜지스터는 하나의 셀 스트링을 구성한다. 상기 셀 스트링은 xz평면에서 "U" 자 형태를 갖는다.
복수의 활성 구조체들(225)이 상기 각 게이트 스택 그룹의 제1 및 제2 게이트 스택들을 관통할 수 있다. 상기 각 활성 구조체(225)의 제1 및 제2 수직형 활성부들(222, 223)은 상기 각 접속 도핑된 영역(203)의 양 가장자리부들에 각각 접촉될 수 있다. 이로써, "U" 자 형태를 갖는 복수의 셀 스트링들이 상기 각 게이트 스택 그룹에 구현될 수 있다.
소자분리 패턴들(245)이 상기 트렌치들(230)를 각각 채울 수 있다. 상기 소자분리 패턴(245)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 제1 도전 패드(260a)가 상기 제1 수직형 활성부(222)의 상단에 접촉될 수 있으며, 상기 제2 도전 패드(260b)가 상기 제2 수직형 활성부(223)의 상단에 접촉될 수 있다. 상기 제1 및 제2 도전 패드들(260a, 260b)은 상술된 제1 실시예의 제1 및 제2 도전 패드들(160a, 160b)과 동일한 물질로 형성될 수 있다. 비트 라인(270)이 상기 제1 수직형 활성부(222)의 상단에 전기적으로 접속되고, 소오스 라인(280)이 상기 제2 수직형 활성부(223)의 상단에 전기적으로 접속된다. 상기 비트 라인(270)은 상기 제1 도전 패드(260a)에 접속된 비트라인 플러그(265), 및 상기 제1 도전 패드(260a)를 경유하여 상기 제1 수직형 활성부(222)의 상단에 전기적으로 접속될 수 있다. 상기 소오스 라인(280)은 상기 제2 도전 패드(260b)에 접속된 소오스 라인 플러그(275), 및 상기 제2 도전 패드(260b)를 경유하여 상기 제2 수직형 활성부(223)의 상단에 전기적으로 접속될 수 있다. 상기 비트 라인(270) 및 소오스 라인(280)은 상기 기판(100)의 상면을 기준으로 서로 다른 레벨(level)에 위치할 수 있다. 일 실시예에 따르면, 상기 소오스 라인(280)이 상기 비트 라인(270) 보다 높게 위치할 수 있다. 이와는 달리, 상기 비트 라인(270)이 상기 소오스 라인(280) 보다 높게 위치할 수도 있다. 이와는 또 다르게, 상기 소오스 라인(280) 및 비트 라인(270)은 서로 동일한 레벨에 위치하고, 서로 옆으로 이격될 수도 있다. 상기 비트 라인(270) 및 소오스 라인(280)은 상술된 제1 실시예의 비트 라인(170) 및 소오스 라인(180)과 각각 동일한 물질로 형성될 수 있다. 상기 비트라인 플러그(265) 및 소오스 라인 플러그(275)는 상술된 제1 실시예의 비트라인 플러그(165) 및 소오스 라인 플러그(175)와 각각 동일한 물질로 형성될 수 있다.
상술한 3차원 반도체 기억 소자에 따르면, 상기 셀 스트링은 적층된 제1 셀 게이트들(CGa1) 및 스트링 선택 게이트(SSGa), 적층된 제2 셀 게이트들(CGa2) 및 접지 선택 게이트(GSGa), 제1 및 제2 수직형 활성부들(222, 223), 및 접속 도핑된 영역(203)을 포함한다. 이에 따라, 상기 셀 스트링은 "U" 자 형태로 구현될 수 있다. 이에 따라, 기준 전압이 인가되는 상기 소오스 라인(280)을 비저항이 낮은 도전 물질로 형성할 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 고속 동작이 가능한 3차원 반도체 기억 소자를 구현할 수 있다.
한편, 상기 접속 도핑된 영역들(203)은 다른 방식에 의하여 서로 전기적으로 분리될 수도 있다. 이를 도면을 참조하여 설명한다.
도 9b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도이다.
도 9b를 참조하면, 기판(200) 내에 기저 활성부들(202)를 정의하는 필드 유전 패턴(201)이 배치될 수 있다. 상기 기저 활성부들(202)은 서로 이격된다. 상기 필드 유전 패턴(201)는 상기 기판(200)에 형성된 기저 트렌치를 채우는 형태일 수 있다. 상기 필드 유전 패턴(201)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 접속 도핑된 영역들(203)은 상기 기저 활성부들(202) 내에 각각 형성될 수 있다. 이에 따라, 상기 접속 도핑된 영역들(203)은 상기 필드 유전 패턴(201)에 의하여 서로 전기적으로 분리될 수 있다.
도 10a 내지 도 10e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 10a를 참조하면, 제1 타입의 도펀트로 도핑된 기판(200)에 제2 타입의 도펀트 이온들을 선택적으로 주입하여 접속 도핑된 영역들(203)을 형성할 수 있다. 상기 제2 타입의 도펀트들은 이온 주입 마스크 패턴을 이용하여 상기 기판(200)에 선택적으로 주입될 수 있다. 상기 접속 도핑된 영역들(203)은 서로 이격된다. 따라서, 상기 접속 도핑된 영역들(203) 사이에 상기 제1 타입의 도펀트로 도핑된 기판(200)이 개재됨으로써, 상기 접속 도핑된 영역들(203)은 서로 전기적으로 분리될 수 있다.
도 10b를 참조하면, 상기 접속 도핑된 영역들(203)을 갖는 기판(200) 상에 유전막들(205) 및 희생막들(210)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 교대로 적층된 유전막들(205) 및 희생막들(210)을 연속적으로 패터닝하여 제1 채널 홀들(215a) 및 제2 채널 홀들(215b)을 형성한다. 상기 제1 채널 홀(215a)은 상기 접속 도핑된 영역(203)의 일 가장자리부를 노출시키고, 상기 제2 채널 홀(215b)은 상기 접속 도핑된 영역(203)의 다른 가장자리부를 노출시킨다. 하나의 상기 접속 도핑된 영역(203) 상에 하나의 상기 제1 채널 홀(215a) 및 하나의 상기 제2 채널 홀(215b)이 형성된다.
상기 제1 및 제2 채널 홀들(215a, 215b)을 갖는 기판(200) 상에 활성막을 콘포말하게 형성할 수 있다. 상기 활성막은 상기 제1 및 제2 채널 홀들(215a, 215b)의 측벽 및 바닥면 상에 실질적으로 균일하게 두께로 형성될 수 있다. 상기 활성막은 상기 제1 및 제2 채널 홀들(215a, 215b)의 일부분을 채울 수 있다. 상기 활성막 상에 상기 채널 홀들(215a, 215b)을 채우는 매립 유전막을 형성할 수 있다. 이어서, 상기 매립 유전막 및 활성막을 최상위의 유전막(205)이 노출될때까지 평탄화시키어, 상기 제1 채널 홀(215a) 내의 제1 수직형 활성부(222) 및 매립 유전 패턴(227)과, 상기 제2 채널 홀(215b) 내의 제2 수직형 활성부(223) 및 매립 유전 패턴(227)을 형성할 수 있다. 상기 제1 및 제2 수직형 활성부들(215a, 215b)은 상기 접속 도핑된 영역(203)과 접촉된다. 또한, 상기 제1 및 제2 수직형 활성부들(222, 223)은 상기 제1 채널 홀(215a)의 측벽 및 상기 제2 채널 홀(215b)의 측벽과 각각 접촉되는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 매립 유전막이 생략될 수 있다. 이 경우에, 상기 활성막이 상기 제1 및 제2 채널 홀들(215a, 215b)을 완전히 채우도록 형성될 수 있다. 이에 따라, 상기 제1 및 제2 수직형 활성부들(222, 223)은 상기 제1 및 제2 채널 홀들(215a, 215b)을 완전히 채우는 필라 형태들로 형성될 수 있다.
도 10c를 참조하면, 이어서, 상기 유전막들(205) 및 희생막들(210)을 연속적으로 패터닝하여 기판(200) 상면에 평행한 제1 방향으로 나란히 연장된 트렌치들(230)를 형성할 수 있다. 이에 따라, 상기 기판(200) 상에 교대로 적층된 제1 유전 패턴들(205a) 및 제1 희생 패턴들(210a)을 포함하는 제1 패턴 스택과, 교대로 적층된 제2 유전 패턴들(205b) 및 제2 희생 패턴들(210b)을 포함하는 제2 패턴 스택이 형성될 수 있다. 상기 제1 및 제2 패턴 스택들 사이에 상기 트렌치(230)가 형성된다. 상기 제1 수직형 활성부(222)는 상기 제1 패턴 스택을 관통한 상태이고, 상기 제2 수직형 활성부(223)은 상기 제2 패턴 스택을 관통한 상태이다.
도 10d를 참조하면, 상기 트렌치들(130)에 노출된 제1 희생 패턴들(210a) 및 제2 희생 패턴들(210b)을 제거하여 제1 빈 영역들(235a) 및 제2 빈 영역들(235b)을 형성한다. 이때, 상기 제1 유전 패턴들(205a)은 상기 제1 수직형 활성부(222)에 의해 지지되고, 상기 제2 유전 패턴들(205b)은 상기 제2 수직형 활성부(223)에 의해 지지된다.
도 10e를 참조하면, 상기 제1 및 제2 빈 영역들(235a, 235b)을 갖는 기판(200) 기판 상에 게이트 유전막(240)을 콘포말하게 형성한다. 상기 게이트 유전막(240)은 상기 빈 영역들(235a, 235b)의 내면에 실질적으로 균일한 두께로 형성될 수 있다. 상기 게이트 유전막(240)을 갖는 기판(200) 상에 상기 빈 영역들(235a, 235b)을 채우는 게이트 도전막을 형성하고, 상기 빈 영역들(235a, 235b) 외부에 위치한 게이트 도전막을 제거하여 게이트들(CGa1, SSGa, CGa2, GSGa)을 형성한다. 제1 게이트들(CGa1, SSGa)은 상기 제1 빈 영역들(235a) 내에 각각 형성되고, 제2 게이트들(CGa2, GSGa)은 상기 제2 빈 영역들(235b) 내에 각각 형성된다.
이어서, 상기 트렌치들(230)을 채우는 소자분리막을 형성하고, 상기 소자분리막을 평탄화하여 상기 트렌치들(230)을 각각 채우는 소자분리 패턴(245)을 형성할 수 있다.
이어서, 도 1 및 도 9a의 제1 및 제2 도전 패드들(260a, 260b), 층간 유전막, 비트라인 플러그(265), 비트 라인(270), 소오스 라인 플러그(270) 및 소오스 라인(280)을 형성하여, 도 1 및 도 9a에 개시된 3차원 반도체 기억 소자를 형성할 수 있다.
다음으로, 도 9b에 개시된 3차원 반도체 기억 소자의 형성 방법의 주요 특징들을 도면들을 참조하여 설명한다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 형성 방법의 변형예를 설명하기 위한 사시도이다.
도 11a 및 도 11b를 참조하면, 제1 타입의 도펀트로 도핑된 기판(200)에 필드 유전 패턴(201)을 형성하여 기저 활성부들(202)을 정의한다. 상기 기저 활성부들(202)은 서로 이격되어 있다. 이어서, 상기 기저 활성부들(202)에 제2 타입의 도펀트 이온들을 주입하여 접속 도핑된 영역들(203)을 형성할 수 있다. 상기 접속 도핑된 영역들(203)은 상기 기저 활성부(202) 내에 각각 형성된다. 이 후의 공정들은 도 10b 내지 도 10e를 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 이로써, 도 9b에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 상기 3차원 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 12는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (26)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 제1 유전 패턴들 및 제1 게이트들을 포함하는 제1 게이트 스택, 상기 제1 게이트들은 적층된 복수의 제1 셀 게이트들 및 최상위의 제1 셀 게이트 상부에 배치된 스트링 선택 게이트를 포함하고;
    상기 제1 게이트 스택 일 측의 기판 상에 교대로 그리고 반복적으로 적층된 제2 유전 패턴들 및 제2 게이트들을 포함하는 제2 게이트 스택, 상기 제2 게이트들은 적층된 복수의 제2 셀 게이트들 및 최상위의 제2 셀 게이트 상부에 배치된 접지 선택 게이트를 포함하고;
    상기 제1 게이트들의 측벽들과 중첩된 제1 수직형 활성부와, 상기 제2 게이트들의 측벽들과 중첩된 제2 수직형 활성부를 포함하는 활성 구조체;
    상기 제1 게이트들 및 상기 제1 수직형 활성부 사이, 및 상기 제2 게이트들 및 상기 제2 수직형 활성부 사이에 개재된 게이트 유전막; 및
    상기 기판 내에 형성되고, 상기 제1 및 제2 수직형 활성부들의 하단들에 연결된 접속 도핑된 영역을 포함하는 3차원 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    최하위의 제1 게이트는 최하위의 제1 셀 게이트이고, 최하위의 제2 게이트는 최하위의 제2 셀 게이트이며,
    상기 최하위의 제1 셀 게이트를 포함하는 제1 셀 트랜지스터는 상기 접속 도핑된 영역에 의하여 상기 최하위의 제2 셀 게이트를 포함하는 제2 셀 트랜지스터와 직렬로 연결되는 3차원 반도체 기억 소자.
  3. 청구항 1항에 있어서,
    상기 접속 도핑된 영역 내 다수 캐리어들은 상기 제1 및 제2 수직형 활성부들에 생성되는 채널들 내 캐리어들과 동일한 3차원 반도체 기억 소자.
  4. 청구항 3항에 있어서,
    상기 기판은 제1 타입의 도펀트로 도핑되고,
    상기 접속 도핑된 영역은 제2 타입의 도펀트로 도핑되며,
    상기 활성 구조체는 상기 제1 타입의 도펀트로 도핑되거나 언도프트 상태인 3차원 반도체 기억 소자.
  5. 청구항 1항에 있어서,
    상기 제1 수직형 활성부의 상단에 전기적으로 연결된 비트 라인; 및
    상기 제2 수직형 활성부의 상단에 전기적으로 연결된 소오스 라인을 더 포함하는 3차원 반도체 기억 소자.
  6. 청구항 5항에 있어서,
    상기 비트 라인 및 상기 소오스 라인은 상기 기판의 상면을 기준으로 서로 다른 레벨(level)에 위치한 3차원 반도체 기억 소자.
  7. 청구항 1항에 있어서,
    상기 제1 셀 게이트 및 제1 수직형 활성부 사이, 및 상기 제2 셀 게이트 및 제2 수직형 활성부 사이에 개재된 게이트 유전막은 정보저장요소를 포함하는 3차원 반도체 기억 소자.
  8. 청구항 1항에 있어서,
    상기 제1 및 제2 게이트 스택들은 기판의 상면과 평행한 일 방향으로 나란히 연장되고,
    상기 제1 및 제2 수직형 활성부들은 상기 제1 및 제2 게이트 스택들 사이의 기판 상에 배치되고,
    상기 제1 수직형 활성부는 상기 일 방향으로 연장된 상기 제1 게이트들의 일 측벽들의 일부분들과 중첩되고,
    상기 제2 수직형 활성부는 상기 일 방향으로 연장된 상기 제2 게이트들의 일 측벽들의 일부분들과 중첩되는 3차원 반도체 기억 소자.
  9. 청구항 8항에 있어서,
    상기 활성 구조체는 상기 기판 상에 복수로 제공되되, 상기 복수의 활성 구조체들은 상기 제1 및 제2 게이트 스택들 사이에 배치됨과 더불어 상기 일 방향으로 서로 이격되고,
    상기 접속 도핑된 영역은 상기 제1 및 제2 게이트 스택들 사이의 기판 내에 복수로 제공되되, 상기 복수의 접속 도핑된 영역들을 상기 일 방향으로 서로 이격되고,
    상기 각 접속 도핑된 영역은 상기 각 활성 구조체의 제1 및 제2 수직형 활성부들의 하단들과 연결된 3차원 반도체 기억 소자.
  10. 청구항 9항에 있어서,
    상기 접속 도핑된 영역들 사이의 기판의 상면은 상기 접속 도핑된 영역의 상면 보다 낮아서 리세스 영역이 정의되되,
    상기 제1 및 제2 게이트 스택들 사이 및 인접한 상기 활성 구조체들 사이의 공간을 채우는 매립 유전 패턴을 더 포함하고, 상기 매립 유전 패턴은 아래로 연장되어 상기 리세스 영역을 채우는 3차원 반도체 기억 소자.
  11. 청구항 9항에 있어서,
    상기 기판에 형성되어 서로 이격된 복수의 기저 활성부들을 정의하는 필드 유전 패턴을 더 포함하되, 상기 접속 도핑된 영역들은 상기 기저 활성부들 내에 각각 형성된 3차원 반도체 기억 소자.
  12. 청구항 8항에 있어서,
    상기 제1 및 제2 수직형 활성부들 사이에 개재된 매립 유전 패턴을 더 포함하는 3차원 반도체 기억 소자.
  13. 청구항 12항에 있어서,
    상기 활성 구조체는 상기 매립 유전 패턴 및 상기 기판 사이에 개재된 평판부를 더 포함하고, 상기 평판부는 상기 제1 및 제2 수직형 활성부들에 연결된 3차원 반도체 기억 소자.
  14. 청구항 1항에 있어서,
    상기 제1 수직형 활성부는 제1 유전 패턴들 및 제1 게이트들을 연속적으로 관통하되, 상기 제1 수직형 활성부는 상기 제1 게이트들의 상기 제1 수직형 활성부를 둘러싸는 측벽들과 중첩되고,
    상기 제2 수직형 활성부는 제2 유전 패턴들 및 제2 게이트들을 연속적으로 관통하되, 상기 제2 수직형 활성부는 상기 제2 게이트들의 상기 제2 수직형 활성부를 둘러싸는 측벽들과 중첩되고,
  15. 청구항 14항에 있어서,
    상기 제1 및 제2 게이트 스택들은 상기 기판의 상면에 평행한 일 방향으로 나란히 연장되고,
    상기 활성 구조체는 상기 기판에 복수로 제공되고, 상기 활성 구조체들에 각각 포함된 제1 수직형 활성부들은 상기 일 방향으로 서로 이격되어 상기 제1 게이트 스택을 관통하고, 상기 활성 구조체들에 각각 포함된 제2 수직형 활성부들은 상기 일 방향으로 서로 이격되어 상기 제2 게이트 스택을 관통하고,
    상기 접속 도핑된 영역은 상기 기판 내에 복수로 제공되고, 상기 복수의 접속 도핑된 영역들은 상기 일 방향으로 서로 이격되고,
    상기 각 접속 도핑된 영역은 상기 각 활성 구조체의 제1 및 제2 수직형 활성부들의 하단들과 연결된 3차원 반도체 기억 소자.
  16. 청구항 15항에 있어서,
    상기 기판에 형성되어 서로 이격된 기저 활성부들을 정의하는 필드 유전 패턴을 더 포함하되, 상기 접속 도핑된 영역들은 상기 기저 활성부들 내에 각각 형성된 3차원 반도체 기억 소자.
  17. 기판 상에 적층된 제1 게이트들을 포함하는 제1 게이트 스택, 및 상기 제1 게이트 스택 일측의 기판 상에 적층된 제2 게이트들을 포함하는 제2 게이트 스택을 형성하되, 상기 제1 게이트들은 적층된 복수의 제1 셀 게이트들 및 최상위의 제1 셀 게이트 상부의 스트링 선택 게이트를 포함하고, 상기 제2 게이트들은 적층된 복수의 제2 셀 게이트들 및 최상위의 제2 셀 게이트 상부의 접지 선택 게이트를 포함하고;
    상기 기판 상에 제1 수직형 활성부 및 제2 수직형 활성부를 포함하는 활성 구조체를 형성하되, 상기 제1 수직형 활성부는 상기 제1 게이트들의 측벽들과 중첩되고, 상기 제2 수직형 활성부는 상기 제2 게이트들의 측벽들과 중첩되고;
    상기 제1 게이트들 및 상기 제1 수직형 활성부 사이, 및 상기 제2 게이트들 및 상기 제2 수직형 활성부 사이에 개재된 게이트 유전막을 형성하는 것; 및
    상기 기판 내에 접속 도핑된 영역을 형성하는 것을 포함하되, 상기 접속 도핑된 영역은 상기 제1 및 제2 수직형 활성부들의 하단들과 연결되는 3차원 반도체 기억 소자의 형성 방법.
  18. 청구항 17항에 있어서,
    상기 제1 수직형 활성부의 상단에 전기적으로 접속된 비트 라인을 형성하는 것; 및
    상기 제2 수직형 활성부의 상단에 전기적으로 접속된 소오스 라인을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 형성 방법.
  19. 청구항 18항에 있어서,
    상기 비트 라인 및 상기 소오스 라인은 상기 기판의 상면을 기준으로 서로 다른 레벨(level)에 위치하도록 형성되는 3차원 반도체 기억 소자의 형성 방법.
  20. 청구항 17항에 있어서,
    상기 제1 및 제2 게이트 스택들 및 게이트 유전막을 형성하는 것은,
    기판 상에 교대로 그리고 반복적으로 적층된 유전막들 및 희생막들을 형성하는 것;
    상기 유전막들 및 희생막들을 관통하는 그루브를 형성하는 것;
    상기 그루브 내에 상기 그루브의 제1 측벽과 접촉된 제1 예비 활성부 및 상기 그루브의 제2 측벽과 접촉된 제2 예비 활성부를 포함하는 예비 활성 구조체를 형성하는 것;
    상기 그루브를 갖는 유전막들 및 희생막들을 관통하는 트렌치를 형성하여, 상기 그루브의 일측에 교대로 적층된 제1 유전 패턴들 및 제1 희생 패턴들과, 상기 그루브의 타측에 교대로 적층된 제2 유전 패턴들 및 제2 희생 패턴들을 형성하는 것;
    상기 제1 희생 패턴들 및 상기 제2 희생 패턴들을 제거하여 제1 빈 영역들 및 제2 빈 영역들을 형성하는 것;
    상기 제1 및 제2 빈 영역들 내에 게이트 유전막을 형성하는 것; 및
    상기 제1 빈 영역들 내의 제1 게이트들 및 상기 제2 빈 영역들 내의 제2 게이트들을 형성하는 것을 포함하되, 상기 활성 구조체는 상기 예비 활성 구조체의 일부분으로 형성되는 3차원 반도체 기억 소자의 형성 방법.
  21. 청구항 20항에 있어서,
    상기 접속 도핑된 영역을 형성하는 것은,
    상기 예비 활성 구조체를 형성하기 전에, 상기 그루브를 통하여 도펀트 이온들을 주입하여 상기 그루브 아래의 기판 내에 예비 도핑된 영역을 형성하는 것; 및
    상기 활성 구조체를 형성한 후에, 상기 활성 구조체 양 옆의 상기 예비 도핑된 영역을 제거하여, 상기 활성 구조체 아래의 기판 내에 상기 접속 도핑된 영역을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 형성 방법.
  22. 청구항 20항에 있어서,
    상기 접속 도핑된 영역은 상기 유전막들 및 희생막들을 형성하기 전에 상기 기판 내에 형성되고, 상기 그루브는 상기 접속 도핑된 영역을 노출시키는 3차원 반도체 기억 소자의 형성 방법.
  23. 청구항 22항에 있어서,
    상기 기판에 기저 활성부를 정의하는 필드 유전 패턴을 형성하는 것을 더 포함하되, 상기 접속 도핑된 영역은 상기 기저 활성부 내에 형성되는 3차원 반도체 기억 소자의 형성 방법.
  24. 청구항 17항에 있어서,
    상기 제1 및 제2 게이트 스택들, 활성 구조체 및 게이트 유전막을 형성하는 것은,
    기판 상에 교대로 그리고 반복적으로 적층된 유전막들 및 희생막들을 형성하는 것;
    상기 유전막들 및 희생막들을 관통하고 서로 옆으로 이격된 제1 채널 홀 및 제2 채널 홀을 형성하는 것;
    상기 제1 채널 홀 및 제2 채널 홀 내에 각각 제1 수직형 활성부 및 제2 수직형 활성부를 형성하는 것;
    상기 제1 및 제2 수직형 활성부들을 갖는 유전막들 및 희생막들을 관통하여 트렌치를 형성하여, 교대로 적층되고 상기 제1 채널 홀을 갖는 제1 유전 패턴들 및 제1 희생 패턴들과, 교대로 적층되고 상기 제2 채널 홀을 갖는 제2 유전 패턴들 및 제2 희생 패턴들을 형성하는 것;
    상기 제1 희생 패턴들 및 상기 제2 희생 패턴들을 제거하여 제1 빈 영역들 및 제2 빈 영역들을 형성하는 것;
    상기 제1 및 제2 빈 영역들 내에 게이트 유전막을 형성하는 것; 및
    상기 제1 빈 영역들 내의 제1 게이트들 및 상기 제2 빈 영역들 내의 제2 게이트들을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 형성 방법.
  25. 청구항 24항에 있어서,
    상기 접속 도핑된 영역은 상기 유전막들 및 희생막들을 형성하기 전에 상기 기판 내에 형성되고, 상기 제1 및 제2 채널 홀들은 상기 접속 도핑된 영역의 일부분들을 각각 노출시키는 3차원 반도체 기억 소자의 형성 방법.
  26. 청구항 25항에 있어서,
    상기 기판에 기저 활성부를 정의하는 필드 유전 패턴을 형성하는 것을 더 포함하되, 상기 접속 도핑된 영역은 상기 기저 활성부 내에 형성되는 3차원 반도체 기억 소자의 형성 방법.
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