CN107658308A - 一种顶层选择栅切线的光刻‑刻蚀工艺方法 - Google Patents
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Abstract
本发明提供了一种顶层选择栅切线的光刻‑刻蚀工艺方法，通过在光刻后增加低温氧化物(LTO)材料沉积的工艺步骤，来变相减小了光刻关键尺寸(PHCD)，从而实现了减小顶层选择栅切线的关键尺寸，以适应半导体部件微型化发展的需要。同时采用了低温氧化物(LTO)作为沉积材料，使得等离子体增强化学的气相沉积法(PECVD)的沉积温度的温度可控制在约50℃，远远低于光刻胶材料(Photo Resist)的100‑120℃的烘烤温度(Bake Temperature)，能够完全避免在沉积材料时出现光刻胶材料***的现象。以上述手段替换使用浸入光刻工具(Immersion Litho Tool)的方式，来经济且稳定的减小光刻关键尺寸，进而减小顶层选择栅切线的关键尺寸。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构的制作方法，具体为一种减小顶层选择栅切线关键尺寸的光刻-刻蚀工艺方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的的存储器，已经成为新兴存储器设计和生产的主流工艺。
同时，在目前的3D NAND结构中，是通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层选择栅极、中层控制栅极以及顶层选择栅极(Top Select Gate)三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。具体地，上层和下层的器件用作选择晶体管——栅极高度/厚度较大的垂直MOSFET，栅极介质层为常规的单层高k材料；中层的器件用作存储单元串，栅极高度/厚度较小，栅极介质层为隧穿层、存储层、阻挡层的堆叠结构。
其中，通常在指存储区的中部设置有顶层选择栅切线(Top Select Gate Cut)，以将指存储区的顶层选择栅(Top Select Gate)分割为两部分，并且顶层选择栅切线通常由氧化物材料形成，并且采用原子层沉积工艺(ALD)制备。通常是采用顶层选择栅切线(TopSelect Gate Cut)的刻蚀工艺，将ON堆叠顶层的2-3层(2-3Tiers)刻蚀掉，作为阻挡(Block)沟道，具体的制备工艺流程包括如下步骤(参见图1a-1d)：
S1：形成多层堆叠结构，具体参见图1a，首先，提供衬底10，所述衬底表面形成有多层交错堆叠的层间介质层20及牺牲介质层30，所述牺牲介质层30形成于相邻的层间介质层20之间；然后，采用化学机械研磨工艺使得顶层层间介质层20的表面平坦化；
S2：为形成顶层选择栅切线(Top Select Gate Cut)进行硬掩模沉积，具体参见图1b，在经平坦化处理的表面上形成复合硬掩模层40，所述复合硬掩模层40包括依次形成的无定形碳层(A-C)41作为吸光层、该无定形碳层(A-C)表面形成的SiON层42作为抗反射层；
S3：为形成顶层选择栅切线(Top Select Gate Cut)进行光刻，具体参见图1c，首先，在SiON层表面形成光刻胶层50；然后在需要形成选择栅切线(Top Select Gate Cut)的位置60实施光刻以去除所述光刻胶层50；
S4：为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，具体参见图1d，采用常规的刻蚀工艺，在前述光刻位置60形成顶层选择栅切线(Top Select Gate Cut)的沟道70，并去除光刻胶层和复合硬掩模层以露出顶层层间介质层的表面；
S5：对顶层选择栅切线(Top Select Gate Cut)沟道进行填充，具体为采用原子层沉积工艺(ALD)在沟道70中填充顶层选择栅切线氧化物材料(未图示)。
而在顶层选择栅切线沟道的光刻工艺中S3中，先涂覆光刻胶层50并对其进行光刻，随后利用光刻后的光刻胶图案来对硬掩膜层40进行刻蚀，最后利用刻蚀出来的硬掩膜图案来刻蚀沟道70。由此，光刻胶层50的光刻之后会定义一个光刻关键尺寸(PH CD)，并且在硬掩膜刻蚀之后会定义一个硬掩膜刻蚀关键尺寸(HM CD)，这两个关键尺寸(即，光刻关键尺寸和硬掩膜刻蚀关键尺寸)基本上就限定了沟道的最终关键尺寸(CriticalDimension)。
随着半导体产业和三维(3D)闪存存储器的持续微型化进展，对于关键尺寸的精度要求也越来越高，特别是在刻蚀顶层选择栅切线(Top Select Gate Cut)的沟道时，要求顶层选择栅切线的刻蚀关键尺寸(TSG Cut Etch CD)比接触孔刻蚀关键尺寸(CH Etch CD)还要小，这势必对于顶层选择栅切线的光刻关键尺寸(TSG Cut PH CD)提出了更高的要求(希望达到60-80nm的尺寸精度)，而目前光刻工艺中常采用的曝光工具(Litho Tool)如KrF准分子激光(波长248nm)和ArF准分子激光(波长193nm)，其能够达到的光刻关键尺寸(PH CD)的极限分别为130-150nm和120nm左右，远远达不到对于顶层选择栅切线的光刻关键尺寸(TSG Cut PH CD)要求。
虽然现有技术中也可以采用浸入工具(Immersion Tool)以193纳米的浸入式步进技术实现在单层掩模上短至80纳米甚或以下的光刻关键尺寸(Ph CD)，然而这样做会带来以下问题：一方面，采用浸入工具(Immersion Tool)会使得整个工艺及设备更为复杂繁琐，无疑增加了制备成本；另一方面，还会导致焦深(Depth of Focus，简称DOF)过小以及关键尺寸的均匀性(CD Uniformity)难以控制。
因此，如何经济并且稳定的减小顶层选择栅切线的关键尺寸(TSG Cut CD)以满足三维(3D)闪存存储器微型化的需求，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种顶层选择栅切线的光刻工艺，能够经济并且稳定的减小顶层选择栅切线的光刻关键尺寸(TSG Cut CD)，从而满足提高3D NAND闪存微型化的需求。
为了实现上述目的，本发明提出了一种顶层选择栅切线的光刻-刻蚀工艺方法，包括以下步骤：
形成多层堆叠结构，具体为，首先，提供衬底，在所述衬底表面形成多层交错堆叠的层间介质层及牺牲介质层，所述牺牲介质层形成于相邻的层间介质层之间；然后，采用化学机械研磨工艺(CMP)使得顶层层间介质层的表面平坦化；
为形成顶层选择栅切线(Top Select Gate Cut)进行硬掩模沉积，具体为，在经平坦化处理的表面上形成复合硬掩模层；
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻，具体为，首先，在复合硬掩模层表面形成光刻胶层；然后在需要形成选择栅切线(Top Select Gate Cut)的位置实施光刻以去除相应位置的所述光刻胶层以形成光刻沟道；
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积，具体为，在形成的光刻沟道的底壁和侧壁形成一层沉积层，以形成沉积沟道；
为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，具体为，采用常规的刻蚀工艺，沿所述沉积沟道向下刻蚀形成顶层选择栅切线(Top Select Gate Cut)沟道，并去除沉积层、光刻胶层和复合硬掩模层以露出顶层层间介质层的表面。
进一步的，复合硬掩模层包括依次形成的无定形碳层(A-C)和无定形碳层(A-C)表面形成的SiON层。
进一步的，形成多层堆叠结构的步骤中的化学机械研磨工艺(CMP)为研磨速率较低的化学机械研磨(Buffer CMP)。
进一步的，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻的步骤中，采用KrF准分子激光或ArF准分子激光进行曝光。
进一步的，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻的步骤中，形成光刻沟道直径为130-150nm。
进一步的，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积的步骤中，采用低温氧化物材料(Low Temperature Oxide，LTO)作为沉积材料。
进一步的，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积的步骤中，采用等离子体增强化学的气相沉积法(PECVD)来进行低温氧化物材料(LowTemperature Oxide，LTO)的沉积。
进一步的，采用等离子体增强化学的气相沉积法(PECVD)的沉积温度为约50℃。
进一步的，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积的步骤中，低温氧化物材料(Low Temperature Oxide，LTO)的侧壁沉积厚度为使得沉积沟道的直径为60-80nm。
进一步的，所述低温氧化物材料(Low Temperature Oxide，LTO)为SiO2。
与现有技术相比，本发明的有益效果主要体现在：
第一，本发明的顶层选择栅切线光刻-刻蚀工艺，在光刻后增加低温氧化物(LTO)材料沉积的工艺步骤，通过＞95％的范围内在光刻胶层表面，特别是光刻沟道侧壁沉积的低温氧化物(LTO)材料的厚度，来变相减小了光刻关键尺寸(PH CD)，从而实现了减小顶层选择栅切线的关键尺寸，以适应半导体部件微型化发展的需要；
第二，采用了低温氧化物(LTO)作为沉积材料，使得等离子体增强化学的气相沉积法(PECVD)的沉积温度的温度可控制在约50℃，远远低于光刻胶材料(Photo Resist)的100-120℃的烘烤温度(Bake Temperature)，能够完全避免在沉积材料时出现光刻胶材料***的现象；
第三，以上述手段替换使用浸入光刻工具(Immersion Litho Tool)的方式，来经济且稳定的减小光刻关键尺寸，进而减小顶层选择栅切线的关键尺寸。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-1d为现有技术中顶层选择栅切线的光刻-刻蚀工艺流程示意图；
图2a-2e为本发明中顶层选择栅切线的光刻-刻蚀工艺流程示意图；
图3为本发明中顶层选择栅切线的光刻-刻蚀工艺中LTO沉积层的SEM照片。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2a-2e，在本实施例中，提出了一种改善接触孔插塞氧化物凹陷的工艺方法，包括以下步骤：
S100，形成多层堆叠结构，具体为，首先，进行步骤S110，提供衬底100，在所述衬底表面形成多层交错堆叠的层间介质层110及牺牲介质层120，所述牺牲介质层120形成于相邻的层间介质层110之间；然后，进行步骤S120，采用化学机械研磨工艺(CMP)使得顶层层间介质层110的表面130平坦化；
S200，为形成顶层选择栅切线(Top Select Gate Cut)进行硬掩模沉积，具体为，在经平坦化处理的表面上形成复合硬掩模140；
S300，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻，具体为，首先，进行步骤S310，在复合硬掩模层140表面形成光刻胶层150；然后，进行步骤S320，在需要形成选择栅切线(Top Select Gate Cut)的位置实施光刻以去除相应位置的所述光刻胶层以形成光刻沟道160；
S400，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积，具体为，在形成的光刻沟道160的底壁和侧壁形成一层沉积层170，以形成沉积沟道180；
S500，为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，具体为，采用常规的刻蚀工艺，沿所述沉积沟道180向下刻蚀形成顶层选择栅切线(Top Select Gate Cut)沟道190，并去除沉积层170、光刻胶层150和复合硬掩模层140以露出顶层层间介质层110的表面。
具体的，请参考图2a，在步骤S100中，在衬底100的表面上形成多层堆叠结构，具体包括以下的步骤，首先进行步骤S110，提供衬底100，在所述衬底100表面形成多层交错堆叠的层间介质层110及牺牲介质层120，所述牺牲介质层120形成于相邻的层间介质层110之间，其中，所述衬底100为硅衬底，所述层间介质层110为氧化物，例如为正硅酸乙酯(TEOS)，所述牺牲介质层120为氮化物，例如为氮化硅(SiN)；随后进行步骤S120，采用化学机械研磨工艺(CMP)获得顶层层间介质层110的平坦化的表面130，基于正硅酸乙酯(TEOS)的特性，步骤S120中的化学机械研磨工艺(CMP)采用的是研磨速率较低的化学机械研磨(BufferCMP)。
请参考图2b，在步骤S200中，为形成顶层选择栅切线(Top Select Gate Cut)进行硬掩模沉积，具体为，在经平坦化处理的表面130上形成复合硬掩模140，具体包括以下的步骤，进行步骤S211，在平坦化的表面130上形成无定形碳层(A-C)141作为吸光层；进行步骤S212，在无定形碳层(A-C)的表面形成SiON层142作为抗反射层。
请参考图2c，在步骤S300中，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻(Photoetching)，具体为，首先，进行步骤S310，在复合硬掩模层140表面形成光刻胶层150；然后，进行步骤S320，在需要形成选择栅切线(Top Select Gate Cut)的位置实施光刻以去除相应位置的所述光刻胶层以形成光刻沟道160。其中，采用采用KrF准分子激光或ArF准分子激光进行曝光，进而形成的光刻沟道160的直径为130-150nm。
请参考图2d，在步骤S400中，为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积，在形成的光刻沟道160的底壁和侧壁形成一层沉积层170，以形成沉积沟道180。具体为采用低温氧化物材料(Low Temperature Oxide，LTO)SiO2，通过等离子体增强化学的气相沉积法(PECVD)来形成沉积层170，由于采用了低温氧化物材料(LTO)，可以控制等离子体增强化学的气相沉积法(PECVD)的温度为50℃左右，从而避免了在沉积过程中的高温软化烘烤温度为100-120℃的光刻胶层150。同时，沉积层170的厚度根据光刻沟道160的尺寸(直径120-150nm)和最终顶层选择栅切线的关键尺寸(CD)来确定，以达到光刻沟道160的直径减去两倍的光刻沟道侧壁沉积层170的厚度，达到刻蚀关键尺寸为60-80nm的要求为准。
请参考图2e，在步骤S500中，为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，具体为，采用常规的刻蚀工艺，沿所述沉积沟道180向下刻蚀形成顶层选择栅切线(Top Select Gate Cut)沟道190，并去除沉积层170、光刻胶层150和复合硬掩模层140以露出顶层层间介质层110的表面。
综上，本发明的顶层选择栅切线的光刻-刻蚀工艺方法，通过在光刻后增加低温氧化物(LTO)材料沉积的工艺步骤，来变相减小了光刻关键尺寸(PH CD)，从而实现了减小顶层选择栅切线的关键尺寸，以适应半导体部件微型化发展的需要。同时采用了低温氧化物(LTO)作为沉积材料，使得等离子体增强化学的气相沉积法(PECVD)的沉积温度的温度可控制在约50℃，远远低于光刻胶材料(Photo Resist)的100-120℃的烘烤温度(BakeTemperature)，能够完全避免在沉积材料时出现光刻胶材料***的现象。以上述手段替换使用浸入光刻工具(Immersion Litho Tool)的方式，来经济且稳定的减小光刻关键尺寸，进而减小顶层选择栅切线的关键尺寸，来满足3D NAND闪存结构微型化的发展需要。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种顶层选择栅切线的光刻-刻蚀工艺方法，包括以下步骤：
形成多层堆叠结构，具体为，首先，提供衬底，在所述衬底表面形成多层交错堆叠的层间介质层及牺牲介质层，所述牺牲介质层形成于相邻的层间介质层之间；然后，采用化学机械研磨工艺(CMP)使得顶层层间介质层的表面平坦化；
为形成顶层选择栅切线(Top Select Gate Cut)进行硬掩模沉积，具体为，在经平坦化处理的表面上形成复合硬掩模层；
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻，具体为，首先，在复合硬掩模层表面形成光刻胶层；然后在需要形成选择栅切线(Top Select Gate Cut)的位置实施光刻以去除相应位置的所述光刻胶层以形成光刻沟道；
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积，具体为，在形成的光刻沟道的底壁和侧壁形成一层沉积层，以形成沉积沟道；
为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，具体为，采用常规的刻蚀工艺，沿所述沉积沟道向下刻蚀形成顶层选择栅切线(Top Select Gate Cut)沟道，并去除沉积层、光刻胶层和复合硬掩模层以露出顶层层间介质层的表面。
2.根据权利要求1所述的工艺方法，其特征在于：
所述复合硬掩模层包括依次形成的无定形碳层(A-C)和无定形碳层(A-C)表面形成的SiON层。
3.根据权利要求1所述的工艺方法，其特征在于：
形成多层堆叠结构的步骤中的化学机械研磨工艺(CMP)为研磨速率较低的化学机械研磨(Buffer CMP)。
4.根据权利要求1所述的工艺方法，其特征在于：
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻的步骤中，采用KrF准分子激光或ArF准分子激光进行曝光。
5.根据权利要求1所述的工艺方法，其特征在于：
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻的步骤中，形成光刻沟道直径为130-150nm。
6.根据权利要求1所述的工艺方法，其特征在于：
为形成顶层选择栅切线(Top Select Gate Cut)进行光刻沟道沉积的步骤中，采用低温氧化物材料(Low Temperature Oxide，LTO)作为沉积材料。
7.根据权利要求6所述的工艺方法，其特征在于：
采用等离子体增强化学的气相沉积法(PECVD)来进行低温氧化物材料(LowTemperature Oxide，LTO)的沉积。
8.根据权利要求7所述的工艺方法，其特征在于：
采用等离子体增强化学的气相沉积法(PECVD)的沉积温度为约50℃。
9.根据权利要求6所述的工艺方法，其特征在于：
低温氧化物材料(Low Temperature Oxide，LTO)的侧壁沉积厚度为使得沉积沟道的直径为60-80nm。
10.根据权利要求6所述的工艺方法，其特征在于：
所述低温氧化物材料(Low Temperature Oxide，LTO)为SiO2。
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