KR20110003008A - 플래시 메모리 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 21
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 229910052738 indium Inorganic materials 0.000 claims abstract description 7
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- KSPMJHKUXSQDSZ-UHFFFAOYSA-N [N].[N] Chemical compound [N].[N] KSPMJHKUXSQDSZ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
본 발명은 게이트 산화막 에지 부분에서의 손상을 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로, 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 패드 산화막, 패드 질화막 및 패드 TEOS막으로 이루어진 하드마스크막을 형성하는 단계와, 상기 반도체 기판의 소자분리막이 형성될 영역을 노출시키도록 상기 하드마스크막을 패터닝하는 단계와, 상기 반도체 기판에 상기 패터닝된 하드마스크막을 이용한 건식식각을 통해 트렌치를 형성하는 단계와, 상기 트렌치 모서리 부분을 라운딩(rounding)하는 단계와, 상기 라운딩된 트렌치 모서리 부분에 이온 주입하는 단계와, 상기 반도체 기판 전면에 매립 절연막을 형성하고 평탄화시켜 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
라운딩, 이온주입, 트렌치 모서리
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 게이트 산화막 에지 부분에서의 손상을 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로 소자분리기술로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다. 이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리 방법(Shallow Trench Isolation:STI)이 있다.
트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
하지만, 일반적인 트렌치 소자 분리 방법은 트렌치 소자 분리 형성 후에 산화(Oxidation) 공정에서 발생하는 보론 도핑 격리 현상(Boron doping segregation)에 의해 소자의 문턱 전압(threshold voltage)이 감소하게 되는 문제점이 있다.
따라서, 본 발명은 게이트 산화막 에지 부분에서의 손상을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 패드 산화막, 패드 질화막 및 패드 TEOS막으로 이루어진 하드마스크막을 형성하는 단계와, 상기 반도체 기판의 소자분리막이 형성될 영역을 노출시키도록 상기 하드마스크막을 패터닝하는 단계와, 상기 반도체 기판에 상기 패터닝된 하드마스크막 을 이용한 건식식각을 통해 트렌치를 형성하는 단계와, 상기 트렌치 모서리 부분을 라운딩(rounding)하는 단계와, 상기 라운딩된 트렌치 모서리 부분에 이온 주입하는 단계와, 상기 반도체 기판 전면에 매립 절연막을 형성하고 평탄화시켜 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명에 의한 플래시 메모리 소자의 제조방법은 라운딩된 트렌치 모서리 부분에 인듐 또는 질소를 이온주입함으로써 게이트 산화막/터널 산화막의 에지 부분에 발생하는 손상 및 액티브 지역의 에지 부분의 보론 격리에 의해 발생하는 역협곡 현상으로 인한 험프(hump) 발생 및 누설전류를 방지할 수 있는 효과를 가진다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두 고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법을 나타내는 도면이다.
먼저, 도 1a에 도시된 바와 같이, 액티브 영역과 소자분리영역으로 정의된 반도체 기판(100) 상에 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(120)을 형성한 후, 패드 산화막(120) 상에 패드 질화막(140) 및 패드 TEOS막(160)을 순차적으로 형성하여 패드 산화막(120), 패드 질화막(140) 및 패드 TEOS막(160)이 순차적으로 적층된 하드 마스크막을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 하드 마스크막을 포함한 반도체 기판(100) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 소자분리막이 형성될 반도체 기판 영역과 오버랩되는 하드 마스크막의 영역만을 노출시키는 포토레지스트 패턴을 형성한다.
그리고, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 통해 노출된 영역의 패드 산화막(120), 패드 질화막(140) 및 패드 TEOS막(160)을 선택적으로 제거하여 소자분리막이 형성될 반도체 기판(100)의 표면을 노출시키는 하드마스크막 패턴을 형성한다.
그 다음, 포토레지스트 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용한 건식식각을 통해 노출된 반도체 기판(100)의 표면을 선택적으로 식각하여 트렌치(180)를 형성한다.
이후, 도 1c에 도시된 바와 같이, 건식식각을 하게 된 이후 반도체 기판(100)에 활성영역(Active Area) 후세정 공정(post cleaning)을 실시한다. 이때, 후세정 공정은 산화막 세정으로 진행하는데 건식식각 이후 트렌치(180) 내부에 남아있는 잔재물인 고분자 화합물을 제거하게 되며, 동시에 패드 산화막(120)의 모서리 부분이 식각되어 트렌치 모서리 부분(180')이 라운딩 형태를 가지게 된다.
이어서, 도 1d에 도시된 바와 같이, 트렌치 모서리 부분(180')에 인듐(In) 또는 질소(Nitrogen)을 소정의 경사 각도로 이온주입한다. 이러한 이온주입 공정을 통해 트렌치 모서리 부분(180')에 인듐 또는 질소를 추가할 경우, 플래시 메모리 셀에서 보론(Boron)이 밖으로 확산되는 현상이 발생하더라도 인듐 또는 질소가 무거운 원소이기 때문에 인듐 또는 질소로 인해 보론이 트렌치 모서리 부분(180')에 남아있게 되어 누설 전류 현상을 감소시킬 수 있는 효과를 가진다.
다음으로, 도 1e에 도시된 바와 같이, 액티브 영역의 임계 치수(Critical Dimention: CD)를 줄이기 위하여 트렌치(180) 내부에 질화물(nitrogen)을 첨가한 건식 산화 방식으로 희생 산화막(200)을 형성한다.
이와 같이 건식 산화 공정에서 질화물을 첨가하여 트렌치(180) 내부에 희생산화막(200)을 형성함으로써 소자의 액티브 영역에서 발생하는 보론의 침투 현상을 방지할 수 있다.
이후로, 도시되진 않았지만, 트렌치(180)가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성하고 화학적 기계적 연마 공정(CMP)를 통해 평탄화시켜 반도체 기판(100)의 액티브 영역과 소자분리영역을 정의하는 소자분리막을 형성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 1e는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 나타내는 도면.
Claims (6)
- 반도체 기판 상에 패드 산화막, 패드 질화막 및 패드 TEOS막으로 이루어진 하드마스크막을 형성하는 단계와,상기 반도체 기판의 소자분리막이 형성될 영역을 노출시키도록 상기 하드마스크막을 패터닝하는 단계와,상기 반도체 기판에 상기 패터닝된 하드마스크막을 이용한 건식식각을 통해 트렌치를 형성하는 단계와,상기 트렌치 모서리 부분을 라운딩(rounding)하는 단계와,상기 라운딩된 트렌치 모서리 부분에 이온 주입하는 단계와,상기 반도체 기판 전면에 매립 절연막을 형성하고 평탄화시켜 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 트렌치 모서리 부분을 라운딩하는 단계는상기 트렌치 내부에 후세정 공정을 실시하여 일정 부분의 패드 산화막을 식각하여 상기 트렌치 모서리 부분을 라운딩하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 라운딩된 트렌치 모서리 부분에 이온 주입하는 단계는인듐(In)을 경사각도로 이온 주입하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 라운딩된 트렌치 모서리 부분에 이온 주입하는 단계는질소(Nitrogen)을 경사각도로 이온 주입하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 라운딩된 트렌치 모서리 부분에 이온 주입한 후,상기 트렌치 내부에 건식 산화 방식으로 희생 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5항에 있어서,상기 건식 산화 방식은 질화물을 첨가한 상태로 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090060582A KR20110003008A (ko) | 2009-07-03 | 2009-07-03 | 플래시 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090060582A KR20110003008A (ko) | 2009-07-03 | 2009-07-03 | 플래시 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110003008A true KR20110003008A (ko) | 2011-01-11 |
Family
ID=43611064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090060582A KR20110003008A (ko) | 2009-07-03 | 2009-07-03 | 플래시 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110003008A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117423659A (zh) * | 2023-12-19 | 2024-01-19 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
-
2009
- 2009-07-03 KR KR1020090060582A patent/KR20110003008A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117423659A (zh) * | 2023-12-19 | 2024-01-19 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
| CN117423659B (zh) * | 2023-12-19 | 2024-04-12 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
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