KR100588641B1 - 트렌치 코너 라운딩 향상 방법 - Google Patents
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Abstract
본 발명은 트렌치 코너 라운딩 향상 방법에 관한 것으로, 보다 자세하게는 반도체 기판상에 패드 산화막 및 질화막을 형성하는 단계; 상기 질화막 상부에 포토레지스트를 도포하고 패터닝하는 단계; 상기 포토레지스트로하여 질화막을 식각하는 단계; 상기 질화막을 마스크로 상기 반도체 기판의 절연 영역을 식각하여 트렌치를 형성하는 단계; 상기 반도체 기판을 전세척하고, 패드 산화막에 언더컷을 형성하여 트렌치 코너들을 노출시키는 단계; 상기 노출된 트렌치 코너 및 트렌치에 이온을 주입하는 단계; 상기 트렌치에 산화공정으로 산화막을 형성하여 상기 트렌치 코너를 라운딩시키는 단계; 및 상기 산화막을 제거하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 트렌치 코너 라운딩 향상 방법은 충분한 라운딩을 통해 폴리실리콘과 활성영역 사이의 전자 누설을 막고, 전계 집중에 의한 문턱 전압의 저하를 막을 수 있으므로, 반도체 소자의 성능을 향상시킨다.
트렌치 코너 라운딩, 풀백 식각, STI, 이온 주입
Description
도 1 및 도 2는 종래기술에 의한 얕은 트렌치 절연 방법을 나타낸 단면도.
도 3a 내지 도 3c는 본 발명에 의한 트렌치 코너 라운딩 향상 방법을 나타낸 단면도.
본 발명은 트렌치 코너 라운딩 향상 방법에 관한 것으로, 보다 자세하게는 반도체 기판상에 패드 산화막 및 질화막을 형성하는 단계; 상기 질화막 상부에 제1 포토레지스트를 도포하고 패터닝하는 단계; 상기 포토레지스트로하여 질화막을 식각하는 단계; 상기 질화막을 마스크로 상기 반도체 기판의 절연 영역을 식각하여 트렌치를 형성하는 단계; 상기 반도체 기판을 전세척하고, 패드 산화막에 언더컷을 형성하여 트렌치 코너들을 노출시키는 단계; 상기 노출된 트렌치 코너 및 트렌치에 이온을 주입하는 단계; 상기 트렌치에 산화공정으로 산화막을 형성하여 상기 트렌 치 코너를 라운딩시키는 단계; 및 상기 산화막을 제거하는 단계로 이루어짐을 특징으로 하는 트렌치 코너 라운딩 향상 방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다. 현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS: Local Oxidation of Silicon) 산화막이 대부분 이용되었다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.
따라서, 종래에는 반도체 소자의 집적도가 증가되면서, 절연 공정에서 기존의 로코스(LOCOS) 방식 대신에 트렌치(trench) 식각 방식과 기계화학적연마(Chemical Mechanical Polishing, 이하 CMP)를 이용한 얕은 트렌치 절연(Shallow Trench Isolation,이하 STI)방법을 많이 사용하고 있다.
종래의 절연 방법을 도 1을 통하여 살펴보면 다음과 같다. 먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드 산화막(2) 및 질화막(3)을 형성하고 상기 질화막 및 패드 산화막을 일정 크기로 패턴한 후, 노출된 실리콘 기판을 식각하여 트렌치를 형성한다. 이어서, 실리콘 기판에 트렌치 식각을 수행한 후, 트렌치내 에 산화막(4)을 필링하고 CMP 공정을 하고나서 이후에 세정(Cleaning) 공정과 희생산화막(Sacrificial Oxide) 형성 공정을 수행한다.
그러나, 상기와 같이 이루어지는 종래의 트렌치 절연 방법은 비등방성 산화막 손실이 발생하여 산화막의 식각 가장자리(A)가 깎이게 된다. 즉, 트렌치 엣지가 아래로 많이 꺼지게 되는데, 이는 워드라인 식각시 이 부분에 잔유물이 남게 되어 소자의 안정적 동작 수행을 방해하게 되고, 또 이 지역에서 발생되는 프린징 전장(Fringing Electric Field)에 의해, 트랜지스터 험프(Hump)가 일어나 서브문턱전류(Sub-Threshold Current)가 커지고, 또한 인버스 내로우 위드스 효과(Inverse Narrow Width Effect)가 발생되어 소자의 특성을 악화시킨다.
상기 문제점을 해결하기 위한 또 다른 종래 기술이 도 2에 도시되어 있다. 먼저, 도 2를 참조하면, 실리콘 기판(11) 상에 패드 산화막(12) 및 질화막(13)을 형성하고 상기 질화막 및 패드 산화막을 일정 크기로 패턴한 후, 노출된 실리콘 기판을 식각하여 트렌치를 형성한다. 그러나, 종래의 다른 방법에서는 실리콘 기판의 트렌치 형성시 발생하는 잔유물을 이용하여 실리콘 기판에 턱(B)이 지게 식각한다. 이어서, 산화공정을 수행하여 트렌치 코너(Corner)지역을 더욱 둥글(Round)게 하는 산화막(14)을 형성한다. 계속하여, 트렌치내에 산화막(15)을 필링하고 CMP 등의 공정을 거치면 트렌치 엣지 지역에 둥근 프로파일을 가지는 절연막이 형성되게 된다.
그러나, 상기 종래의 또 다른 방법은 패턴 크기에 영향을 받는다. 즉, 패턴 크기가 큰 곳에서는 턱이 잘 생기지만 고집적 디램(DRAM)에서와 같이, 패턴이 좁은 지역에서는 이와 같은 턱이 지지 않아, 결국 산화막의 식각 가장자리(A)가 발생하 게 되어 소자의 전기적 특성을 악화시키게 된다. 또한, 트렌치 식각시 턱이지게 하는 것은 패턴 크기에 따라 그 정도가 다름으로 이후에 전기적 특성에 서로 다른 영향을 미친다. 더욱이, 트렌치 식각 후, 손상을 받는 실리콘막을 제거하고 코너를 둥글게 하기 위하여, 열산화막 형성후 이 열산화막을 제거하는 희생산화 공정을 수행하면 코너가 더 취약해지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 질화막을 이용하여 트렌치 구조에 이중 턱을 형성하고 충분한 라운딩(Rounding)을 형성하여 전자 누설을 막고, 전계 집중에 의한 문턱 전압의 저하를 막을 수 있으므로, 반도체 소자의 성능을 향상시키도록 하는 트렌치 코너 라운딩 향상 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 트렌치 코너 라운딩 향상 방법에 있어서, 반도체 기판상에 패드 산화막 및 질화막을 형성하는 단계; 상기 질화막 상부에 포토레지스트를 도포하고 패터닝하는 단계; 상기 포토레지스트로하여 질화막을 식각하는 단계; 상기 질화막을 마스크로 상기 반도체 기판의 절연 영역을 식각하여 트렌치를 형성하는 단계; 상기 반도체 기판을 전세척하고, 패드 산화막에 언더컷을 형성하여 트렌치 코너들을 노출시키는 단계; 상기 노출된 트렌치 코너 및 트렌치에 이온을 주 입하는 단계;
상기 트렌치에 산화공정으로 산화막을 형성하여 상기 크렌치 코너를 라운딩시키는 단계; 및 상기 산화막을 제거하는 단계로 이루어짐을 특징으로 하는 트렌치 코너 라운딩 향상 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 3a 내지 도 3c는 본 발명에 의한 트렌치 코너 라운딩 향상 방법을 나타낸 단면도이다.
먼저, 도 3a는 패드 산화막 및 질화막 형성, 절연 영역 트렌치 형성 단계이다. 반도체 기판(101)상에 패드 산화막(102) 및 질화막(103)을 형성하고, 상기 질화막 상부에 포토레지스트를 도포하고 패터닝한 다음, 상기 포토레지스트로하여 질화막을 식각하고, 상기 질화막을 마스크로 상기 반도체 기판의 절연 영역을 식각하여 트렌치를 형성한다.
다음, 도 3b는 언더컷 형성 및 이온 주입 단계이다. 도 3b에서 보는 바와 같이 상기 반도체 기판을 전세척하고, 패드 산화막에 언더컷(104)을 형성하여 트렌치 코너들을 노출시킨 다음, 상기 노출된 트렌치 코너 및 트렌치에 이온을 주입한다. 이 때, 이온은 후속 공정에서 산화를 촉진시키는 물질이며, 산소, 아르곤, 규소, 불소 또는 이를 포함하는 화합물 가운데 어느 하나를 사용하는 것이 바람직하다. 또한, 상기 패드 산화막의 언더컷은 풀백 식각(Pull Back Etch)공정을 사용하여 형 성하는 것이 바람직하다.
다음, 도 3c는 트렌치 코너를 라운딩하는 단계이다. 도 3c에서 보는 바와 같이 상기 이온이 주입된 트렌치에 산화공정으로 산화막(105)을 형성하여 상기 트렌치 코너를 라운딩(106)시키고, 상기 산화막을 제거한다. 이 때, 상기 산화막은 제거하지 않아도 무방하며, 상기 트렌치의 코너를 라운딩시키는 단계를 2번 내지 3번 반복하는 것이 바람직하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 트렌치 코너 라운딩 향상 방법은 질화막을 이용하여 트렌치 구조에 이중 턱을 형성하고 충분한 라운딩을 형성하여 폴리실리콘과 활성영역의 전자 누설을 막고, 전계 집중에 의한 문턱 전압의 저하를 막을 수 있으므로, 반도체 소자의 성능을 향상시킨다.
Claims (4)
- 트렌치 코너 라운딩 향상 방법에 있어서,반도체 기판상에 패드 산화막 및 질화막을 형성하는 단계;상기 질화막 상부에 포토레지스트를 도포하고 패터닝하는 단계;상기 포토레지스트로하여 질화막을 식각하는 단계;상기 질화막을 마스크로 상기 반도체 기판의 절연 영역을 식각하는 단계;상기 반도체 기판을 전세척하고, 패드 산화막에 언더컷을 형성하여 트렌치 코너들을 노출시키는 단계;상기 노출된 트렌치 코너 및 트렌치에 이온을 주입하는 단계;상기 트렌치에 산화공정으로 산화막을 형성하여 상기 트렌치 코너를 라운딩시키는 단계; 및상기 산화막을 제거하는 단계로 이루어짐을 특징으로 하는 트렌치 코너 라운딩 향상 방법.
- 제 1 항에 있어서,상기 패드 산화막의 언더컷은 풀백 식각(Pull Back Etch)공정을 사용하여 형성하는 것을 특징으로 하는 트렌치 코너 라운딩 향상 방법.
- 제 1 항에 있어서,상기 이온은 산소, 아르곤, 규소, 불소 또는 이를 포함하는 화합물 가운데 어느 하나를 사용하는 것을 특징으로 하는 트렌치 코너 라운딩 향상 방법.
- 제 1 항에 있어서,상기 트렌치의 코너를 라운딩시키는 단계를 2번 내지 3번 반복하는 것을 특징으로 하는 트렌치 코너 라운딩 향상 방법.
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |