KR20030001875A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229920006254 polymer film Polymers 0.000 claims abstract description 14
- 229920000642 polymer Polymers 0.000 claims abstract description 4
- 230000001052 transient effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 소자분리막 모서리를 라운딩 할 수 있는 방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자의 소자분리막 형셩방법은, 기판상에 제1 산화막 및 질화막을 형성하는 단계; 상기 질화막상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 질화막을 과도 식각하여 상기 제1 산화막 및 상기 기판 표면까지 식각하여 제1 트랜치를 형성하면서, 상기 제1 트랜치 측벽에 폴리머막을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 기판을 식각하여 제2 트랜치를 형성하는 단계; 상기 감광막 패턴을 제거함과 동시에 상기 폴리머막을 제거하여 상기 제2 트랜치 상부 모서리 부분을 라운딩 시키는 단계; 및 상기 제2 트랜치내에 제2 산화막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 구체적으로는, 소자분리막 모서리를 라운딩 할 수 있는 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
고집적화된 반도체 장치의 소자 분리에 적합한 기술로, 트랜치를 이용한 소자 분리 방법, 예컨대 샬로우 트랜치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
이하, 첨부된 도면을 참조하여 종래의 소자분리막 형성공정을 설명하도록 한다.
도 1a 내지 도 1d는 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.
먼저, 도 1a에 도시된 바와같이, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 실리콘 질화막(3)을 순차적으로 형성한다. 다음, 실리콘 질화막(3) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(4)을 형성한다. 이때, 감광막 패턴(4)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그 다음, 도 1b에 도시된 바와같이, 감광막 패턴(4)을 식각장벽으로 실리콘 질화막을 식각하여 질화막 패턴(3a)을 형성한다.
그 다음, 도 1c에 도시된 바와같이, 상기 감광막 패턴을 제거한 후, 질화막 패턴(3a)을 식각 마스크로 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 건식각하여 샬로우 트랜치(ST)를 형성한다.
이어서, 도 1d에 도시된 바와같이, 트랜치 식각시 유발되는 스트레스를 제거하기 위해 트랜치(ST)가 형성된 실리콘 기판(1)상에 희생산화막(도시되지않음) 형성 및 제거함으로써 식각 데미지를 완화하고, 계속해서 사이드 월 산화(side wall oxidation)공정을 수행하여 트랜치내에 열산화막(5)을 형성한다.
그런다음, 열산화막(5)이 형성된 트랜치(ST)내를 매립하는 갭필 산화막(6), 예컨대, HDP(High Density Plasma) 산화막을 증착한다. 그리고나서, 갭필 산화막을 화학기계연마하여 질화막 패턴(3a)이 노출되도록 평탄화한 후, 상기 마스크 패턴(3a) 및 패드산화막(2)을 차례로 습식각하여 반도체 소자의 소자분리막(10)을 형성한다.
이후, 도면에는 도시하지 않았지만 게이트 절연막과 게이트 전극 및 소오스/드레인 전극을 형성하여 트랜지스터를 형성한다.
그러나, 소자분리막을 구현하는 종래의 방법에서는 STI 식각을 수행한 다음, HDP 산화막을 매립하고 후속 열공정과 산화막 식각 공정을 거쳐 최종형태의 STI를 형성하게 되는데, STI 구조적 특성에 의해 전류(Id)와 전압(Vg)간에 험프(hump) 특성이 나타날 개연성이 아주 크다.
상기 험프 특성은 리프레쉬(refresh) 특성에 악영향을 미치는 것으로 알려져 있으며 이를 억제하기 위한 시도들이 현재에도 진행중이다. 그 일반적인 방법중에 한가지가 STI의 상부 모서리를 라운딩(rounding)하여 전계집중현상(Electric field crowding)을 줄여주는 것인데, 종래의 방법을 통해서는 험프 특성을 완전히 제어할 수 있을 정도의 라운딩이 형성되지 못하는 것이 현실이다.
특히, STI에 채워진 HDP 산화막의 식각량이 과다하여 후속 게이트 산화시 STI의 상부 모서리가 노출이 심하게 되면 STI 상부 모서리의 면방향 차이에 의한 산화량 차이로 STI상부 모서리와 소자의 액티브영역 사이에 이중 경사(slope)가 발생한다.
결과적으로 도 2에 도시된 바와같이, STI 상부 모서리(15)가 뾰족해져 전계집중현상에 의한 험프(hump) 특성의 개연성이 커지게 되는 것이다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 상기 트랜치 상단을 종래의 방법과는 다른 공정을 통하여 라운딩함으로써, 트랜치 형성의 안정성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
도 2는 종래의 소자분리막에 대한 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
도 4는 종래와 본 발명의 소자분리막이 형성될 상부 모서리 부분을 비교 도시한 사진.
* 도면의 주요 부분에 대한 부호 설명 *
20 : 실리콘 기판 22 : 제1 산화막
23 : 질화막 25a : 감광막 패턴
30 : 제1 트랜치 40 : 폴리머막
50 : 제2 트랜치 60 : 폴리머막이 제거된 부분
상기 목적 달성을 위한 본 발명의 반도체 소자의 소자분리막 형셩방법은, 기판상에 제1 산화막 및 질화막을 형성하는 단계; 상기 질화막상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 질화막을 과도 식각하여 상기 제1 산화막 및 상기 기판 표면까지 식각하여 제1 트랜치를 형성하면서, 상기제1 트랜치 측벽에 폴리머막을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 기판을 식각하여 제2 트랜치를 형성하는 단계; 상기 감광막 패턴을 제거함과 동시에 상기 폴리머막을 제거하여 상기 제2 트랜치 상부 모서리 부분을 라운딩 시키는 단계; 및 상기 제2 트랜치내에 제2 산화막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이고, 도 4는 종래와 본 발명의 소자분리막이 형성될 상부 모서리 부분을 비교한 사진이다.
먼저, 도 3a에 도시된 바와같이, 실리콘 기판(20)상에 버퍼 역할을 하는 제1 산화막(22)과 산화 억제용 질화막(23)을 순차적으로 형성한다. 그 다음, 질화막(23) 상부에 감광막(25)을 도포한다.
그 다음, 도 3b에 도시된 바와같이, 상기 감광막(25)에 소자 분리 예정 영역을 한정하도록 노광 및 현상공정을 수행하여 감광막 패턴(25a)을 형성한다. 이어서, 감광막 패턴(25a)을 식각 마스크로 질화막(23)에 과도 식각 공정을 수행하여 제1 산화막(22) 및 실리콘 기판(20) 표면 소정부분이 식각되게 함으로써 제1 트랜치(30)를 형성한다. 이때, 제1 트랜치(30)내의 실리콘 기판(20) 표면 모서리 부분이 비스듬하게 식각되는데, 이러한 제1 트랜치(30)내의 양측벽에 상기 과도 식각 조건으로 인해 폴리머막(40)이 동시에 형성된다.
상기 질화막(23)의 과도식각 조건은 전압 700W, 마그네틱 필드 80G, 및 압력 40mT 하에서 10CF4, 15CHF3및 75Ar의 혼합가스를 이용하는데, 상기 혼합가스의 카본 계열의 가스에 의해 상기 제1 트랜치(30) 양측벽에 폴리머막(40)이 형성된다.
또한, 상기 혼합가스를 CF4및 CHF3의 가스 조성을 이용하여 폴리머막(40)을 형성할 수도 있다.
그 다음, 도 3c에 도시된 바와같이, 계속해서 감광막 패턴(25a)을 식각 마스크로 폴리머막(40)을 식각 배리어로 하여 실리콘 기판(20)을 식각함으로써 제2 트랜치(50)를 형성한다.
그 다음, 도 3d에 도시된 바와같이, 상기 감광막 패턴(25a)을 제거하면서, 동시에 폴리머막(40)을 제거한다. 이때 폴리머막(40)이 제거된 부분(60)은 비스듬하게 라운드(round)되어 후속 산화막 매립시 종래의 전계집중현상을 방지한다.
이어서, 도면에는 도시하지 않았지만, 종래의 소자분리막 형성방법과 마찬가지로 트랜치내에 제2 산화막을 매립한 후, 질화막(23) 및 제1 산화막(22)을 등방성 식각하여 반도체 소자의 소자분리막을 형성한다.
도 4는 종래의 소자분리막이 형성될 모서리 부분(a)과 본 발명의 실시예에 따른 소자분리막이 형성될 모서리 부분(b)을 비교한 사진으로, 본 발명의 원리로 형성한 라운딩 프로파일(profile)을 나타낸 것이다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환,변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 소자의 소자분리막 형성방법에 의하면, 감광막 패턴(25a)을 식각마스크로 제1 트랜치(30) 형성시 그 측벽에 폴리머막(40)을 동시에 형성하고, 이후 감광막 패턴(25a)을 제거할 때 폴리머막(40)을 동시에 제거함으로써 소자분리막이 형성될 상부 모서리 부분을 라운딩시킬 수 있다.
따라서, 상부 모서리 부분으로 집중되는 전계집중현상을 분산시켜 험프(hump) 현상을 방지할 수 있으며, 이에의해 트랜치 형성의 안정성을 확보하여 반도체 소자의 누설전류를 감소시킬 수 있다.
Claims (3)
- 기판상에 제1 산화막 및 질화막을 형성하는 단계;상기 질화막상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 질화막을 과도 식각하여 상기 제1 산화막 및 상기 기판 표면까지 식각하여 제1 트랜치를 형성하면서, 상기 제1 트랜치 측벽에 폴리머막을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 기판을 식각하여 제2 트랜치를 형성하는 단계;상기 감광막 패턴을 제거함과 동시에 상기 폴리머막을 제거하여 상기 제2 트랜치 상부 모서리 부분을 라운딩 시키는 단계; 및상기 제2 트랜치내에 제2 산화막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 폴리머막은 상기 질화막의 과도식각 조건에서 전압 700W, 마그네틱 필드 80G, 및 압력 40mT 하에서 10CF4, 15CHF3및 75Ar의 혼합가스에 의해 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 폴리머막은 CF4및 CHF3의 혼합가스에 의해 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037735A KR20030001875A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037735A KR20030001875A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030001875A true KR20030001875A (ko) | 2003-01-08 |
Family
ID=27711960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037735A KR20030001875A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030001875A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698078B1 (ko) * | 2005-11-24 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101044019B1 (ko) * | 2009-06-30 | 2011-06-24 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
-
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- 2001-06-28 KR KR1020010037735A patent/KR20030001875A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7611962B2 (en) | 2005-11-24 | 2009-11-03 | Dongbu Electronics Co., Ltd. | Method for fabricating semiconductor device |
| KR101044019B1 (ko) * | 2009-06-30 | 2011-06-24 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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