KR100557962B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성 방법에 관해 개시한 것으로서, 반도체기판 상에 패드 산화막, 패드 질화막 및 소자의 분리영역을 노출시키는 감광막 패턴을 차레로 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 기판을 소정깊이로 식각하여 샬로우 트렌치를 형성하는 단계와, 감광막패턴을 제거하는 단계와, 샬로우 트렌치를 포함한 기판 전면에 월산화막을 형성하고 나서 샬로우 트렌치 구조를 매립시키는 감광막을 도포하는 단계와, 감광막을 화학적 기계적 연마하여 상기 패드 질화막 상의 월산화막을 노출시키는 단계와, 패드 질화막 상의 월산화막을 식각하는 단계와, 상기 구조 전면에 리니어 질화막, 리니어 산화막 및 갭필 절연막을 차례로 형성하는 단계와, 갭필 절연막을 화학적 기계적 연마하여 상기 패드 질화막 상의 리니어 산화막을 노출시키는 단계와, 리니어산화막, 리니어질화막 및 패드 질화막을 차례로 제거하는 단계를 포함한다.
따라서, 본 발명은 먼저 소자형성영역의 패드 질화막 위에 존재하는 상기 월산화막을 선택적으로 제거한 후, 이후의 공정에서 패드 질화막과 리니어 질화막을 제거하여, 소자격리영역 상의 패드 질화막과 리니어 질화막이 트렌치 측벽에 있는 리니어 질화막과 동일하게 식각되도록 함으로써, 샬로우 트렌치 측면의 리니어 질화막이 소자형성영역 밑으로 꺼지는 모우트 현상을 방지할 수 있다.

Description

반도체소자의 소자분리막 형성방법{METHOD FOR FABRICATING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자격리막 형성 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자격리막 형성 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 모우트(moat)특성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.
이에 따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트렌치를 이용한 소자 분리 방법, 예컨대 샬로우 트렌치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자격리막 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체 소자의 소자 분리막 형성방법은, 도 1a에 도시된 바와 같이, 먼저 반도체 웨이퍼(1) 상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다. 이어, 패드 질화막(3) 상부에 소자격리영역을 형성시키기 위한 감광막 패턴(4)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 반도체 웨이퍼(1)를 소정 깊이만큼 식각하여 샬로우 트렌치(ST1)를 형성한다. 이후, 상기 감광막 패턴을 제거하고 나서, 도면에 도시되지는 않았지만, 샬로우 트렌치(ST1)가 형성된 반도체 웨이퍼(1)상에 희생산화막(도시되지 않음) 형성 및 제거하는 방법으로, 상기 샬로우 트렌치(ST1) 식각시 유발되는 식각 데미지를 완화시킨다.
이어, 도 1c에 도시된 바와 같이, 상기 결과의 웨이퍼 전면에 월산화(wall oxidation) 공정을 진행하여 샬로우 트렌치(ST1)를 포함한 기판 전면에 월산화막(5)을 형성한다. 그런 다음, 월산화막(5)를 포함한 기판 전면에 리니어(linear) 질화막(6) 및 리니어 산화막(7)을 차례로 형성한다. 이때, 상기 리니어 질화막(6)은 50Å 두께로 형성한다. 또한, 상기 리니어 산화막(7)은 후속의 공정에서 형성될 갭필 절연막의 접착강도를 향상시키기 위해 접착용 산화막 역할을 한다. 여기서, 상기 월 산화막 형성공정, 리니어 질화막/리니어 산화막 형성 공정은 리플래쉬(reflash)특성을 개선시키기 위한 것이다.
이후, 상기 구조의 웨이퍼에 어닐 공정(미도시)을 진행하고 나서, 상기 어닐 공정이 완료된 웨이퍼 전면에 HDP(High Density Plasma) 방식에 의해 갭필 절연막(8)을 형성하여 트렌치(ST1) 내를 매립시킨다.
이어, 도 1d에 도시된 바와 같이, 상기 리니어 산화막(7)이 노출되는 시점까지 상기 갭필 절연막을 화학적-기계적 연마(Chemical Mechnical Polishing: 이하, CMP라 칭함)하여 평탄화한다. 이때, 상기 화학적-기계적 연마공정은 고선택적 슬러리(High Selectivity Slurry)를 이용하며, 상기 연마공정 결과, 고선택적 슬러리의 질화막과 산화막 간의 높은 선택비에 의해 패드 질화막 위에 월산화막 및 리니어 질화막이 남아있게 된다. 그런 다음, 리니어산화막, 리니어질화막 및 패드 질화막을 차례로 제거하여 소자격리막(9)을 형성한다. 이때, 상기 패드질화막은 인산(H3PO4)용액을 이용하며, 인산의 질화막과 산화막 간의 선택비는 50:1로 산화 막의 식각율이 질화막에 비해 낮다.
그러나, 종래의 기술에서는, 소자형성영역의 경우, 패드 질화막을 제거 대상막이 패드 질화막, 월산화막, 리니어 질화막인 반면에, 샬로우 트렌치의 측벽에는 리니어 질화막만 존재하게 된다. 따라서, 패드 질화막 상에 형성된 월산화막을 인산으로 식각하는 동안에 패드 질화막 측벽의 리니어 질화막은 과도하게 식각된다
한편, 상기 질화막 제거 공정이 모두 완료되면, 샬로우 트렌치 측벽의 리니어 질화막은 소자형성영역 밑으로 꺼지게 되며, 또한 리니어 질화막을 따라 산화막 손실이 발생하여 모우트 깊이가 깊어지는 원인이 되게 된다. 이로써, 셀 문턱전압 특성이 열화되어 트랜지스터 특성이 불량하게 되는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명은 먼저 소자형성영역의 패드 질화막 위에 존재하는 상기 월산화막을 선택적으로 제거한 후, 이후의 공정에서 패드 질화막과 리니어 질화막을 제거하여, 소자격리영역 상의 패드 질화막과 리니어 질화막이 트렌치 측벽에 있는 리니어 질화막과 동일하게 식각되도록 함으로써, 샬로우 트렌치 측면의 리니어 질화막이 소자형성영역 밑으로 꺼지는 모우트 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 반도체기판 상에 패드 산화막, 패드 질화막 및 소자의 분리영역을 노출시키는 감광막 패턴을 차레로 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 기판을 소정깊이로 식각하여 샬로우 트렌치를 형성하는 단계와, 감광막패턴을 제거하는 단 계와, 샬로우 트렌치를 포함한 기판 전면에 월산화막을 형성하고 나서 샬로우 트렌치 구조를 매립시키는 감광막을 도포하는 단계와, 감광막을 화학적 기계적 연마하여 상기 패드 질화막 상의 월산화막을 노출시키는 단계와, 패드 질화막 상의 월산화막을 식각하는 단계와, 상기 구조 전면에 리니어 질화막, 리니어 산화막 및 갭필 절연막을 차례로 형성하는 단계와, 갭필 절연막을 화학적 기계적 연마하여 상기 패드 질화막 상의 리니어 산화막을 노출시키는 단계와, 리니어산화막, 리니어질화막 및 패드 질화막을 차례로 제거하는 단계를 포함한 것을 특징으로 한다.
상기 월산화막은 건식산화 및 습식 산화 중 어느 하나를 이용하여 30∼300Å 두께로 형성하는 것이 바람직하다.
상기 리니어 산화막은 30∼300Å 두께로 형성하고, 상기 리니어 질화막은 30∼150Å 두께로 형성하는 것이 바람직하다.
상기 갭필 절연막은 PE-TEOS 및 LP-TEOS 중 어느 하나를 이용하는 것이 바람직하다.
상기 월산화막 식각 공정은 HF용액을 이용하는 것이 바람직하다.
(실시예)
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자격리막 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성 방법은, 도 2a에 도시된 바와 같이, 먼저 반도체 웨이퍼(20) 상에 버퍼 역할을 하는 패드 산화막(21)과 산화를 억제하는 패드 질화막(22)을 순차적으로 형성한다. 이때, 상기 패드 산화막(21)은 30∼150Å두께로 형성하고, 상기 패드 질화막(22)은 300∼1500Å두께로 형성한다. 이어, 상기 패드 질화막(22) 상부에 감광막을 도포하고, 노광 및 현상하여 소자격리영역을 노출시키는 제 1감광막 패턴(23)을 형성한다. 이때, 제 1감광막 패턴(23)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하여, 패드 질화막(22), 패드 산화막(21) 및 반도체 웨이퍼(20)를 소정 깊이만큼 식각하여 샬로우 트렌치(ST2)를 형성한다. 이후, 상기 제 1감광막 패턴을 제거하고 나서, 도면에 도시되지는 않았지만, 샬로우 트렌치(ST2)가 형성된 반도체 웨이퍼(20) 상에 희생산화막(도시되지 않음) 형성 및 제거하는 방법으로, 상기 샬로우 트렌치(ST2) 식각 시 유발되는 식각 데미지를 완화시킨다.
이어, 상기 결과의 웨이퍼 전면에 월산화(wall oxidation) 공정을 진행하여 월산화막(24)을 형성한다. 여기서, 상기 월산화 공정은 리플래쉬 특성을 개선하기 위한 것으로서, 건식산화 및 습식 산화 중 어느 하나를 이용하여 30∼300Å 두께로 형성한다.
그런다음, 상기 월산화막(24)을 포함한 기판 전면에 감광막(25)을 도포하고 나서, 도 2c에 도시된 바와 같이, 패드 질화막 상의 월산화막을 노출시키고 샬로우 트렌치(ST2)구조를 매립시키도록 상기 감광막을 화학적-기계적 연마한다. 이후, 습식 식각하여 패드 질화막 위에 존재하는 월산화막을 제거한다. 이때, 상기 습식식각공정은 HF용액을 이용한다. 한편, 미설명된 도면부호 25a는 샬로우 트렌치(ST2) 구조 내에 잔류된 감광막을 나타낸 것이다.
이어, 도 2d에 도시된 바와 같이, 샬로우 트렌치(ST2) 구조 내에 잔류된 감광막을 제거하고 나서, 상기 결과물 상에 리니어 질화막(26) 및 리니어 산화막(27)을 차례로 형성한다. 이때, 상기 상기 리니어 질화막(26)은 30∼150Å 두께로 형성하고, 리니어 산화막(27)은 30∼300Å 두께로 형성한다. 그런다음, 상기 리니어 산화막(26)을 포함한 기판 전면에 갭필 절연막(28)을 형성하여 샬로우 트렌치(ST2) 내를 매립시킨다. 이때, 상기 갭필 절연막(28)으로는 PE-TEOS(Plasma Enhanced -TetraEthylOrthoSilicate) 및 LP-TEOS(Low Pressure-TEOS) 중 어느 하나를 이용한다.
이후, 도 2e에 도시된 바와 같이, 상기 갭필 절연막을 화학적 기계적 연마하여 상기 패드 질화막 상의 리니어 질화막(26) 표면을 노출시킨다. 이때, 상기 화학적-기계적 연마공정은 고선택적 슬러리를 이용한다. 그런 다음, 도면에 도시되지 않았지만, 화학적 기계적 연마 공정이 완료된 기판에 습식세정 공정을 실시하여 FEH(Effective Fox Height) 및 리니어 질화막(26) 위에 존재하는 자연산화막을 제거한다. 이때, 상기 습식 세정공정은 HF용액를 이용한다.
이어, 상기 소자격리영역 상의 리니어질화막 및 패드 질화막을 습식식각하여 제거한다. 이때, 상기 습식 세정 공정에서 인산(H3PO4)용액을 이용하게 되면, 소자격리영역 상의 패드 질화막 및 리니어 질화막과 샬로우 트렌치(ST2) 측면의 리니어 질화막은 동일하게 식각되므로, 샬로우 트렌치(ST2) 측면의 리니어 질화막이 소자 형성영역 밑으로 꺼지는 모우트 현상을 최소화할 수 있다. 한편, 상기 샬로우 트렌치(ST2) 내에 잔류된 갭필 절연막이 소자분리막(28)이 된다.
이상에서 설명한 바와 같이, 본 발명은 월산화막 공정이 완료된 기판 위에 감광막을 도포하고 화학적 기계적 연마하여 샬로우 트렌치 구조를 매립시켜 소자격리영역에만 잔류되도록 하고 나서, 상기 감광막이 존재하지 않는 소자형성영역의 패드 질화막 위에 존재하는 상기 월산화막을 선택적으로 제거함으로써, 이후의 질화막 제거 공정에서 패드 산화막 위에 있는 패드 질화막과 리니어 질화막이 트렌치측벽에 있는 리니어 질화막과 동일하게 식각되므로, 소자형성영역 밑으로 꺼지는 모우트 현상을 최소화한다.
즉, 본 발명은 패드 질화막 상의 월산화막을 미리 제거함으로써, 이후의 질화막 제거 공정 시 리니어 질화막이 과도하게 식각되는 현상을 방지하여, 모우트 현상이 개선되어 셀 문턱전압을 향상시킨다. 이로써, 안정된 트랜지스터 특성을 확보하고 반도체소자의 신뢰성이 증대된 이점이 있다.

Claims (7)

  1. 반도체기판 상에 패드 산화막, 패드 질화막 및 소자의 분리영역을 노출시키는 감광막 패턴을 차례로 형성하는 단계와,
    상기 감광막 패턴을 마스크로 하여 상기 기판을 소정깊이로 식각하여 샬로우 트렌치를 형성하는 단계와,
    상기 감광막패턴을 제거하는 단계와,
    상기 샬로우 트렌치를 포함한 기판 전면에 월산화막을 형성하고 나서, 샬로우 트렌치 구조를 매립시키는 감광막을 도포하는 단계와,
    상기 감광막을 화학적 기계적 연마하여 상기 패드 질화막 상의 월산화막을 노출시키는 단계와,
    상기 패드 질화막 상의 월산화막을 식각하는 단계와,
    상기 구조 전면에 리니어 질화막, 리니어 산화막 및 갭필 절연막을 차례로 형성하는 단계와,
    상기 갭필 절연막에 고선택적 슬러리를 이용한 화학적 기계적 연마 공정을 실시하여 상기 패드 질화막 상의 리니어 산화막을 노출시키는 단계와,
    상기 리니어산화막, 리니어질화막 및 패드 질화막을 차례로 제거하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1항에 있어서, 상기 월산화막은 30∼300Å 두께로 형성하는 것을 특징으 로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1항에 있어서, 상기 월산화막은 건식산화 및 습식 산화 중 어느 하나를 이용하여 형성한 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1항에 있어서, 상기 리니어 산화막은 30∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 1항에 있어서, 상기 리니어 질화막은 30∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1항에 있어서, 상기 갭필 절연막은 PE-TEOS 및 LP-TEOS 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1항에 있어서, 상기 월산화막 식각 공정은 HF용액을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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