CN117423659A - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

Info

Publication number
CN117423659A
CN117423659A CN202311744273.2A CN202311744273A CN117423659A CN 117423659 A CN117423659 A CN 117423659A CN 202311744273 A CN202311744273 A CN 202311744273A CN 117423659 A CN117423659 A CN 117423659A
Authority
CN
China
Prior art keywords
oxide layer
shallow trench
trench isolation
region
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202311744273.2A
Other languages
English (en)
Other versions
CN117423659B (zh
Inventor
陈兴
黄普嵩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202311744273.2A priority Critical patent/CN117423659B/zh
Publication of CN117423659A publication Critical patent/CN117423659A/zh
Application granted granted Critical
Publication of CN117423659B publication Critical patent/CN117423659B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了一种半导体结构及其制造方法，属于半导体技术领域，所述半导体结构包括：衬底，包括第一区域和第二区域；多个浅沟槽隔离结构，设置在所述第一区域和所述第二区域之间；第一浅沟槽隔离凹陷区，设置在所述第一区域两侧的所述浅沟槽隔离结构内；以及第二浅沟槽隔离凹陷区，设置在所述第二区域两侧的所述浅沟槽隔离结构内，且所述第二浅沟槽隔离凹陷区的深度和/或宽度小于或等于所述第一浅沟槽隔离凹陷区的深度和/或宽度。通过本发明提供的一种半导体结构及其制造方法，能够调节不同半导体器件沟道宽度效应。

Description

一种半导体结构及其制造方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体器件的发展，半导体器件的集成化程度提高，需要在有源区上集成多种类型的晶体管区域，例如互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)的P型金氧半场效晶体管（Positive Channel Metal OxideSemiconductor，PMOS）和N型金氧半场效晶体管（Negative Channel Metal OxideSemiconductor，NMOS）。随之集成化的提高，不同类型的晶体管区域对有源区的宽度要求不同。然而，现有工艺复杂，且制造良率低。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够调节半导体器件的沟道宽度效应，且制造工艺简单，提高半导体器件的良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，包括：
衬底，包括第一区域和第二区域；
多个浅沟槽隔离结构，设置在所述第一区域和所述第二区域之间；
第一浅沟槽隔离凹陷区，设置在所述第一区域两侧的所述浅沟槽隔离结构内；以及
第二浅沟槽隔离凹陷区，设置在所述第二区域两侧的所述浅沟槽隔离结构内，所述第二浅沟槽隔离凹陷区的深度和/或宽度小于或等于所述第一浅沟槽隔离凹陷区的深度和/或宽度。
在本发明一实施例中，所述屏蔽氧化层和所述隔离氧化层内包括杂质离子，所述杂质离子至少包括锗离子。
在本发明一实施例中，所述半导体结构还包括屏蔽氧化层，所述屏蔽氧化层设置在所述衬底上。
在本发明一实施例中，所述浅沟槽隔离结构上包括隔离氧化层，所述隔离氧化层的厚度大于或等于所述屏蔽氧化层的厚度。
在本发明一实施例中，所述第一区域上的所述屏蔽氧化层和所述隔离氧化层内的所述杂质离子的含量大于或等于所述第二区域上所述屏蔽氧化层和所述隔离氧化层内的所述杂质离子的含量。
在本发明一实施例中，所述第一区域的所述衬底内设置有第一沟道区，所述第一浅沟槽隔离凹陷区设置在所述第一沟道区两侧，所述第二区域的所述衬底内设置有第二沟道区，所述第二浅沟槽隔离凹陷区设置在所述第二沟道区两侧。
在本发明一实施例中，所述浅沟槽隔离结构设置有内衬氧化层，且所述内衬氧化层的表面低于所述屏蔽氧化层的平面，或所述内衬氧化层的表面与所述屏蔽氧化层的平面齐平。
本发明还提供一种半导体结构的制造方法，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成浅沟槽隔离结构；
在所述第一区域两侧的所述浅沟槽隔离结构内形成第一浅沟槽隔离凹陷区；以及
在所述第二区域两侧的所述浅沟槽隔离结构内形成第二浅沟槽隔离凹陷区，且所述第二浅沟槽隔离凹陷区的深度和/或宽度小于或等于所述第一浅沟槽隔离凹陷区的深度。
在本发明一实施例中，所述制造方法还包括：
在所述衬底上形成屏蔽氧化层；
在所述衬底上形成浅沟槽隔离结构，所述浅沟槽隔离结构凸出所述衬底表面的部分为隔离氧化层；
在所述第一区域的所述屏蔽氧化层和所述隔离氧化层内注入杂质离子；
在所述第二区域的所述屏蔽氧化层和所述隔离氧化层内注入所述杂质离子；
将所述屏蔽氧化层和所述隔离氧化层进行第一刻蚀；以及
将所述屏蔽氧化层和所述隔离氧化层进行第二刻蚀，形成所述第一浅沟槽隔离凹陷区和所述第二浅沟槽隔离凹陷区，且所述第一浅沟槽隔离凹陷区和所述第二浅沟槽隔离凹陷区的深度和/或宽度相等。
在本发明一实施例中，所述制造方法还包括：
在所述衬底上形成屏蔽氧化层；
在所述衬底上形成浅沟槽隔离结构，所述浅沟槽隔离结构凸出所述衬底表面的部分为隔离氧化层；
在所述第一区域的所述屏蔽氧化层和所述隔离氧化层内注入杂质离子；
将所述屏蔽氧化层和所述隔离氧化层进行第一刻蚀；以及
将所述屏蔽氧化层和所述隔离氧化层进行第二刻蚀，形成所述第一浅沟槽隔离凹陷区和所述第二浅沟槽隔离凹陷区，且所述第二浅沟槽隔离凹陷区的深度和/或宽度小于所述第一浅沟槽隔离凹陷区和/或宽度。
综上所述，本发明提供一种半导体结构及其制造方法，通过控制制造方法，在不同类型晶体管上形成有效宽度不同的有源区，本申请意想不到的效果是调节了半导体器件的沟道宽度效应，满足不同类型器件的性能要求。在有源区两侧形成浅沟槽隔离凹陷区，通过调节浅沟槽隔离凹陷区的宽度和深度，来调节有源区的有效宽度，提高半导体器件性能。且在同时包含NMOS和PMOS的衬底上形成尺寸不同的浅沟槽隔离凹陷区，满足不同器件的沟道宽度效应，最大化提升器件性能，提升产品竞争力。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的俯视图。
图2为一实施例中沿图1中A-A方向的衬底、屏蔽氧化层和垫氮化层结构示意图。
图3为一实施例中沿图1中A-A方向形成浅沟槽的示意图。
图4为一实施例中沿图1中A-A方向形成浅槽隔离结构和隔离氧化层示意图。
图5为一实施例中沿图1中A-A方向形成第一光刻胶层和第一沟道区示意图。
图6为一实施例中沿图1中A-A方向在第一区域上隔离氧化层和屏蔽氧化层内注入杂质离子示意图。
图7为一实施例中沿图1中A-A方向形成第二光刻胶和第二沟道区示意图。
图8为一实施例中沿图1中A-A方向在第二区域上隔离氧化层和屏蔽氧化层内注入杂质离子示意图。
图9为一实施例中沿图1中A-A方向去除第二光刻胶示意图。
图10为一实施例中沿图1中A-A方向对隔离氧化层和屏蔽氧化层进行第一刻蚀示意图。
图11为一实施例中沿图1中A-A方向形成第一浅沟槽隔离凹陷区和第二浅沟槽隔离凹陷区示意图。
图12为另一实施例中沿图1中A-A方向形成第二光刻胶和第二沟道区示意图。
图13为另一实施例中沿图1中A-A方向形成第二沟道区后直接将隔离氧化层和屏蔽氧化层进行第一刻蚀示意图。
图14为另一实施例中沿图1中A-A方向形成第一浅沟槽隔离凹陷区和第二浅沟槽隔离凹陷区示意图。
标号说明：
10、衬底；11、屏蔽氧化层；12、垫氮化层；21、浅沟槽；22、浅沟槽隔离结构；221、隔离介质；23、内衬氧化层；24、隔离氧化层；31、第一光刻胶层；32、第二光刻胶层；41、第一沟道区；42、第二沟道区；51、第一浅沟槽隔离凹陷区；52、第二浅沟槽隔离凹陷区；60、栅极结构；1、第一区域；2、第二区域。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供的一种半导体结构及其制造方法，能够在有源区两侧的浅沟槽隔离结构内形成浅沟槽隔离凹陷区，可以根据不同需求调节浅沟槽隔离凹陷区的宽度和深度，且能够形成尺寸不同的浅沟槽隔离凹陷区，以满足不同类型晶体管区域的沟道宽度效应，同时提高PMOS和NMOS晶体管的性能，提高半导体的生产良率，且制造方法简单，可广泛应用在具有不同类型晶体管区域的半导体结构的生产中。
请参阅图1和图4所示，在本发明一实施例中，例如以形成CMOS晶体管为例进行叙述，首先提供衬底10，衬底10包括第一区域1和第二区域2，且第一区域1例如用于形成N型金氧半场效晶体管，第二区域2例如用于形成P型金氧半场效晶体管。本发明并不限制金氧半场效晶体管的个数，例如NMOS晶体管和PMOS晶体管交替分布，即第一区域1和第二区域2交替分布，且第一区域1和第二区域2之间通过浅沟槽隔离结构22进行隔离。在本实施例中，以沿图1中A-A方向形成的剖视图进行叙述，其中，A-A方向例如为沟道区的宽度方向，B-B方向例如为沟道区的长度方向。衬底10可以为任意适于形成半导体结构的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底10例如选择硅片。
请参阅图2所示，在本发明一实施例中，在衬底10上依次形成屏蔽氧化层11和垫氮化层12，屏蔽氧化层11例如为致密的氧化硅等材料，屏蔽氧化层11例如通过热氧化法、原位水汽生长法（In-Situ Steam Generation，ISSG）或化学气相沉积（Chemical VaporDeposition，CVD）等方法制备。在本实施例中，屏蔽氧化层11的厚度例如为20nm~40nm。垫氮化层12例如为氮化硅层或氮化硅和氧化硅的混合物层，垫氮化层12例如通过化学气相淀积等方法形成。在本实施例中，垫氮化层12的厚度例如为50nm~110nm。在其他实施例中，屏蔽氧化层11和垫氮化层12例如设置为其他合适的厚度。
请参阅图2至图3所示，在本发明一实施例中，在垫氮化层12上形成图案化光阻层（图中未显示），图案化光阻层暴露出部分垫氮化层12，以用来定位浅沟槽21的位置。在形成图案化光阻层后，以图案化光阻层为掩膜，例如使用干法刻蚀向衬底10的方向进行刻蚀，形成浅沟槽21，且形成的浅沟槽21与衬底10过渡角圆滑，减少漏电流，提高半导体器件性能。刻蚀气体例如选择为氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合。在形成浅沟槽21过程中，屏蔽氧化层11起到缓冲垫氮化层12中的应力的作用，避免应力对衬底10造成缺陷，同时，在后续制程中，作为刻蚀去除垫氮化层12时的停止层。
请参阅图3至图4所示，在本发明一实施例中，在形成浅沟槽21后，在浅沟槽21的侧壁和底部形成内衬氧化层23，内衬氧化层23的形成方法例如为原位水汽生长工艺或快速热制程工艺等中的一种。在本实施例中，内衬氧化层23的形成方法例如和屏蔽氧化层11的形成方法相同，具体地，例如将衬底10放入压力例如为8torr~9torr、温度例如为1000℃～1100℃的炉管中，向炉管中通入混入少量氢气的氧气。衬底10与氧气在高温下反应，生成致密的内衬氧化层23。在高温下，氢气和氧气产生的氧化性气相活性自由基与浅沟槽21的侧壁和底部反应，形成氧化硅层，即内衬氧化层23，且内衬氧化层23的厚度例如为20Å~150Å。在形成内衬氧化层23的过程中，内衬氧化层23使浅沟槽21的底角变圆滑，形成圆角，以防止电荷在尖角积累而造成漏电，并修复隔离沟槽刻蚀过程中在衬底10中形成的缺陷。同时，加强浅沟槽隔离结构22的隔离效果，且形成的内衬氧化层23结构致密刻蚀速率低，以便缩小后续在有源区两侧的浅沟槽隔离结构22内形成的浅沟槽隔离凹陷区的宽度和深度。
请参阅图4所示，在本发明一实施例中，在形成内衬氧化层23后，在浅沟槽21内例如通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质221，且隔离介质221例如为氧化硅等绝缘物质，以形成浅沟槽隔离结构22，用于隔离第一区域1和第二区域2。在隔离介质221沉积完成后，例如通过化学机械抛光（Chemical MechanicalPolishing，CMP）工艺平坦化隔离介质221和部分垫氮化层12，并确保隔离介质221的高度至少高于屏蔽氧化层11。再通过湿法刻蚀去除垫氮化层12，且湿法刻蚀液例如选用磷酸刻蚀液，例如在160℃下进行刻蚀。在其他实施例中，也可采用其他刻蚀方式，根据具体的制造要求进行选择。去除垫氮化层12后，使隔离介质221高于屏蔽氧化层11，即隔离介质221与两侧的屏蔽氧化层11之间形成台阶，并将隔离介质221高于衬底10的部分定义为隔离氧化层24。在本实施例中，隔离氧化层24的厚度例如为屏蔽氧化层11的厚度的两倍。在其他实施例中，例如根据所需浅沟槽隔离凹陷区的深度设置屏蔽氧化层11和隔离氧化层24的厚度。
请参阅图4至图5所示，在本发明一实施例中，在浅沟槽隔离结构22制备完成后，在第二区域2的衬底10和靠近第二区域2上有源区的浅沟槽隔离结构22上形成第一光刻胶层31，且第一光刻胶层31的边缘与第二区域2上两侧浅沟槽隔离结构22的中轴线对齐。以第一光刻胶层31为掩膜，向第一区域1的衬底10内注入第一沟道离子，且衬底10上的屏蔽氧化层11作为注入沟道离子的掩膜，避免了衬底10产生损伤。第一沟道离子的类型例如为硼（B）、镓（Ga）或铟（In）等P型沟道离子，以形成第一沟道区41。本方面不限制第一沟道离子的注入方法、注入浓度和注入深度等，又例如根据具体生产需求形成第一沟道区41。通过在衬底10内形成沟道区，可以调节半导体器件的阈值电压，提高半导体器件性能。
请参阅图5至图6所示，在本发明一实施例中，在形成第一沟道区41后，不去除第一光刻胶层31，继续以第一光刻胶层31为掩膜，向第一区域1的屏蔽氧化层11，以及第一沟道区41两侧的部分隔离氧化层24内注入杂质离子，增加氧化层的刻蚀速度。在本实施例中，杂质离子例如为锗（Ge）离子，在其他实施例中，杂质离子例如选择为其他能够影响氧化层刻蚀速度的离子。锗离子例如垂直注入屏蔽氧化层11和隔离氧化层24内，且在本实施例中，锗离子注入屏蔽氧化层11的深度和注入隔离氧化层24的深度例如相同。本发明不限制锗离子注屏蔽氧化层11和隔离氧化层24内的方法和浓度，例如根据后续刻蚀速率设定锗离子的注入浓度。在第一区域1上的屏蔽氧化层11和隔离氧化层24内注入锗离子后，去除第一光刻胶层31，又例如选择硫酸清洗剂去除第一光刻胶层31。通过在屏蔽氧化层11和隔离氧化层24内注入锗离子，能够增加后续屏蔽氧化层11和隔离氧化层24的刻蚀步骤中屏蔽氧化层11的刻蚀速率，减少刻蚀时间，提高生产效率。同时与屏蔽氧化层11连接处的隔离氧化层24内未注入锗离子，减慢了刻蚀速度，有利于在后续去除屏蔽氧化层11时避免在第一区域1的有源区两侧的浅槽隔离结构22内形成浅沟槽隔离凹陷区的深度过大。
请参阅图6至图8所示，在本发明一实施例中，去除第一光刻胶层31后，在第一区域1上形成第二光刻胶层32，第二光刻胶层32例如覆盖在第一区域1上衬底10和浅沟槽隔离结构22靠近第二区域2的一侧上。以第二光刻胶层32为掩膜，向第二区域2的衬底10内注入第二沟道离子，第二沟道离子的类型例如为磷（P）、砷（As）或铝（Al）等N型沟道离子，以形成第二沟道区42。接着以第二光刻胶层32为掩膜，向第二区域2的屏蔽氧化层11，以及第一沟道区41两侧的部分隔离氧化层24内注入杂质离子。且在本实施例中，第二区域2内杂质离子的种类、注入方法、注入深度和注入浓度例如和第一区域1内杂质离子的种类、注入方法、注入深度和注入浓度相同。在第二区域2上方的屏蔽氧化层11和隔离氧化层24内注入杂质离子后，去除第二光刻胶层32，且去除方法例如和第一光刻胶层31的去除方法相同。
请参阅图8至图9所示，在本发明一实施例中，去除第二光刻胶层32后，进行第一刻蚀，以去除衬底10上的屏蔽氧化层11和浅沟槽隔离结构22上的隔离氧化层24。在本实施例中，第一刻蚀例如选择湿法刻蚀，以去除屏蔽氧化层11，且具体刻蚀条件例如根据刻蚀深度进行设定。请参阅图8至图10所示，在本发明一实施例中，第一刻蚀后，进行第二刻蚀，以保证屏蔽氧化层11完全去除，同时在与第一区域1和第二区域2的衬底10交界处的浅沟槽隔离结构22内形成浅沟槽隔离凹陷区。在本实施例中，第二刻蚀例如和第一刻蚀的方法相同，又例如选择湿法刻蚀。第二刻蚀例如根据屏蔽氧化层11和隔离氧化层24的刻蚀速率，延长刻蚀时间，从而保证一定的过刻蚀量，以完全去除屏蔽氧化层11。且在过刻蚀过程中，第一区域1和第二区域2与浅沟槽隔离结构22交界处的隔离氧化层24和内衬氧化层23也会被刻蚀，从而形成浅沟槽隔离凹陷区。即第一区域1上的衬底10与相邻浅沟槽隔离结构22交界处的两侧隔离氧化层24和内衬氧化层23被刻蚀形成第一浅沟槽隔离凹陷区51，第二区域2上的衬底10与相邻浅沟槽隔离结构22交界处的两侧隔离氧化层24和内衬氧化层23刻蚀形成第二浅沟槽隔离凹陷区52，且在本实施例中，第一浅沟槽隔离凹陷区51和第二浅沟槽隔离凹陷区52的深度和宽度相同。
请参阅图10至图11所示，在本发明一实施例中，浅沟槽隔离结构22上方的隔离氧化层24，以及相邻两个浅沟槽隔离结构22内衬底10上的屏蔽氧化层11内注入了相同浓度的杂质离子，杂质离子的注入提高了屏蔽氧化层11和隔离氧化层24的刻蚀速度。而在第一区域1和第二区域2与浅沟槽隔离结构22交界处的隔离氧化层24和内衬氧化层23内未注入杂质离子，刻蚀速度慢于注入杂质离子的屏蔽氧化层11和隔离氧化层24的刻蚀速度，在屏蔽氧化层11的过刻蚀量相同的情况下，通过注入杂质离子增加屏蔽氧化层11的刻蚀速率，可以减少过刻蚀时间，从而减少隔离氧化层24和内衬氧化层23的刻蚀量，起到调节浅沟槽隔离凹陷区宽度和深度的作用，从而调节器件的沟道宽度效应，提高器件性能。
请参阅图1和图11所示，在本发明一实施例中，在形成浅沟槽隔离凹陷区后，在衬底10上形成栅极结构60、重掺杂区（图中未显示）以及其他半导体器件结构，其中，重掺杂区例如通过注入与沟道区离子类型不同的掺杂离子形成，作为半导体器件的源漏极，且重掺杂区靠近浅沟槽隔离结构22的一侧边缘与浅沟槽隔离凹陷区远离浅沟槽隔离结构22的一侧边缘对齐。第一沟道区41和第二沟道区42的设置，起到调节有源区的有效宽度，改善了半导体器件的沟道宽度效应，大大提高半导体器件性能。本发明不限制栅极结构60以及其他半导体结构的形成。
请参阅图12至图14所示，在本发明另一实施例中，在形成第二沟道区42后，第二区域2上的屏蔽氧化层11和隔离氧化层24内不进行杂质离子注入。例如直接进行第一刻蚀，第一刻蚀例如选择湿法刻蚀，第一刻蚀后，第一区域1上的屏蔽氧化层11和隔离氧化层24完全刻蚀去除，而第二区域2上的屏蔽氧化层11和隔离氧化层24仍存在剩余。接着，进行第二刻蚀，第二刻蚀例如选择湿法刻蚀，且例如根据生产需求调节刻蚀条件。第二刻蚀后，第一区域1和第二区域2上的屏蔽氧化层11和隔离氧化层24完全刻蚀去除，且产生过刻蚀。在第一区域1和第二区域2中，与浅沟槽隔离结构22交界处未注入杂质离子的隔离氧化层24和内衬氧化层23也会被刻蚀，从而形成浅沟槽隔离凹陷区，即第一区域1上的衬底10与相邻浅沟槽隔离结构22交界处形成第一浅沟槽隔离凹陷区51，第二区域2上的衬底10与相邻浅沟槽隔离结构22交界处形成第二浅沟槽隔离凹陷区52，且在本实施例中第一浅沟槽隔离凹陷区51的宽度和深度大于第二浅沟槽隔离凹陷区52的宽度和深度。通过在第一区域1上的屏蔽氧化层11内注入杂质离子，在NMOS晶体管区域和PMOS晶体管区域形成宽度和深度不同的浅沟槽隔离凹陷区，匹配不同类型的沟道宽度效应，同时满足NMOS和PMOS器件的沟道宽度效应的调节需求，提升了半导体器件性能。
请参阅图12至图14所示，在本发明另一实施例中，浅沟槽隔离结构22上方靠近第一沟道区41一侧的隔离氧化层24，以及第一区域1内衬底10上的屏蔽氧化层11内注入了相同浓度的杂质离子，杂质离子的注入提高了屏蔽氧化层11的刻蚀速度。而靠近第二沟道区42上方的隔离氧化层24、第二区域2上的屏蔽氧化层11，以及在第一沟道区41和第二沟道区42上衬底10与浅沟槽隔离结构22交界处的隔离氧化层24内未注入杂质离子。杂质离子的注入增加了氧化层的刻蚀速率，从而在相同的刻蚀时间内，注入杂质离子的氧化层的刻蚀量大于未注入杂质离子的氧化层的刻蚀量。即在本实施例中，第一浅沟槽隔离凹陷区51的深度和宽度大于第二浅沟槽隔离凹陷区52的深度和宽度，形成分别适应NMOS器件和PMOS器件沟道宽度效应的浅沟槽隔离凹陷区，提高了器件性能。
综上所述，本发明提供一种半导体结构及其制造方法，通过在有源区两侧形成浅沟槽隔离凹陷区，意想不到的效果是通过调节浅沟槽隔离凹陷区的深度和宽度，能够调节半导体器件的沟道宽度效应，提高半导体器件性能。且能够在NMOS晶体管区域形成宽度和深度较大的浅沟槽隔离凹陷区的同时，在PMOS晶体管区域形成宽度和深度较小的浅沟槽隔离凹陷区，同时满足NMOS和PMOS器件的沟道宽度效应的调节需求，提升半导体器件性能。同时可以根据产品需求调节浅沟槽隔离凹陷区的尺寸，最大化提升器件性能，提升产品竞争力，适用范围广。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底，包括第一区域和第二区域；
多个浅沟槽隔离结构，设置在所述第一区域和所述第二区域之间；
第一浅沟槽隔离凹陷区，设置在所述第一区域两侧的所述浅沟槽隔离结构内；以及
第二浅沟槽隔离凹陷区，设置在所述第二区域两侧的所述浅沟槽隔离结构内，所述第二浅沟槽隔离凹陷区的深度和/或宽度小于或等于所述第一浅沟槽隔离凹陷区的深度和/或宽度。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括屏蔽氧化层，所述屏蔽氧化层设置在所述衬底上。
3.根据权利要求2所述的半导体结构，其特征在于，所述浅沟槽隔离结构上包括隔离氧化层，所述隔离氧化层的厚度大于或等于所述屏蔽氧化层的厚度。
4.根据权利要求3所述的半导体结构，其特征在于，所述屏蔽氧化层和所述隔离氧化层内包括杂质离子，所述杂质离子至少包括锗离子。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一区域上的所述屏蔽氧化层和所述隔离氧化层内的所述杂质离子的含量大于或等于所述第二区域上所述屏蔽氧化层和所述隔离氧化层内的所述杂质离子的含量。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一区域的所述衬底内设置有第一沟道区，所述第一浅沟槽隔离凹陷区设置在所述第一沟道区两侧，所述第二区域的所述衬底内设置有第二沟道区，所述第二浅沟槽隔离凹陷区设置在所述第二沟道区两侧。
7.根据权利要求2所述的半导体结构，其特征在于，所述浅沟槽隔离结构设置有内衬氧化层，且所述内衬氧化层的表面低于所述屏蔽氧化层的平面，或所述内衬氧化层的表面与所述屏蔽氧化层的平面齐平。
8.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成浅沟槽隔离结构；
在所述第一区域两侧的所述浅沟槽隔离结构内形成第一浅沟槽隔离凹陷区；以及
在所述第二区域两侧的所述浅沟槽隔离结构内形成第二浅沟槽隔离凹陷区，且所述第二浅沟槽隔离凹陷区的深度和/或宽度小于或等于所述第一浅沟槽隔离凹陷区的深度。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：
在所述衬底上形成屏蔽氧化层；
在所述衬底上形成浅沟槽隔离结构，所述浅沟槽隔离结构凸出所述衬底表面的部分为隔离氧化层；
在所述第一区域的所述屏蔽氧化层和所述隔离氧化层内注入杂质离子；
在所述第二区域的所述屏蔽氧化层和所述隔离氧化层内注入所述杂质离子；
将所述屏蔽氧化层和所述隔离氧化层进行第一刻蚀；以及
将所述屏蔽氧化层和所述隔离氧化层进行第二刻蚀，形成所述第一浅沟槽隔离凹陷区和所述第二浅沟槽隔离凹陷区，且所述第一浅沟槽隔离凹陷区和所述第二浅沟槽隔离凹陷区的深度和/或宽度相等。
10.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：
在所述衬底上形成屏蔽氧化层；
在所述衬底上形成浅沟槽隔离结构，所述浅沟槽隔离结构凸出所述衬底表面的部分为隔离氧化层；
在所述第一区域的所述屏蔽氧化层和所述隔离氧化层内注入杂质离子；
将所述屏蔽氧化层和所述隔离氧化层进行第一刻蚀；以及
将所述屏蔽氧化层和所述隔离氧化层进行第二刻蚀，形成所述第一浅沟槽隔离凹陷区和所述第二浅沟槽隔离凹陷区，且所述第二浅沟槽隔离凹陷区的深度和/或宽度小于所述第一浅沟槽隔离凹陷区和/或宽度。
CN202311744273.2A 2023-12-19 2023-12-19 一种半导体结构及其制造方法 Active CN117423659B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311744273.2A CN117423659B (zh) 2023-12-19 2023-12-19 一种半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311744273.2A CN117423659B (zh) 2023-12-19 2023-12-19 一种半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN117423659A true CN117423659A (zh) 2024-01-19
CN117423659B CN117423659B (zh) 2024-04-12

Family

ID=89530681

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311744273.2A Active CN117423659B (zh) 2023-12-19 2023-12-19 一种半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN117423659B (zh)

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020142552A1 (en) * 2001-03-30 2002-10-03 Ching-Yuan Wu Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
CN1577888A (zh) * 2003-07-24 2005-02-09 三星电子株式会社 垂直双沟道绝缘硅晶体管及其制造方法
CN1917165A (zh) * 2005-08-19 2007-02-21 力晶半导体股份有限公司 浅沟槽隔离结构的制造方法
KR100895382B1 (ko) * 2007-12-24 2009-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20090140374A1 (en) * 2007-11-30 2009-06-04 Kang Sik Choi Semiconductor device with improved control ability of a gate and method for manufacturing the same
KR20110003008A (ko) * 2009-07-03 2011-01-11 주식회사 동부하이텍 플래시 메모리 소자의 제조방법
CN102097357A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 隔离结构的制作方法
KR20110079021A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
US20140113419A1 (en) * 2012-10-18 2014-04-24 Globalfoundries Inc. Methods of reducing material loss in isolation structures by introducing inert atoms into oxide hard mask layer used in growing channel semiconductor material
CN103871950A (zh) * 2012-12-14 2014-06-18 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构及其制作方法
CN103928386A (zh) * 2013-01-15 2014-07-16 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构的制造方法
CN111933689A (zh) * 2020-09-22 2020-11-13 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
CN113035770A (zh) * 2021-05-26 2021-06-25 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
CN113517295A (zh) * 2020-04-10 2021-10-19 合肥晶合集成电路股份有限公司 一种非易失性存储器的制备方法
CN115915749A (zh) * 2023-01-19 2023-04-04 合肥晶合集成电路股份有限公司 半导体结构及其制作方法
CN116525614A (zh) * 2023-06-26 2023-08-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020142552A1 (en) * 2001-03-30 2002-10-03 Ching-Yuan Wu Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
CN1577888A (zh) * 2003-07-24 2005-02-09 三星电子株式会社 垂直双沟道绝缘硅晶体管及其制造方法
CN1917165A (zh) * 2005-08-19 2007-02-21 力晶半导体股份有限公司 浅沟槽隔离结构的制造方法
US20090140374A1 (en) * 2007-11-30 2009-06-04 Kang Sik Choi Semiconductor device with improved control ability of a gate and method for manufacturing the same
KR100895382B1 (ko) * 2007-12-24 2009-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20110003008A (ko) * 2009-07-03 2011-01-11 주식회사 동부하이텍 플래시 메모리 소자의 제조방법
CN102097357A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 隔离结构的制作方法
KR20110079021A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
US20140113419A1 (en) * 2012-10-18 2014-04-24 Globalfoundries Inc. Methods of reducing material loss in isolation structures by introducing inert atoms into oxide hard mask layer used in growing channel semiconductor material
CN103871950A (zh) * 2012-12-14 2014-06-18 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构及其制作方法
CN103928386A (zh) * 2013-01-15 2014-07-16 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构的制造方法
CN113517295A (zh) * 2020-04-10 2021-10-19 合肥晶合集成电路股份有限公司 一种非易失性存储器的制备方法
CN111933689A (zh) * 2020-09-22 2020-11-13 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
CN113035770A (zh) * 2021-05-26 2021-06-25 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
CN115915749A (zh) * 2023-01-19 2023-04-04 合肥晶合集成电路股份有限公司 半导体结构及其制作方法
CN116525614A (zh) * 2023-06-26 2023-08-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Also Published As

Publication number Publication date
CN117423659B (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
US11854898B2 (en) Wrap-around contact on FinFET
US10164116B2 (en) FETs and methods for forming the same
US9349841B2 (en) FinFETs and methods for forming the same
US9536772B2 (en) Fin structure of semiconductor device
US9129823B2 (en) Silicon recess ETCH and epitaxial deposit for shallow trench isolation (STI)
CN116525614B (zh) 一种半导体器件及其制作方法
CN115020343B (zh) 一种半导体器件的制作方法
CN108878361B (zh) 半导体器件及其制造方法
US10395937B2 (en) Fin patterning for semiconductor devices
CN117153865B (zh) 一种半导体器件及其制作方法
CN116525450A (zh) 一种ldmos器件及其制造方法
CN117423659B (zh) 一种半导体结构及其制造方法
KR100370128B1 (ko) 반도체 소자의 제조방법
CN117153866B (zh) 一种半导体器件及其制作方法
CN117690954B (zh) 一种半导体器件及其制作方法
CN115863396B (zh) 一种半导体器件及其制作方法
KR101592505B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
US11322603B2 (en) Anti-punch-through doping on source/drain region
CN114975601A (zh) 一种半导体器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant