KR20110001397A - 전력 소모를 줄일 수 있는 반도체 메모리 장치 - Google Patents

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임정돈
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Abstract

본 발명은 전력 소모를 줄일 수 있는 반도체 메모리 장치를 공개한다. 본 발명의 반도체 메모리 장치는 선입 선출 레지스터를 구비하는 레이턴시 제어부를 구비하고, 리드 명령이 인가된 이후에 프리차지 명령 또는 파워 다운 명령이 인가되면, 인가된 리드 명령에 대응하는 레이턴시 신호를 출력한 후 선입 선출 레지스터로 인가되는 샘플링 클럭 및 전송 클럭을 차단하여 불필요한 동작을 수행하지 않도록 함으로서 반도체 메모리 장치의 신뢰성을 유지하면서 전력 소모를 줄일 수 있다.

Description

전력 소모를 줄일 수 있는 반도체 메모리 장치{Semiconductor memory device for power saving}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전력 소모를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
대부분의 반도체 메모리 장치는 외부 클럭을 인가받고, 외부 클럭으로부터 반도체 메모리 장치의 내부 동작을 위한 적어도 하나의 내부 클럭을 생성한다. 그리고 반도체 메모리 장치 중에서 특히 동기식 반도체 메모리 장치는 일반적으로 레이턴시 기능을 제공하고 있다. 레이턴시는 반도체 메모리 장치가 외부로부터 명령을 인가받은 후 몇 클럭 이후에 유효데이터를 출력하는지를 지정함으로서 반도체 메모리 장치를 구비하는 시스템이 반도체 메모리 장치를 사용하기 용이하도록 한다.
따라서 레이턴시를 제공하는 반도체 메모리 장치는 리드 명령이 인가되면, 설정된 레이턴시에 대응하는 클럭 이후에 외부로 데이터를 출력해야 한다. 그러나 상기한 바와 같이 반도체 메모리 장치의 내부 클럭과 외부 클럭이 서로 다를 수 있으므로, 반도체 메모리 장치는 내부 클럭에 동기되어 인가되는 리드 명령에 응답하 여, 데이터를 레이턴시에 의해 지정된 클록 후에 외부 클럭에 동기하여 출력 할 수 있도록 데이터 출력 타이밍을 조절하는 레이턴시 제어부를 구비한다.
본 발명의 목적은 전력 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 복수개의 전송 클럭을 생성하고, 상기 복수개의 전송 클럭 각각과 설정된 리드 레이턴시 값에 대응하는 지연 시간차를 각각 갖는 복수개의 샘플링 클럭을 생성하는 클럭 발생부, 상기 복수개의 샘플링 클럭 중 적어도 하나의 샘플링 클럭에 응답하여 내부 리드 신호를 저장하고, 상기 내부 리드 신호를 저장하는 샘플링 클럭에 대응하는 전송 클럭에 응답하여 레이턴시 신호를 발생하는 선입 선출 레지스터, 파워 다운 신호에 응답하여 상기 선입 선출 레지스터로 인가되는 상기 샘플링 클럭을 차단하고, 상기 파워 다운 신호가 인가되고 상기 내부 리드 신호가 인가된 횟수와 상기 레이턴시 신호가 인가된 횟수가 동일하면, 상기 선입 선출 레지스터로 인가되는 상기 전송 클럭을 차단하는 클럭 차단부를 구비하는 레이턴시 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 클럭 차단부는 상기 파워 다운 신호가 인가되면, 파워 세이브 명령 신호를 활성화하고, 상기 파워 세이브 명령 신호가 활성화되고 상기 내부 리드 신호가 인가된 횟수와 상기 레이턴시 신호가 인가된 횟수가 동일하면 파워 세이브 리드 신호를 활성화하는 파워 세이브 신호 발생부, 상기 파워 세이브 명령 신호에 응답하여 각각 대응하는 상기 샘플링 클럭이 상기 선입 선출 레지스터로 인가되는 것을 차단하는 복수개의 샘플링 스위치를 구비하는 제1 게이트부, 및 상기 파워 세이브 리드 신호에 응답하여 각각 대응하는 상기 전송 클럭이 상기 선입 선출 레지스터로 인가되는 것을 차단하는 복수개의 전송 스위치를 구비하는 제2 게이트부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 세이브 신호 발생부는 상기 파워 세이브 명령 신호는 프리차지 신호에도 응답하여 활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 세이브 신호 발생부는 상기 내부 클럭에 응답하여 상기 내부 리드 신호의 활성화 횟수를 카운팅하여 제1 카운팅 값을 출력하는 제1 카운터, 상기 데이터 출력 클럭에 응답하여 상기 레이턴시 신호의 활성화 횟수를 카운팅하여 제2 카운팅 값값 출력하는 제2 카운터, 상기 제1 및 제2 카운팅 값이 동일하면, 등가 신호를 활성화하는 비교기, 상기 프리차지 신호 및 상기 파워 다운 신호를 논리합하여 상기 파워 세이브 명령 신호를 활성화하는 논리합 게이트, 및 상기 파워 세이브 명령 신호와 상기 등가 신호를 논리곱하여 상기 파워 세이브 리드 신호를 활성화하는 논리곱 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 선입 선출 레지스터는 상기 제1 게이트부에서 인가되는 복수개의 샘플링 클럭 중 대응하는 샘플링 클럭에 응답하여 상기 내부 리드 신호를 전송하는 복수개의 입력 스위치, 상기 복수개의 입력 스위치 중 대응하는 입력 스위치에서 인가되는 상기 내부 리드 신호를 저장하며, 상기 파워 세이브 리드 신호에 응답하여 리셋되는 복수개의 버퍼, 및 상기 제2 게이트부에서 인가되는 복수개의 전송 클럭 중 대응하는 전송 클럭에 응답하여 상기 복수개의 버퍼 중 대응하는 버퍼로부터 저장된 상기 내부 리드 신호를 인가받아 상기 레이턴시 신호로서 출력하는 복수개의 출력 스위치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인과 복수개의 비트 라인 사이에 복수개의 메모리 셀을 구비하는 메모리 셀 어레이, 로우 어드레스를 디코딩하여 상기 복수개의 워드 라인 중 대응하는 워드 라인을 활성화하는 로우 디코더, 칼럼 어드레스를 디코딩하여 상기 복수개의 비트 라인 중 소정 개수의 비트 라인을 선택하는 칼럼 디코더, 외부 클럭을 인가받아 상기 내부 클럭 및 상기 데이터 출력 클럭을 생성하는 클럭 동기 회로, 외부에서 인가되는 명령을 디코딩하여 상기 내부 리드 신호, 상기 프리차지 신호, 상기 파워 다운 신호 및 모드 설정 신호를 출력하는 명령 디코더, 상기 모드 설정 신호에 응답하여 외부로부터 모드 설정 코드를 인가받아 상기 리드 레이턴시를 설정하는 모드 설정부, 및 상기 메모리 셀 어레이에서 인가되는 데이터를 상기 레이턴시 신호에 응답하여 출력하는 데이터 입출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 클럭 발생부는 데이터 출력 클럭 및 상기 설정된 리드 레이턴시의 값에 응답하여 순차적으로 토글하는 상기 복수개의 전송 클럭을 출력하는 전송 클럭 발생부, 상기 복수개의 전송 클럭 중 하나의 전송 클럭을 인가받아 리드 지연 시간 및 출력 지연 시간에 대응하는 시간만큼 지연하여 지연 클럭을 출력하는 복제 지연부, 종속 연결되는 복수개의 샘플링 플립플롭을 구비하여 내부 클럭에 응답하여 상기 지연 클럭을 순차적으로 지연하여 상기 복수개의 샘플링 클럭을 출력하는 샘플링 클럭 발생부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전송 클럭 발생부는 종속 연결되고 상기 데이터 출력 클럭에 응답하여 각각 대응하는 상기 전송 클럭을 출력하는 복수개의 전송 플립플롭, 및 각각 상기 복수개의 전송 플립플롭 중 대응하는 전송 플립플롭에서 인가되는 상기 전송 클럭을 상기 설정된 리드 레이턴시의 값에 응답하여 첫째단의 상기 전송 플립플롭의 입력으로 인가하는 복수개의 레이턴시 스위치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 샘플링 클럭 발생부는 종속 연결되고 상기 내부 클럭에 응답하여 상기 지연 클럭을 순차적으로 지연하여 각각 대응하는 상기 샘플링 클럭을 출력하는 복수개의 샘플링 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 샘플링 클럭 발생부 및 상기 전송 클럭 발생부는 각각 상기 반도체 메모리 장치가 설정 가능한 상기 리드 레이턴시의 최대값에 대응하는 개수의 샘플링 플립플롭 및 전송 플립플롭을 구비하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 리드 명령이 인가된 이후에 프리차지 명령 또는 파워 다운 명령이 인가되면, 인가된 리드 명령에 대응하는 레이턴시 신호를 출력한 후 선입 선출 레지스터로 인가되는 클럭을 차단하는 레이턴세 제어부를 구비하여, 오동작 없이 전력 소모를 줄일 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 전력 소모를 줄일 수 있는 반도체 메모리 장치를 설명하면 다음과 같다.
도1 은 본 발명에 따른 반도체 메모리 장치의 일예를 나타내는 도면이다.
도1 의 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(20), 칼럼 디코더(30), 클럭 동기 회로(40), 명령 디코더(50), 모드 설정부(60), 레이턴시 제어부(70) 및 데이터 입출력부(80)를 구비한다.
메모리 셀 어레이(10)는 복수개의 워드 라인과 복수개의 비트 라인 사이에 데이터를 저장하기 위한 복수개의 메모리 셀을 구비한다. 로우 디코더(20)는 외부에서 인가되는 어드레스 중 로우 어드레스(RA)를 인가받아 디코딩하여 메모리 셀 어레이(10)의 복수개의 워드 라인 중 인가된 로우 어드레스에 대응하는 워드 라인을 활성화하고, 칼럼 디코더(30)는 외부에서 인가되는 어드레스 중 칼럼 어드레스(CA)를 인가받아 디코딩하여, 복수개의 비트 라인 중 칼럼 어드레스에 대응하는 비트 라인을 선택한다. 메모리 셀 어레이(10)는 활성화된 워드 라인과 선택된 비트 라인에 연결된 메모리 셀의 데이터를 데이터 입출력부(80)로 출력되거나, 데이터 입출력부(80)에서 인가되는 데이터를 메모리 셀로 저장한다.
클럭 동기 회로(40)는 외부 클럭(ECLK)을 인가받아 적어도 하나의 내부 클럭(PCLK)과 데이터 출력 클럭(CLKDQ)을 생성한다. 내부 클럭(PCLK)은 반도체 메모리 장치 내부의 각종 회로에 인가되고, 반도체 메모리 장치의 내부 회로는 내부 클럭(PCLK)에 동기하여 지정된 동작을 수행한다. 그리고 데이터 출력 클럭(CLKDQ)은 레이턴시 제어부(70) 및 데이터 입출력부(80)로 인가된다. 명령 디코더(50)는 외 부로부터 외부 명령(COM)을 인가받아 디코딩하여 내부 리드 신호(PRD)와 프리차지 신호(PRE) 및 파워 다운 신호(PWN)를 출력하고, 모드 설정부(60)로 모드 설정 신호(MRS)를 출력한다. 모드 설정부(60)는 모드 설정 신호(MRS)에 응답하여 외부로부터 어드레스 또는 데이터 형식로 인가되는 모드 설정 코드(CODE)를 인가받아 리드 레이턴시(RL)를 포함하는 반도체 메모리 장치의 각종 설정을 저장한다.
레이턴시 제어부(70)는 명령 디코더(50)로부터 내부 리드 신호(PRD)가 인가되면, 모드 설정부(60)에 설정된 리드 레이턴시(RL)에 응답하여 레이턴시 신호(LT)를 활성화하여 데이터 입출력부(80)로 출력한다. 여기서 내부 리드 신호(PRD)는 내부 클럭(PCLK)에 동기되어 인가되지만, 레이턴시 신호(LT)는 데이터 출력 클럭(CLKDQ)에 동기되어 출력된다. 즉 레이턴시 제어부(70)는 서로 다른 클럭 도메인을 갖는 내부 클럭(PCLK)과 데이터 출력 클럭(CLKDQ)을 인가받고, 내부 클럭(PCLK)에 동기되어 인가되는 내부 리드 신호(PRD)를 지연 및 데이터 출력 클럭(CLKDQ)에 동기하여 레이턴시 신호(LT)를 출력한다. 그리고 프리차지 신호(PRE) 및 파워 다운 신호(PWN)를 인가받아 전력 소모를 줄인다.
데이터 입출력부(80)는 활성화된 레이턴시 신호(LT)에 응답하여, 메모리 셀 어레이에서 출력되는 데이터(DIO)를 인가받아 외부로 출력하거나, 외부에서 인가되는 데이터(DQ)를 메모리 셀 어레이(10)로 출력한다.
도2 는 도1 의 레이턴시 제어부의 일예를 나타내는 도면이다.
도1 을 참조하여 도2 의 레이턴시 제어부를 설명하면, 도2 의 레이턴시 제어부(70)는 서로 다른 도메인의 내부 클럭(PCLK)에 동기되는 내부 리드 신호(PRD)에 응답하여 데이터 출력 클럭(CLKDQ)에 동기되어 출력되는 레이턴시 신호(LT)의 타이밍을 조절하기 위하여 2개의 클럭 발생부(71, 72)와 선입 선출 레지스터(75) 및 2개의 클럭 발생부(71, 72)와 선입 선출 레지스터(75) 사이에 각각 배치되는 제1 및 제2 게이트부(73, 74), 복제 지연부(77) 및 파워 세이브 신호 발생부(79)를 구비한다.
전송 클럭 발생부(72)는 초기 값을 가지며, 데이터 출력 클럭(CLKDQ)을 인가받아 순차적으로 지연하여 데이터 출력 클럭(CLKDQ)에 동기되는 n개의 전송 클럭(TCLK1 ~ TCLKn)을 생성하여 출력한다. 여기서 n개는 반도체 메모리 장치에서 설정 가능한 최대 리드 레이턴시에 대응하는 자연수이다. 즉 전송 클럭 발생부(72)는 반도체 메모리 장치에서 설정 가능한 모든 리드 레이턴시(RL)에 대응하는 전송 클럭(TCLK1 ~ TCLKn)을 생성할 수 있어야 한다. 그러나 반도체 메모리 장치의 리드 레이턴시(RL)는 모드 설정부(60)에 설정이 가능하므로, 전송 클럭 발생부(72)는 설정된 리드 레이턴시(RL)가 설정 가능한 최대 리드 레이턴시보다 작으면, 설정된 리드 레이턴시(RL)에 대응하는 개수의 전송 클럭을 출력할 수도 있다. 즉 설정 가능한 리드 레이턴시(RL)가 10이고, 설정된 리드 레이턴시가 7이면, 전송 클럭 발생부(72)는 최대 10개의 전송 클럭(TCLK1 ~ TCLK10)을 생성하여 출력할 수 있어야 하지만, 설정된 리드 레이턴시가 7이므로 7개의 전송 클럭(TCLK1 ~ TCLK7)만을 생성하여 출력한다. 그리고 설정된 리드 레이턴시가 7인 경우에 전송 클럭(TCLK1 ~ TCLK7)은 각각은 데이터 출력 클럭(CLKDQ)의 7주기마다 1회 클럭하는 신호이다. 유사하게 설정된 리드 레이턴시가 10이면, 전송 클럭(TCLK1 ~ TCLK10) 은 각각은 데이터 출력 클럭(CLKDQ)의 10주기마다 1회 클럭한다.
복제 지연부(77)는 제1 전송 클럭(TCLK1)을 인가받고, 제1 전송 클럭(TCLK1)을 명령 디코더(50)가 외부 명령(CMD)에 응답하여 내부 리드 신호(PRD)를 출력할 때까지의 리드 지연 시간(tRD)과 데이터 입출력부(80)가 메모리 셀 어레이(10)로부터 인가되는 데이터를 외부로 출력하기까지의 데이터 출력 지연 시간(tSAC)을 합한 지연 시간 만큼 지연하여 지연 클럭(DCLK1)을 샘플링 클럭 발생부(71)로 출력한다.
샘플링 클럭 발생부(71)는 복제 지연부(77)에서 인가되는 지연 클럭(DCLK1)을 순차적으로 지연하여 내부 클럭(PCLK)에 동기되는 n개의 샘플링 클럭(SCLK1 ~ SCLKn)을 생성하여 출력한다. 샘플링 클럭(SCLK1 ~ SCLKn) 각각 또한 전송 클럭(TCLK1 ~ TCLKn)과 유사하게 설정된 레이턴시가 7인 경우에 내부 클럭(PCLK)의 7주기마다 1회 클럭한다.
파워 세이브 신호 발생부(79)는 내부 클럭(PCLK), 데이터 출력 클럭(CLKDQ), 리드 신호(PRD) 및 레이턴시 신호(LT)를 인가받아, 인가된 리드 신호(PRD)에 대응하는 레이턴시 신호(LT)가 출력되었는지를 확인하는 한편, 프리차지 신호(PRE) 및 파워 다운 신호(PWN)에 응답하여 파워 세이브 명령 신호(PSC) 및 파워 세이브 리드 신호(PSR)를 발생한다.
제1 게이트부(73)는 파워 세이브 명령 신호(PSC)에 응답하여 샘플링 클럭 발생부(71)에서 인가되는 샘플링 클럭(SCLK1 ~ SCLKn)이 선입 선출 레지스터(75)로 인가되는 것을 차단하고, 제2 게이트부(74)는 파워 세이브 리드 시호(PSR)에 응답하여 전송 클럭 발생부(72)에서 인가되는 전송 클럭(TCLK1 ~ TCLKn)이 선입 선출 레지스터(75)로 인가되는 것을 차단한다.
선입 선출 레지스터(75)는 샘플링 클럭(SCLK1 ~ SCLKn)에 응답하여 내부 리드 신호(PRD)를 샘플링하여 샘플링 신호를 저장하고, 전송 클럭(TCLK1 ~ TCLKn)에 응답하여 저장된 샘플링 신호를 레이턴시 신호(LT)로서 출력한다. 또한 파워 세이브 리드 신호(PSR)에 응답하여 저장된 샘플링 신호를 리셋한다.
도3 은 도2 의 파워 세이브 신호 발생부의 일예를 나타내는 도면이다. 파워 세이브 신호 발생부(79)는 제1 및 제2 카운터(791, 792), 비교기(793)와 논리곱 게이트(AND) 및 논리합 게이트(OR)를 구비한다. 제1 카운터(791)는 내부 클럭(PCLK)에 응답하여 내부 리드 신호(PRD)를 카운팅하고, 제2 카운터(792)는 데이터 출력 클럭(CLKDQ)에 응답하여 레이턴시 신호(LT)를 카운팅한다. 비교기는 제1 및 제2 카운터에서 출력되는 제1 및 제2 카운팅 값(CNT1, CNT2)을 비교하여 두개의 카운팅 값(CNT1, CNT2)이 동일하면 등가 신호(EQ)를 활성화하여 출력한다. 논리합 게이트(OR)는 명령 디코더(50)에서 프리차지 신호(PRE) 또는 파워 다운 신호(PWN)가 인가되면, 파워 세이브 명령 신호(PSC)를 활성화하여 출력하고, 논리곱 게이트(AND)는 등화 신호와 파워 세이브 명령 신호(PSC)를 논리곱하여 파워 세이브 리드 신호(PSR)를 활성화하여 출력한다. 반도체 메모리 장치의 프리차지 동작 시나 파워 다운 동작시에 전력 소모를 줄이기 위하여 제1 및 제2 게이트부(73, 74)가 프리차지 신호(PRE) 또는 파워 다운 신호(PWN)를 직접 인가받고, 선입 선출 레지스터(75)로 인가되는 샘플링 클럭(SCLK1 ~ SCLKn) 및 전송 클럭(TCLK1 ~ TCLKn)을 프리차지 신호(PRE) 또는 파워 다운 신호(PWN)에 응답하여 차단하게 되면, 리드 레이턴 시(RL)에 의해 지연되어 출력되는 데이터가 출력되지 않아 반도체 메모리 장치가 오동작을 수행할 수 있다.
이러한 오동작을 방지하기 위하여 파워 세이브 신호 발생부(79)는 제1 및 제2 카운터(791, 792)를 구비하고, 비교기(793)가 제1 및 제2 카운터(791, 792)에서 출력되는 제1 및 제2 카운팅 값(CNT1, CNT2)을 비교하여 등가 신호(EQ)를 활성화한다. 제1 카운팅 값(CNT1)은 발생된 내부 리드 신호(PRD)의 개수를 지적하며, 제2 카운팅 값(CNT2)은 발생된 레이턴시 신호(LT)의 개수를 지적한다. 따라서 등가 신호(EQ)가 활성화되면, 이는 제1 제2 카운팅 값(CNT1, CNT2)이 같고, 따라서 발생된 내부 리드 신호(PRD)에 대응하는 레이턴시 신호(LT)가 모두 출력되었다는 것을 의미한다. 그러므로 반도체 메모리 장치가 출력해야하는 데이터가 모두 출력되었으므로, 샘플링 클럭(SCLK1 ~ SCLKn) 및 전송 클럭(TCLK1 ~ TCLKn)이 선입 선출 레지스터(75)로 인가되는 것을 제1 및 제2 게이트부(73, 74)가 차단하여도 반도체 메모리 장치는 오동작을 수행하지 않는다.
도4 는 도2 의 레이턴시 제어부의 상세 회로도이다. 파워 세이브 신호 발생부(79)는 도2 에 도시되어 있으므로 도3 에서는 생략되었다.
전송 클럭 발생부(72)는 링형으로 종속 연결되는 n개의 전송 플립플롭(TF1 ~ TFn)을 구비한다. n개의 전송 플립플롭(TF1 ~ TFn)은 데이터 출력 클럭(CLKDQ)에 응답하여 미리 저장된 초기 데이터를 순차적으로 지연하여 출력한다. 전송 플립플롭(TF1 ~ TFn)은 상기한 바와 같이 반도체 메모리 장치에서 설정 가능한 최대 리드 레이턴시에 대응하는 개수로 구비되고, 각각의 전송 플립플롭(TF1 ~ TFn)은 이전단 의 전송 플립플롭(TF1 ~ TFn-1)에서 인가되는 데이터를 래치하여 다음단의 전송 플립플롭(TF1 ~ TFn)으로 출력한다. 그러나 반도체 메모리 장치는 반도체 메모리 장치를 구비하는 시스템에서 레이턴시를 설정할 수 있다. 즉 리드 레이턴시는 시스템에 요청에 따라 가변될 수 있다. 따라서 전송 클럭 발생부(72)는 리드 레이턴시에 따라 출력하는 전송 클럭(TCLK1 ~ TCLKn)의 개수를 조절할 수 있어야 한다. 전송 클럭(TCLK1 ~ TCLKn)의 개수를 조절하기 위하여 도4 의 전송 클럭 발생부는 복수개의 레이턴시 스위치(RSn-1, RSn)를 구비한다. 복수개의 레이턴시 스위치(RSn-1, RSn)는 각각 대응하는 리드 레이턴시 값(RLn-1, RLn)을 인가받아 대응하는 전송 플립플롭(TFn-1, TFn)에서 인가되는 전송 클럭(TCLKn-1, TCLKn)을 제1 전송 플립플롭(TF1)로 출력한다. 즉 전송 클럭 발생부(72)에 구비된 n개의 전송 플립플롭(TF1 ~ TFn) 중 리드 레이턴시 값에 의해 지정된 개수의 전송 플립플롭만 링형으로 종속 연결되도록 한다. 만일 모드 설정부(60)에 설정된 리드 레이턴시(RL) 값이 6이면, 제6 전송 플립플롭(TF6)에 대응하는 레이턴시 스위치(RS6)이 전송 클럭(TCLK6)를 인가받아 제1 전송 플립 플롭(TF1)으로 출력한다. 따라서 6개의 전송 플립플롭이 링형 구조를 이루게 된다. 레이턴시 스위치(RS)는 n개의 전송 플립플롭(TF1 ~ TFn) 각각에 대응하여 n개로 구비될 수도 있으나, 일반적으로 반도체 메모리 장치에서 리드 동작은 데이터를 출력하기 위해 요구되는 최소한의 클럭이 있으며, 리드 레이턴시 값(RL)은 상기한 최소 클럭보다 작게 설정될 수 없다. 따라서 최소 클럭 보다 작은 리드 레이턴시(RL) 값에 대응하는 레이턴시 스위치(RS)는 불필요하다. 즉 반도체 메모리 장치가 리드 동작을 위해 요구하는 최소 클럭이 5 클럭이면, 레이턴시 스위치(RS)는 제5 전송 플립플롭(TF5)부터 최대 설정가능한 리드 레이턴시 값에 대응하는 전송 플립플롭(TFn)까지의 전송 플립플롭 각각에 대응하는 개수로 구비될 수 있다.
복제 지연부(77)는 상기한 바와 같이 제1 전송 클럭(TCLK1)을 인가받아 리드 지연 시간(tRD)과 출력 지연 시간(tSAC)의 합만큼 지연하여 지연 클럭(DCLK1)을 출력한다. 복제 지연부(77)는 단지 제1 전송 클럭(TCLK1)을 지연하여 지연 클럭(DCLK1)을 출력하므로, 각종 지연 소자에 의해 다양하게 구현될 수 있으므로 상세한 회로를 도시하지 않았다.
샘플링 클럭 발생부(71)는 종속 연결되는 n개의 샘플링 플립플롭(SF1 ~ SFn)을 구비한다. n개의 샘플링 플립플롭(SF1 ~ SFn)은 내부 클럭(PCLK)에 응답하여 지연 클럭(DCLK1)을 순차적으로 지연하여 출력한다. 즉 n개의 샘플링 플립플롭(SF1 ~ SFn) 중 제1 샘플링 플립플롭(SF1)은 지연 클럭(DCLK1)을 인가받고, 제2 내지 제n 샘플링 플립플롭(SF2 ~ SFn)은 이전단의 샘플링 플립플롭(SF1 ~ SFn-1)에서 인가되는 데이터를 래치하여 다음단의 샘플링 플립플롭(SF1 ~ SFn)으로 출력한다.
제1 게이트부(73)는 n개의 제1 스위치(SG1 ~ SGn)를 구비하고, n개의 제1 스위치(SG1 ~ SGn) 각각은 파워 세이브 명령 신호(PSC)에 응답하여 대응하는 샘플링 클럭(SCLK1 ~ SCLKn)이 선입 선출 레지스터(75)로 인가되는 것을 차단한다. 그리고 제2 게이트부(74)는 n개의 제2 스위치(TG1 ~ TGn)를 구비하고, n개의 제2 스위치(TG1 ~ TGn) 각각은 파워 세이브 리드 신호(PSR)에 응답하여 대응하는 전송 클럭(TCLK1 ~ TCLKn)이 선입 선출 레지스터(75)로 인가되는 것을 차단한다. 즉 제1 및 제2 게이트부(73, 74)는 가각 파워 세이브 명령 신호(PSC) 및 파워 세이브 리드 신호(PSR)에 응답하여 샘플링 클럭(SCLK1 ~ SCLKn) 및 전송 클럭(TCLK1 ~ TCLKn)이 선입 선출 레지스터(75)로 인가되는 것을 차단한다. 따라서 선입 선출 레지스터(75)가 불필요한 동작을 수행하는 것을 방지하여 전력 소모를 줄인다.
선입 선출 레지스터(75)는 각각 n개의 입력 스위치(SS1 ~ SSn), 출력 스위치(TS1 ~ TSn) 및 버퍼(BF1 ~ BFn)를 구비한다. n개의 입력 스위치(SS1 ~ SSn)는 각각 대응하는 샘플링 클럭(SCLK1 ~ SCLKn)에 응답하여 내부 리드 신호(PRD)를 샘플링하여 출력한다. n개의 버퍼(BF1 ~ BFn)는 각각 대응하는 입력 스위치(SS1 ~ SSn)에서 인가되는 신호를 저장하고, 파워 세이브 리드 신호(PSR)에 응답하여 저장된 신호를 리셋한다. n개의 출력 스위치(TS1 ~ TSn)는 각각 대응하는 전송 클럭(TCLK1 ~ TCLKn)에 응답하여 각각 대응하는 버퍼(BF1 ~ BFn)에 저장된 데이터를 레이턴시 신호(LT)로서 출력한다.
도5 는 본 발명의 레이턴시 제어부의 동작을 설명하기 위한 타이밍도이다.
반도체 메모리 장치가 활성화되면, 클럭 동기 회로(40)는 내부 클럭(PCLK)과 데이터 출력 클럭(CLKDQ)을 생성하여, 내부 클럭(PCLK)을 명령 디코더(40)로 출력하고, 데이터 출력 클럭(CLKDQ)을 레이턴시 제어부(70) 및 데이터 입출력부(80)로 출력한다.
외부에서 모드 설정 명령이 외부 클럭(ECLK)에 동기되어 인가되면, 명령 디코더(50)는 모드 설정 신호(MRS)를 모드 설정부(60)로 출력하고, 모드 설정부(60)는 모드 설정 코드(CODE)를 인가받아 리드 레이턴시(RL)를 포함하는 반도체 메모리 장치의 설정 정보를 저장한다. 도5 에서는 반도체 메모리 장치의 설정 가능한 최대 리드 레이턴시는 10이며, 설정된 리드 레이턴시가 6으로 설정된 것으로 가정한다.
그리고 레이턴시 제어부(70)의 전송 클럭 발생부(72)는 데이터 출력 클럭(CLKDQ)에 응답하여 6개의 전송 클럭(TCLK1 ~ TCK6)을 발생하여 출력한다. 전송 클럭 발생부(72)는 리드 레이턴시(RL)가 6으로 설정되어 있으므로 6개의 전송 클럭(TCLK1 ~ TCK6)을 발생한다.
복제 지연부(79)는 6개의 전송 클럭(TCLK1 ~ TCK6) 중 제1 전송 클럭(TCLK1)을 인가받아 리드 지연 시간(tRD)과 출력 지연 시간(tSAC)의 합만큼 지연하여 지연 클럭(DCLK1)을 샘플링 클럭 발생부(71)로 출력한다.
샘플링 클럭 발생부(71)는 내부 클럭(PCLK)에 응답하여 지연 클럭(DCLK1)을 순차적으로 지연하여 10개의 샘플링 클럭(SCLK1 ~ SCLK10)을 생성하여 출력한다. 샘플링 클럭 발생부(71)는 전송 클럭 발생부(72)와 달리 리드 레이턴시(RL)을 인가받지 않으므로, 최대 리드 레이턴시에 대응하는 10개의 샘플링 클럭(SCLK1 ~ SCLK10)을 출력한다.
외부에서 리드 명령(RD)이 외부 클럭(ECLK)에 동기되어 인가되면, 명령 디코더(50)는 리드 명령(RD)을 디코딩하여 리드 지연 시간(tRD) 후에 내부 리드 신호(PRD)를 출력한다.
레이턴시 제어부(70)의 파워 세이브 신호 발생부(79)는 내부 리드 신호(PRD)에 응답하여 제1 카운팅 값(CNT1)을 1 증가시킨다. 그러나 레이턴시 신호(LT)는 활성화되지 않았으므로, 제2 카운팅 값(CNT2)은 이전 상태를 유지하여, 제1 카운팅 값(CNT1)보다 1 작은 값을 갖는다. 따라서 등가 신호(EQ)가 비활성화된다. 그리고 파워 세이브 신호 발생부(79)는 프리차지 신호(PRE) 또는 파워 다운 신호(PWN)가 인가되지 않으므로, 파워 세이브 명령 신호(PSC)와 파워 세이브 리드 신호(PSR)를 활성화하지 않는다. 따라서 제1 및 제2 게이트부(73, 74)는 각각 샘플링 클럭(SCLK1 ~ SCLK10)과 전송 클럭(TCLK1 ~ TCLK6)을 선입 선출 레지스터(75)로 전송한다.
선입 선출 레지스터(75)의 복수개의 입력 스위치(SS1 ~ SS10)는 각각 대응하는 샘플링 클럭(SCLK1 ~ SCLK10)에 응답하여 내부 리드 신호(PRD)를 샘플링하여 대응하는 버퍼(BF1 ~ BF10)에 저장한다. 이때 내부 리드 신호(PRD)에 응답하여 하나의 버퍼(BF6)에만 제1 레벨의 데이터가 저장되고, 나머지 버퍼(BF1 ~ BF5, BF7 ~ BF10)에는 제2 레벨의 데이터가 저장된다. 여기서 제1 레벨의 하이 레벨이고, 제2 레벨은 로우 레벨인 것으로 가정한다. 그리고 복수개의 출력 스위치(TS1 ~ TS10) 중 6개의 출력 스위치(TS1 ~ TS6) 각각은 대응하는 전송 클럭(TCLK1 ~ TCK6)에 응답하여 대응하는 버퍼(BF1 ~ BF6)에 저장된 데이터를 인가받아 출력한다. 6개의 전송 클럭(TCLK1 ~ TCK6)이 순차적으로 토글하여 인가되고, 제6 버퍼(BF6)에만 제1 레벨의 제1 레벨의 데이터가 저장되어 있으므로, 제6 전송 클럭(TCLK6)이 토글할 때, 출력 스위치(TS6)를 통해 레이턴시 신호(LT)가 활성화되어 출력된다.
한편 로우 디코더(20) 및 칼럼 디코더(30)는 각각 로우 어드레스(RA)와 칼럼 어드레스(CA)를 디코딩하여 메모리 셀 어레이(10)의 복수개의 메모리 셀 중 적어도 하나의 메모리 셀을 활성화하고, 메모리 셀 어레이(10)는 활성화된 메모리 셀의 데이터(DIO)를 데이터 입출력부(80)로 출력한다.
데이터 입출력부(80)는 메모리 셀 어레이(10)에서 인가된 데이터(DIO)를 버퍼링하고, 활성화된 레이턴시 신호(LT)에 응답하여 반도체 메모리 장치의 외부로 버퍼링 된 데이터(DQ)를 출력한다.
파워 세이브 신호 발생부(79)는 레이턴시 신호(LT)는 활성화되면, 제2 카운팅 값(CNT2)을 1 증가시키고, 결과적으로 제1 카운팅 값(CNT1)과 제2 카운팅 값(CNT2)은 동일한 값(m : m은 자연수)을 갖는다. 따라서 등가 신호(EQ)가 활성화된다.
그리고 이전 리드 명령(RD)에 대응하는 데이터(DQ)가 외부로 출력되기 이전일지라도 프리차지 또는 파워 다운에 대한 외부 명령이 인가되면, 명령 디코더(50)는 프리차지 신호(PRE) 또는 파워 다운 신호(PWN)를 생성하여 출력하고, 파워 세이브 신호 발생부(79)의 논리합 게이트(OR)는 파워 세이브 명령 신호(PSC)를 활성화하여 출력한다. 그리고 논리곱 게이트(AND)는 파워 세이브 명령 신호(PSC)와 등가 신호(EQ)가 활성화되면, 이전에 인가된 리드 명령(RD)에 대한 레이턴시 신호(LT)가 출력되었으므로, 파워 세이브 리드 신호(PSR)를 활성화하여 출력한다.
파워 세이브 명령 신호(PSC)에 응답하여 제1 전송 게이트부(73)의 복수개의 샘플링 스위치(SG1 ~ SG10)는 샘플링 클럭(SCLK1 ~ SCLK10)이 선입 선출 레지스터(75)로 인가되는 것을 차단한다. 또한 제2 전송 게이트부(74)의 복수개의 전송 스위치(TS1 ~ TG10)는 파워 세이브 리드 신호(PSR)에 응답하여 전송 클럭(TCLK1 ~ TCLK10)이 선입 선출 레지스터(75)로 인가되는 것을 차단한다. 따라서 선입 선출 레지스터(75)는 불필요한 동작을 수행하지 않게되고, 전력 소모를 줄일 수 있다.
이후 리드 명령(RD)이 다시 인가되면, 등가 신호(EQ)와 파워 세이브 명령 신호(PSC) 및 파워 세이브 리드 신호(PSR)은 모두 비활성화되고, 제1 및 제2 전송 게이트부(73, 74)는 샘플링 클럭(SCLK1 ~ SCLK10) 및 전송 클럭(TCLK1 ~ TCLK10)을 선입 선출 레지스터(75)로 인가한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명에 따른 반도체 메모리 장치의 일예를 나타내는 도면이다.
도2 는 도1 의 레이턴시 제어부의 일예를 나타내는 도면이다.
도3 은 도2 의 파워 세이브 신호 발생부의 일예를 나타내는 도면이다.
도4 는 도2 의 레이턴시 제어부의 상세 회로도이다.
도5 는 본 발명의 레이턴시 제어부의 동작을 설명하기 위한 타이밍도이다.

Claims (10)

  1. 복수개의 전송 클럭을 생성하고, 상기 복수개의 전송 클럭 각각과 설정된 리드 레이턴시 값에 대응하는 지연 시간차를 각각 갖는 복수개의 샘플링 클럭을 생성하는 클럭 발생부;
    상기 복수개의 샘플링 클럭 중 적어도 하나의 샘플링 클럭에 응답하여 내부 리드 신호를 저장하고, 상기 내부 리드 신호를 저장하는 샘플링 클럭에 대응하는 전송 클럭에 응답하여 레이턴시 신호를 발생하는 선입 선출 레지스터;
    파워 다운 신호에 응답하여 상기 선입 선출 레지스터로 인가되는 상기 샘플링 클럭을 차단하고, 상기 파워 다운 신호가 인가되고 상기 내부 리드 신호가 인가된 횟수와 상기 레이턴시 신호가 인가된 횟수가 동일하면, 상기 선입 선출 레지스터로 인가되는 상기 전송 클럭을 차단하는 클럭 차단부를 구비하는 레이턴시 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 클럭 차단부는
    상기 파워 다운 신호가 인가되면, 파워 세이브 명령 신호를 활성화하고, 상기 파워 세이브 명령 신호가 활성화되고 상기 내부 리드 신호가 인가된 횟수와 상기 레이턴시 신호가 인가된 횟수가 동일하면 파워 세이브 리드 신호를 활성화하는 파워 세이브 신호 발생부;
    상기 파워 세이브 명령 신호에 응답하여 각각 대응하는 상기 샘플링 클럭이 상기 선입 선출 레지스터로 인가되는 것을 차단하는 복수개의 샘플링 스위치를 구비하는 제1 게이트부; 및
    상기 파워 세이브 리드 신호에 응답하여 각각 대응하는 상기 전송 클럭이 상기 선입 선출 레지스터로 인가되는 것을 차단하는 복수개의 전송 스위치를 구비하는 제2 게이트부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 파워 세이브 신호 발생부는
    상기 파워 세이브 명령 신호는 프리차지 신호에도 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 파워 세이브 신호 발생부는
    상기 내부 클럭에 응답하여 상기 내부 리드 신호의 활성화 횟수를 카운팅하여 제1 카운팅 값을 출력하는 제1 카운터;
    상기 데이터 출력 클럭에 응답하여 상기 레이턴시 신호의 활성화 횟수를 카운팅하여 제2 카운팅 값값 출력하는 제2 카운터;
    상기 제1 및 제2 카운팅 값이 동일하면, 등가 신호를 활성화하는 비교기;
    상기 프리차지 신호 및 상기 파워 다운 신호를 논리합하여 상기 파워 세이브 명령 신호를 활성화하는 논리합 게이트; 및
    상기 파워 세이브 명령 신호와 상기 등가 신호를 논리곱하여 상기 파워 세이브 리드 신호를 활성화하는 논리곱 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 선입 선출 레지스터는
    상기 제1 게이트부에서 인가되는 복수개의 샘플링 클럭 중 대응하는 샘플링 클럭에 응답하여 상기 내부 리드 신호를 전송하는 복수개의 입력 스위치;
    상기 복수개의 입력 스위치 중 대응하는 입력 스위치에서 인가되는 상기 내부 리드 신호를 저장하며, 상기 파워 세이브 리드 신호에 응답하여 리셋되는 복수개의 버퍼; 및
    상기 제2 게이트부에서 인가되는 복수개의 전송 클럭 중 대응하는 전송 클럭에 응답하여 상기 복수개의 버퍼 중 대응하는 버퍼로부터 저장된 상기 내부 리드 신호를 인가받아 상기 레이턴시 신호로서 출력하는 복수개의 출력 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 반도체 메모리 장치는
    복수개의 워드 라인과 복수개의 비트 라인 사이에 복수개의 메모리 셀을 구비하는 메모리 셀 어레이;
    로우 어드레스를 디코딩하여 상기 복수개의 워드 라인 중 대응하는 워드 라인을 활성화하는 로우 디코더;
    칼럼 어드레스를 디코딩하여 상기 복수개의 비트 라인 중 소정 개수의 비트 라인을 선택하는 칼럼 디코더;
    외부 클럭을 인가받아 상기 내부 클럭 및 상기 데이터 출력 클럭을 생성하는 클럭 동기 회로;
    외부에서 인가되는 명령을 디코딩하여 상기 내부 리드 신호, 상기 프리차지 신호, 상기 파워 다운 신호 및 모드 설정 신호를 출력하는 명령 디코더;
    상기 모드 설정 신호에 응답하여 외부로부터 모드 설정 코드를 인가받아 상기 리드 레이턴시를 설정하는 모드 설정부; 및
    상기 메모리 셀 어레이에서 인가되는 데이터를 상기 레이턴시 신호에 응답하여 출력하는 데이터 입출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 클럭 발생부는
    데이터 출력 클럭 및 상기 설정된 리드 레이턴시의 값에 응답하여 순차적으로 토글하는 상기 복수개의 전송 클럭을 출력하는 전송 클럭 발생부;
    상기 복수개의 전송 클럭 중 하나의 전송 클럭을 인가받아 리드 지연 시간 및 출력 지연 시간에 대응하는 시간만큼 지연하여 지연 클럭을 출력하는 복제 지연부;
    종속 연결되는 복수개의 샘플링 플립플롭을 구비하여 내부 클럭에 응답하여 상기 지연 클럭을 순차적으로 지연하여 상기 복수개의 샘플링 클럭을 출력하는 샘플링 클럭 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 전송 클럭 발생부는
    종속 연결되고 상기 데이터 출력 클럭에 응답하여 각각 대응하는 상기 전송 클럭을 출력하는 복수개의 전송 플립플롭; 및
    각각 상기 복수개의 전송 플립플롭 중 대응하는 전송 플립플롭에서 인가되는 상기 전송 클럭을 상기 설정된 리드 레이턴시의 값에 응답하여 첫째단의 상기 전송 플립플롭의 입력으로 인가하는 복수개의 레이턴시 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 샘플링 클럭 발생부는
    종속 연결되고 상기 내부 클럭에 응답하여 상기 지연 클럭을 순차적으로 지연하여 각각 대응하는 상기 샘플링 클럭을 출력하는 복수개의 샘플링 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 샘플링 클럭 발생부 및 상기 전송 클럭 발생부는 각각 상기 반도체 메모리 장치가 설정 가능한 상기 리드 레이턴시의 최대값에 대응하는 개수의 샘플링 플립플롭 및 전송 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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