KR101080206B1 - 반도체 장치의 어드레스 출력 타이밍 제어 회로 - Google Patents

반도체 장치의 어드레스 출력 타이밍 제어 회로 Download PDF

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Abstract

반도체 장치의 어드레스 출력 타이밍 제어 회로는 동작 규격 정보를 디코딩한 결과에 따라 리드 명령 또는 라이트 명령을 지연시켜 타이밍 신호를 생성하도록 구성된 타이밍 신호 생성부, 리드 명령 또는 라이트 명령에 응답하여 저장 제어 신호를 생성하도록 구성된 저장 제어 신호 생성부, 타이밍 신호에 응답하여 출력 제어 신호를 생성하도록 구성된 출력 제어 신호 생성부, 및 어드레스를 저장 제어 신호에 응답하여 저장하고, 저장된 어드레스를 출력 제어 신호에 응답하여 타이밍 조정된 어드레스로서 출력하도록 구성된 저장/출력부를 포함한다.

Description

반도체 장치의 어드레스 출력 타이밍 제어 회로{ADDRESS OUTPUT TIMING CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은, 반도체 장치에 관한 것으로서, 특히 반도체 장치의 어드레스 출력 타이밍 제어 회로에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리는 리드(Read) 명령 또는 라이트(Write) 명령이 입력되면 각각과 관련된 동작 규격에 의해 정해진 타이밍 이후에 어드레스(Address)를 해당 회로 구성에 제공한다.
이때 리드 명령과 관련된 동작 규격으로는 카스 레이턴시(CL: CAS Latency)와 버스트 랭스(BL: Burst Length)가 있으며, 라이트 명령과 관련된 동작 규격으로는 카스 레이턴시, 버스트 랭스 및 카스 라이트 레이턴시(CWL: CAS Write Latency)가 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 어드레스 출력 타이밍 제어 회로(1)는 복수의 플립플롭(DFF), 복수의 래치 및 로직 회로(10)를 포함한다.
로직 회로(10)는 낸드 게이트를 포함할 수 있다.
이와 같이 구성된 어드레스 출력 타이밍 제어 회로(10)는 복수의 플립플롭(DFF)이 카스 레이턴시와 버스트 랭스 및 카스 라이트 레이턴시에 맞도록 라이트 명령(WRITE)을 시프트 시킨다.
복수의 래치는 시프트된 라이트 명령(WRITE)에 응답하여 카스 레이턴시와 버스트 랭스 및 카스 라이트 레이턴시에 맞도록 컬럼 어드레스(TLA<0>)를 래치하여 로직 회로(10)로 출력한다.
로직 회로(10)는 복수의 래치의 출력을 낸드 조합함으로써 카스 레이턴시, 버스트 랭스 및 카스 라이트 레이턴시에 해당하는 타이밍 조정이 이루어진 컬럼 어드레스(ATCD<0>)를 출력한다.
한편, 도 1에는 도시되어 있지 않지만, 리드 명령(READ)에 대해서도 해당 컬럼 어드레스를 카스 레이턴시(CL: CAS Latency)와 버스트 랭스(BL: Burst Length)에 해당하는 타이밍을 적용하여 출력하기 위한 회로 구성이 필요하다.
상술한 바와 같이, 종래의 어드레스 출력 타이밍 제어 회로(1)는 카스 레이턴시, 버스트 랭스 및 카스 라이트 레이턴시 규격을 적용하기 위하여 라이트 명령(WRITE)과 리드 명령(READ) 및 각각에 해당하는 어드레스를 순차적으로 시프트시키는 방식을 사용한다.
이때 카스 레이턴시는 5 ~ 16, 버스트 랭스는 4 또는 8(DDR3 기준), 그리고 카스 라이트 레이턴시는 5 ~ 12의 값을 가질 수 있다. 결국, 라이트 명령(WRITE)에 따른 컬럼 어드레스(TLA<0>)가 정해진 규격에 따른 타이밍을 갖도록 하기 위해서는 플립플롭과 래치가 각각 22개가 필요하게 된다. 물론 리드 명령의 경우에도 마찬가지이다.
따라서 종래의 어드레스 출력 타이밍 제어 회로(1)는 다수의 래치 및 플립플롭을 필요로 하므로 회로 구현을 위한 면적이 증가하는 문제가 있다. 또한 카스 레이턴시, 버스트 랭스 및 카스 라이트 레이턴시는 반도체 메모리의 기술개발과 고속화에 따라 더욱 증가될 것이며, 이 경우 상술한 면적 문제는 더욱 심화될 수 있다.
본 발명의 실시예는 회로 면적을 감소시킬 수 있도록 한 반도체 장치의 어드레스 출력 타이밍 제어 회로를 제공함에 그 목적이 있다.
본 발명의 실시예는 동작 규격 정보를 디코딩한 결과에 따라 리드 명령 또는 라이트 명령을 지연시켜 타이밍 신호를 생성하도록 구성된 타이밍 신호 생성부, 리드 명령 또는 라이트 명령에 응답하여 저장 제어 신호를 생성하도록 구성된 저장 제어 신호 생성부, 타이밍 신호에 응답하여 출력 제어 신호를 생성하도록 구성된 출력 제어 신호 생성부, 및 어드레스를 저장 제어 신호에 응답하여 저장하고, 저장된 어드레스를 출력 제어 신호에 응답하여 타이밍 조정된 어드레스로서 출력하도록 구성된 저장/출력부를 포함함을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치의 어드레스 출력 타이밍 제어 회로는 리드 명령과 라이트 명령에 관련된 동작 규격들을 디코딩하여 컬럼 어드레스를 지연시켜야 하는 클럭 수에 해당하는 정보를 즉시 생성하고, 그 정보에 해당하는 타이밍에 컬럼 어드레스가 출력되도록 하므로 플립플롭 및 래치 등의 수를 감소시켜 회로 면적을 감소시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 장치의 어드레스 출력 타이밍 제어 회로(10)의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 어드레스 출력 타이밍 제어 회로(100)의 블록도,
도 3은 도 2의 타이밍 정보 생성부의 구성예를 나타낸 블록도,
도 4는 도 2의 타이밍 정보 생성부의 다른 구성예를 나타낸 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 어드레스 출력 타이밍 제어 회로(100)는 타이밍 신호 생성부(200), 저장 제어 신호 생성부(300), 출력 제어 신호 생성부(400) 및 저장/출력부(500)를 포함한다.
타이밍 신호 생성부(200)는 반도체 메모리의 동작 규격 정보(이하, 동작 규격 정보)를 디코딩한 결과에 따라 리드 명령(READ) 또는 라이트 명령(WRITE)을 지연시켜 타이밍 신호(R/W_CNT)를 생성하도록 구성된다.
반도체 메모리 동작 규격으로서, 카스 레이턴시(CL: CAS Latency), 버스트 랭스(BL: Burst Length) 및 카스 라이트 레이턴시(CWL: CAS Write Latency)를 포함한다.
이때 카스 레이턴시(CL5 ~ CL16), 버스트 랭스(BL4, BL8) 및 카스 라이트 레이턴시(CWL5 ~ CWL12)가 카스 레이턴시 정보(CL<3:0>), 버스트 랭스 정보(BL<1:0>) 및 카스 라이트 레이턴시 정보(CWL<2:0>)의 디지털 정보 형태로 모드 레지스터에 저장될 수 있다.
저장 제어 신호 생성부(300)는 리드 명령(READ) 또는 라이트 명령(WRITE)에 응답하여 저장 제어 신호(C<0:8>)를 생성하도록 구성된다.
저장 제어 신호 생성부(300)는 복수의 플립플롭(DFF_A1 ~ DFF_A9)을 포함한다. 복수의 플립플롭(DFF_A1 ~ DFF_A9)은 리드 명령(READ) 또는 라이트 명령(WRITE)을 공통 입력 받는다.
출력 제어 신호 생성부(400)는 타이밍 신호(R/W_CNT)에 응답하여 출력 제어 신호(R<0:8>)를 생성하도록 구성된다.
출력 제어 신호 생성부(400)는 복수의 플립플롭(DFF_B1 ~ DFF_B9)을 포함한다. 복수의 플립플롭(DFF_B1 ~ DFF_B9)은 타이밍 신호(R/W_CNT)를 공통 입력 받는다.
저장/출력부(500)는 컬럼 어드레스(TLA<0>)를 저장 제어 신호(C<0:8>)에 응답하여 저장하고, 저장된 컬럼 어드레스(TLA<0>)를 출력 제어 신호(R<0:8>)에 응답하여 타이밍 조정된 컬럼 어드레스(ATCD<0>)로서 출력하도록 구성된다.
저장/출력부(500)는 복수의 래치(LT1 ~ LT9), 복수의 앤드 게이트(AND1 ~ AND9), 복수의 인버터(IV1 ~ IV9) 및 복수의 패스 게이트(PG1 ~ PG9)를 포함한다.
복수의 래치(LT1 ~ LT9)는 제 1 입력단에 컬럼 어드레스(TLA<0>)를 공통 입력 받고, 제 2 입력단에 복수의 앤드 게이트(AND1 ~ AND9)의 출력을 입력 받는다.
복수의 인버터(IV1 ~ IV9)는 출력 제어 신호(R<0:8>)를 입력 받는다.
복수의 패스 게이트(PG1 ~ PG9)는 입력단에 복수의 래치(LT1 ~ LT9)의 출력을 입력 받고, 제 1 제어단에 복수의 인버터(IV1 ~ IV9)의 출력을 입력 받으며, 제 2 제어단에 출력 제어 신호(R<0:8>)를 입력 받고, 공통 연결된 출력단을 통해 타이밍 조정된 컬럼 어드레스(ATCD<0>)를 출력한다.
이때 도 2의 타이밍 신호 생성부(200)는 도 3 또는 도 4와 같이 구성할 수 있다.
도 3에 도시된 바와 같이, 타이밍 신호 생성부(200a)는 제 1 디코더(210), 제 2 디코더(220), 선택부(230) 및 타이밍 조정부(240)를 포함한다.
제 1 디코더(210)는 라이트 명령(WRITE)과 관련된 동작 규격 정보를 디코딩하여 라이트 지연 제어 신호를 생성하도록 구성된다.
이때 라이트 명령과 관련된 동작 규격 정보는 카스 레이턴시 정보(CL<3:0>), 버스트 랭스 정보(BL<1:0>) 및 카스 라이트 레이턴시 정보(CWL<2:0>)를 포함한다. 그리고 라이트 지연 제어 신호는 제 1 라이트 지연 제어 신호(Sa<4:0>) 및 제 2 라이트 지연 제어 신호(INITa<1:0>)를 포함한다.
제 2 디코더(220)는 리드 명령(READ)과 관련된 동작 규격 정보를 디코딩하여 리드 지연 제어 신호를 생성하도록 구성된다.
이때 리드 명령과 관련된 동작 규격 정보는 카스 레이턴시 정보(CL<3:0>) 및 버스트 랭스 정보(BL<1:0>)를 포함한다. 그리고 리드 지연 제어 신호는 제 1 리드 지연 제어 신호(Sb<4:0>) 및 제 2 리드 지연 제어 신호(INITb<1:0>)를 포함한다.
선택부(230)는 라이트 명령(WRITE) 또는 리드 명령(READ)에 응답하여 라이트 지연 제어 신호 또는 리드 지연 제어 신호를 선택하여 지연 제어 신호로서 출력하도록 구성된다.
이때 지연 제어 신호는 제 1 지연 제어 신호(S<4:0>) 및 제 2 지연 제어 신호(INIT<1:0>)를 포함한다.
타이밍 조정부(240)는 라이트 명령(WRITE) 또는 리드 명령(READ)을 지연 제어 신호에 해당하는 시간만큼 지연시켜 타이밍 신호(R/W_CNT)를 생성하도록 구성된다.
타이밍 조정부(240)는 스위치(SW1), 복수의 지연기(DLY1 ~ DLY4) 및 복수의 다중화기(MUX1 ~ MUX4)를 포함한다.
타이밍 조정부(240)는 라이트 명령(WRITE)과 리드 명령(READ)을 공통 입력 받는다.
스위치(SW1)는 제 1 지연 제어 신호(S<0>)에 응답하여 리드 명령(READ) 또는 라이트 명령(WRITE)을 지연기(DLY1)에 입력 시키도록 구성된다.
복수의 다중화기(MUX1 ~ MUX4)는 제 1 지연 제어 신호(S<4:1>)에 응답하여 리드 명령(READ)과 라이트 명령(WRITE) 중에서 하나 또는 복수의 지연기(DLY1 ~ DLY4)의 출력을 선택하여 출력하도록 구성된다.
복수의 지연기(DLY1 ~ DLY3)는 입력 신호를 기 설정된 지연 시간 예를 들어, 4tCK 만큼 지연시켜 출력하며, 2 비트 카운터로 구성할 수 있다.
지연기(DLY4)는 지연시간의 가변이 가능한 지연기로서, 입력 신호를 제 2 지연 제어 신호(INIT<1:0>)에 응답하여 정해진 가변 지연 시간 예를 들어, 1tCK ~ 4tCK 만큼 지연시켜 출력하도록 구성된다.
상술한 타이밍 신호 생성부(200a)의 동작을 설명하면 다음과 같다.
예를 들어, 라이트 명령(WRITE)이 입력되고 7tCK 이후에 컬럼 어드레스(TLA<0>)가 출력되도록 카스 레이턴시 정보(CL<3:0>), 버스트 랭스 정보(BL<1:0>) 및 카스 라이트 레이턴시 정보(CWL<2:0>)가 정해진 것으로 가정한다.
라이트 명령(WRITE)이 입력됨에 따라 제 1 디코더(210)가 카스 레이턴시 정보(CL<3:0>), 버스트 랭스 정보(BL<1:0>) 및 카스 라이트 레이턴시 정보(CWL<2:0>)를 디코딩하여 제 1 라이트 지연 제어 신호(Sa<4:0>) 및 제 2 라이트 지연 제어 신호(INITa<1:0>)를 생성한다.
라이트 명령(WRITE)이 입력되었으므로 선택부(230)가 제 1 라이트 지연 제어 신호(Sa<4:0>) 및 제 2 라이트 지연 제어 신호(INITa<1:0>)를 선택하여 제 1 지연 제어 신호(S<4:0>) 및 제 2 지연 제어 신호(INIT<1:0>)로서 출력한다.
이때 제 1 지연 제어 신호(S<4:0>) 및 제 2 지연 제어 신호(INIT<1:0>)는 타이밍 조정부(240)가 라이트 명령(WRITE)을 7tCK 만큼 지연시킬 수 있는 값을 갖는다.
제 1 지연 제어 신호(S<4:0>)에 의해 스위치(SW1)는 턴 오프 되고, 다중화기들(MUX1, MUX3, MUX4)은 지연기들(DLY1, DLY3, DLY4)의 출력을 선택하며, 다중화기(MUX2)는 라이트 명령(WRITE)을 선택한다.
또한 지연기(DLY4)는 제 2 지연 제어 신호(INIT<1:0>)에 의해 3tCK의 지연 시간을 갖도록 설정된다.
이때 복수의 지연기(DLY1 ~ DLY3)는 각각 4cCK의 지연 시간이 설정되어 있다. 따라서 라이트 명령(WRITE)은 지연기들(DLY3, DLY4)를 경유하여 7cCK 만큼 지연된 후 타이밍 신호(R/W_CNT)로서 출력된다.
한편, 도 4에 도시된 바와 같이, 타이밍 신호 생성부(200b)는 제 1 디코더(210), 제 2 디코더(220), 라이트 타이밍 조정부(250), 리드 타이밍 조정부(260) 및 조합부(270)를 포함한다.
이때 제 1 디코더(210) 및 제 2 디코더(220)는 도 3과 동일하게 구성할 수 있다.
라이트 타이밍 조정부(250)는 라이트 명령(WRITE)을 라이트 지연 제어 신호에 해당하는 시간만큼 지연시켜 라이트 타이밍 신호(WT_CNT)를 생성하도록 구성된다.
라이트 타이밍 조정부(250)는 스위치(SW1), 복수의 지연기(DLY1 ~ DLY4) 및 복수의 다중화기(MUX1 ~ MUX4)를 포함한다.
스위치(SW1)는 제 1 라이트 지연 제어 신호(Sa<0>)에 응답하여 라이트 명령(WRITE)을 지연기(DLY1)에 입력 시키도록 구성된다.
복수의 다중화기(MUX1 ~ MUX4)는 제 1 라이트 지연 제어 신호(Sa<4:1>)에 응답하여 라이트 명령(WRITE) 또는 복수의 지연기(DLY1 ~ DLY4)의 출력을 선택하여 출력하도록 구성된다.
복수의 지연기(DLY1 ~ DLY3)는 입력 신호를 기 설정된 지연 시간 예를 들어, 4tCK 만큼 지연시켜 출력하며, 2 비트 카운터로 구성할 수 있다.
지연기(DLY4)는 지연시간의 가변이 가능한 지연기로서, 입력 신호를 제 2 라이트 지연 제어 신호(INITa<1:0>)에 응답하여 정해진 가변 지연 시간 예를 들어, 1tCK ~ 4tCK 만큼 지연시켜 출력하도록 구성된다.
리드 타이밍 조정부(260)는 리드 명령(READ)을 리드 지연 제어 신호에 해당하는 시간만큼 지연시켜 리드 타이밍 신호(RD_CNT)를 생성하도록 구성된다.
리드 타이밍 조정부(260)는 스위치(SW2), 복수의 지연기(DLY5 ~ DLY8) 및 복수의 다중화기(MUX5 ~ MUX8)를 포함한다.
스위치(SW2)는 제 1 리드 지연 제어 신호(Sb<0>)에 응답하여 리드 명령(READ)을 지연기(DLY5)에 입력 시키도록 구성된다.
복수의 다중화기(MUX5 ~ MUX8)는 제 1 리드 지연 제어 신호(Sb<4:1>)에 응답하여 리드 명령(READ) 또는 복수의 지연기(DLY5 ~ DLY8)의 출력을 선택하여 출력하도록 구성된다.
복수의 지연기(DLY5 ~ DLY8)는 입력 신호를 기 설정된 지연 시간 예를 들어, 4tCK 만큼 지연시켜 출력하며, 2 비트 카운터로 구성할 수 있다.
지연기(DLY8)는 지연시간의 가변이 가능한 지연기로서, 입력 신호를 제 2 리드 지연 제어 신호(INITb<1:0>)에 응답하여 정해진 가변 지연 시간 예를 들어, 1tCK ~ 4tCK 만큼 지연시켜 출력하도록 구성된다.
조합부(270)는 오어 게이트(OR1)로 구성할 수 있으며, 라이트 타이밍 신호(WT_CNT)와 리드 타이밍 신호(RD_CNT)를 논리합하여 타이밍 신호(R/W_CNT)를 생성하도록 구성된다.
상술한 타이밍 신호 생성부(200b)의 동작을 설명하면 다음과 같다.
예를 들어, 라이트 명령(WRITE)이 입력되고 7tCK 이후에 컬럼 어드레스(TLA<0>)가 출력되도록 카스 레이턴시 정보(CL<3:0>), 버스트 랭스 정보(BL<1:0>) 및 카스 라이트 레이턴시 정보(CWL<2:0>)가 정해진 것으로 가정한다.
라이트 명령(WRITE)이 입력됨에 따라 제 1 디코더(210)가 카스 레이턴시 정보(CL<3:0>), 버스트 랭스 정보(BL<1:0>) 및 카스 라이트 레이턴시 정보(CWL<2:0>)를 디코딩하여 제 1 라이트 지연 제어 신호(Sa<4:0>) 및 제 2 라이트 지연 제어 신호(INITa<1:0>)를 생성한다.
이때 제 1 라이트 지연 제어 신호(Sa<4:0>) 및 제 2 라이트 지연 제어 신호(INITa<1:0>)는 라이트 타이밍 조정부(250)가 라이트 명령(WRITE)을 7tCK 만큼 지연시킬 수 있는 값을 갖는다.
제 1 라이트 지연 제어 신호(Sa<4:0>)에 의해 스위치(SW1)는 턴 오프 되고, 다중화기들(MUX1, MUX3, MUX4)은 지연기들(DLY1, DLY3, DLY4)의 출력을 선택하며, 다중화기(MUX2)는 라이트 명령(WRITE)을 선택한다.
또한 지연기(DLY4)는 제 2 라이트 지연 제어 신호(INITa<1:0>)에 의해 3tCK의 지연 시간을 갖도록 설정된다.
이때 복수의 지연기(DLY1 ~ DLY3)는 각각 4cCK의 지연 시간이 설정되어 있다. 따라서 라이트 명령(WRITE)은 지연기들(DLY3, DLY4)를 경유하여 7cCK 만큼 지연된 후 라이트 타이밍 신호(WT_CNT)로서 출력된다.
조합부(270)는 라이트 타이밍 신호(WT_CNT) 또는 리드 타이밍 신호(RD_CNT) 중에서 어느 하나라도 활성화되면 이를 타이밍 신호(R/W_CNT)로서 출력하도록 구성되어 있다. 따라서 라이트 타이밍 신호(WT_CNT)를 타이밍 신호(R/W_CNT)로서 출력한다.
상술한 바와 같이, 도 3의 타이밍 신호 생성부(200a)는 라이트 명령(WRITE)과 리드 명령(READ)에 대하여 하나의 타이밍 조정부(240)를 겸용할 수 있도록 구성한 것이며, 도 4의 타이밍 신호 생성부(200b)는 라이트 명령(WRITE)과 리드 명령(READ)에 대하여 별도의 타이밍 조정부 즉, 라이트 타이밍 조정부(250)와 리드 타이밍 조정부(260)를 구성한 것이다.
이하, 도 2를 참조하여 본 발명의 어드레스 출력 타이밍 조정 동작을 설명하면 다음과 같다.
저장 제어 신호 생성부(300)가 리드 명령(READ) 또는 라이트 명령(WRITE) 예를 들어, 라이트 명령(WRITE)에 응답하여 저장 제어 신호(C<0:8>) 중에서 C<0>를 활성화시킨다.
저장/출력부(500)가 저장 제어 신호(C<0>)와 라이트 명령(WRITE)에 따라 컬럼 어드레스(TLA<0>)를 래치(LT1)에 저장한다.
한편, 출력 제어 신호 생성부(400)가 타이밍 신호(R/W_CNT)에 응답하여 출력 제어 신호(R<0:8>) 중에서 R<0>를 활성화시킨다.
저장/출력부(500)가 출력 제어 신호(R<0>)에 따라 래치(LT1)에 저장된 컬럼 어드레스(TLA<0>)를 타이밍 조정된 컬럼 어드레스(ATCD<0>)로서 출력한다.
그리고 또 다른 라이트 명령(WRITE) 또는 리드 명령(READ)이 입력되면 이전 라이트 명령(WRITE)에 따른 C<0>가 시프트되어 C<1>이 활성화된다. 이러한 방식으로 순차적으로 입력되는 라이트 명령(WRITE) 또는 리드 명령(READ)에 대응하여 저장 제어 신호(C<0:8>) 중에서 활성화되는 신호 비트(Bit)가 순차적으로 시프트된다.
저장/출력부(500)가 이어지는 라이트 명령(WRITE) 또는 리드 명령(READ)에 따라 순차적으로 입력되는 컬럼 어드레스(TLA<0>)를 저장 제어 신호(C<0:8>)와 라이트 명령(WRITE) 또는 리드 명령(READ)에 따라 복수의 래치(LT1 ~ LT9)에 순차적으로 저장한다.
마찬가지로, 또 다른 라이트 명령(WRITE) 또는 리드 명령(READ)에 의해 발생된 또 다른 타이밍 신호(R/W_CNT)에 따라 R<0>가 시프트되어 R<1>이 활성화된다. 이러한 방식으로 순차적으로 입력되는 타이밍 신호(R/W_CNT)에 대응하여 출력 제어 신호(R<0:8>) 중에서 활성화되는 신호 비트(Bit)가 순차적으로 시프트된다.
저장/출력부(500)가 출력 제어 신호(R<0:8>)에 따라 복수의 래치(LT1 ~ LT9)에 저장된 컬럼 어드레스(TLA<0>)들을 타이밍 조정된 컬럼 어드레스(ATCD<0>)로서 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 동작 규격 정보를 디코딩한 결과에 따라 리드 명령 또는 라이트 명령을 지연시켜 타이밍 신호를 생성하도록 구성된 타이밍 신호 생성부;
    상기 리드 명령 또는 상기 라이트 명령에 응답하여 저장 제어 신호를 생성하도록 구성된 저장 제어 신호 생성부;
    상기 타이밍 신호에 응답하여 출력 제어 신호를 생성하도록 구성된 출력 제어 신호 생성부; 및
    어드레스를 상기 저장 제어 신호에 응답하여 저장하고, 저장된 어드레스를 상기 출력 제어 신호에 응답하여 타이밍 조정된 어드레스로서 출력하도록 구성된 저장/출력부를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  2. 제 1 항에 있어서,
    상기 동작 규격 정보는
    카스 레이턴시(CL: CAS Latency) 정보, 버스트 랭스(BL: Burst Length) 정보 및 카스 라이트 레이턴시(CWL: CAS Write Latency) 정보를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  3. 제 1 항에 있어서,
    상기 타이밍 신호 생성부는
    상기 라이트 명령과 관련된 동작 규격 정보를 디코딩하여 라이트 지연 제어 신호를 생성하도록 구성된 제 1 디코더,
    상기 리드 명령과 관련된 동작 규격 정보를 디코딩하여 리드 지연 제어 신호를 생성하도록 구성된 제 2 디코더,
    상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 라이트 지연 제어 신호 또는 상기 리드 지연 제어 신호를 선택하여 지연 제어 신호로서 출력하도록 구성된 선택부, 및
    상기 라이트 명령 또는 상기 리드 명령을 상기 지연 제어 신호에 해당하는 시간만큼 지연시켜 상기 타이밍 신호를 생성하도록 구성된 타이밍 조정부를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  4. 제 3 항에 있어서,
    상기 라이트 명령과 관련된 동작 규격 정보는 카스 레이턴시 정보, 버스트 랭스 정보 및 카스 라이트 레이턴시 정보를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  5. 제 3 항에 있어서,
    상기 리드 명령과 관련된 동작 규격 정보는 카스 레이턴시 정보 및 버스트 랭스 정보를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  6. 제 3 항에 있어서,
    상기 타이밍 조정부는
    복수의 지연기, 및
    상기 지연 제어 신호에 응답하여 상기 리드 명령과 상기 라이트 명령 중에서 하나 또는 상기 복수의 지연기 각각의 출력을 선택하여 출력하도록 구성된 복수의 다중화기를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  7. 제 6 항에 있어서,
    상기 복수의 지연기 중에서 하나는 상기 지연 제어 신호에 응답하여 지연시간이 가변되도록 구성되는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  8. 제 3 항에 있어서,
    상기 지연 제어 신호는 제 1 지연 제어 신호 및 제 2 지연 제어 신호를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  9. 제 8 항에 있어서,
    상기 타이밍 조정부는
    복수의 지연기, 및
    상기 제 1 지연 제어 신호에 응답하여 상기 리드 명령과 상기 라이트 명령 중에서 하나 또는 상기 복수의 지연기의 출력을 선택하여 출력하도록 구성된 복수의 다중화기를 포함하며,
    상기 복수의 지연기 중에서 어느 하나가 상기 제 2 지연 제어 신호에 응답하여 지연시간이 가변 되도록 구성된 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  10. 제 1 항에 있어서,
    상기 타이밍 신호 생성부는
    상기 라이트 명령과 관련된 동작 규격 정보를 디코딩하여 라이트 지연 제어 신호를 생성하도록 구성된 제 1 디코더,
    상기 리드 명령과 관련된 동작 규격 정보를 디코딩하여 리드 지연 제어 신호를 생성하도록 구성된 제 2 디코더,
    상기 라이트 명령을 상기 라이트 지연 제어 신호에 해당하는 시간만큼 지연시켜 라이트 타이밍 신호를 생성하도록 구성된 라이트 타이밍 조정부,
    상기 리드 명령을 상기 리드 지연 제어 신호에 해당하는 시간만큼 지연시켜 상기 리드 타이밍 신호를 생성하도록 구성된 리드 타이밍 조정부, 및
    상기 라이트 타이밍 신호와 상기 리드 타이밍 신호를 조합하여 상기 타이밍 신호를 생성하도록 구성된 조합부를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  11. 제 10 항에 있어서,
    상기 라이트 명령과 관련된 동작 규격 정보는 카스 레이턴시 정보, 버스트 랭스 정보 및 카스 라이트 레이턴시 정보를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  12. 제 10 항에 있어서,
    상기 리드 명령과 관련된 동작 규격 정보는 카스 레이턴시 정보 및 버스트 랭스 정보를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  13. 제 10 항에 있어서,
    상기 라이트 타이밍 조정부는
    복수의 지연기, 및
    상기 라이트 지연 제어 신호에 응답하여 상기 라이트 명령 또는 상기 복수의 지연기 각각의 출력을 선택하여 출력하도록 구성된 복수의 다중화기를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  14. 제 13 항에 있어서,
    상기 복수의 지연기 중에서 하나는 상기 라이트 지연 제어 신호에 응답하여 지연시간이 가변 되도록 구성되는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  15. 제 10 항에 있어서,
    상기 리드 타이밍 조정부는
    복수의 지연기, 및
    상기 리드 지연 제어 신호에 응답하여 상기 리드 명령 또는 상기 복수의 지연기 각각의 출력을 선택하여 출력하도록 구성된 복수의 다중화기를 포함하는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
  16. 제 15 항에 있어서,
    상기 복수의 지연기 중에서 하나는 상기 리드 지연 제어 신호에 응답하여 지연시간이 가변 되도록 구성되는 반도체 장치의 어드레스 출력 타이밍 제어 회로.
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