KR100513804B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR100513804B1
KR100513804B1 KR10-2003-0090181A KR20030090181A KR100513804B1 KR 100513804 B1 KR100513804 B1 KR 100513804B1 KR 20030090181 A KR20030090181 A KR 20030090181A KR 100513804 B1 KR100513804 B1 KR 100513804B1
Authority
KR
South Korea
Prior art keywords
film
nitrided
oxide film
hfo
capacitor
Prior art date
Application number
KR10-2003-0090181A
Other languages
English (en)
Other versions
KR20050057952A (ko
Inventor
이기정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0090181A priority Critical patent/KR100513804B1/ko
Publication of KR20050057952A publication Critical patent/KR20050057952A/ko
Application granted granted Critical
Publication of KR100513804B1 publication Critical patent/KR100513804B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 유전막으로서 질화된 하프늄산화막(HfO2)을 적용하여 열처리 공정에 대한 우수한 열안정성을 확보하여 유전막의 신뢰성을 향상시키면서 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다. 본 발명은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 질화된 HfO2막을 포함하는 막으로 유전막을 형성하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 바람직하게, 유전막은 질화된 HfO2막의 단일막, Al2O 3막/질화된 HfO2막 또는 질화된 Al2O3막/질화된 HfO2막의 이중막, 및 질화된 HfO2막/Al2O3막/질화된 HfO2막 또는 질화된 HfO2 막/질화된 Al2O3막/질화된 HfO2막의 삼중막 중 선택되는 하나로 형성하고, 유전막을 형성하기 전에 플라즈마 질화처리에 의해 하부전극의 표면을 질화처리한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 유전막으로서 질화된 하프늄산화막(HfO2)을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 발달로 인하여 메모리 소자의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 동작전압의 저전압화가 이루어지고 있다. 그러나, 셀면적 감소에도 불구하고 소프트에러(soft error) 발생 및 리프레시시간(refresh time) 단축 등을 방지하기 위해서는 셀당 약 25fF 이상의 충분한 캐패시터 용량이 지속적으로 요구되어야 한다. 따라서, 현재 DCS(Di-Chloro -Silane) 개스를 사용하여 증착한 실리콘질화막(Si3N4)을 유전막으로 사용하고 있는 DRAM(Dynamic Random Access Memory)용 캐패시터의 경우에는, 캐패시터 용량 확보를 위하여 표면적이 큰 반구형 구조의 전극표면을 갖는 3차원 형태로 하부전극을 형성하면서 캐패시터 높이를 계속적으로 증가시키고 있다. 그러나, 캐패시터 높이가 증가하게 되면 셀영역과 주변영역 사이의 큰 단차로 인하여 후속 노광공정시 초점심도(depth of forcus)가 확보되지 않아 공정에 악영향을 미치므로, 256M 이상의 차세대 DRAM에서 요구되는 충분한 캐패시터 용량을 확보하는데 한계가 있다.
따라서, 적정 캐패시터 높이를 적용하면서 충분한 캐패시터 용량을 확보하기 위하여, 유전상수가 큰 하프늄산화막(HfO2; ε= 20) 및 알루미늄산화막(Al2O 3; ε= 9)막 등의 유전막을 적용한 캐패시터 개발이 본격적으로 이루어지고 있다.
그러나, Al2O3막은 상대적으로 낮은 유전상수에 의해 캐패시터 용량 확보에 한계가 있어, 100㎚ 이하의 배선 공정이 적용되는 메모리 제품의 캐패시터 유전막으로 사용하기에 용이하지 못하다. 반면, HfO2막은 높은 유전상수에 의해 캐패시터 용량 확보에는 용이하지만, 누설전류 발생 수준이 높고 항복전압(breakdown voltage) 강도가 낮을 뿐만 아니라 Al2O3막에 비해 결정화 온도가 낮아서, 후속 600℃ 이상의 고온 열처리 공정 시 누설전류가 급증하는 문제가 있어 메모리 제품에 적용하기에 용이하지 못하다.
따라서, 최근에는 상호 보완을 이루도록 Al2O3막과 HfO2막을 2중 또는 3중으로 적층한 HfO2/Al2O3막 또는 HfO2/Al2O3 /HfO2막의 유전막을 적용한 캐패시터 개발이 이루어지고 있다. 그러나, 이러한 적층 구조의 유전막을 적용하더라도 Al2O3막에 비해 HfO2막의 결정화 온도가 낮아, 예컨대 상부전극이 P(Phosphorous)가 도핑된 폴리실리콘막인 경우에는 750℃ 이상, TiCl4 기재(based) TiN막과 같은 금속막인 경우에는 600℃ 이상의 고온 열처리 공정 시 결정화가 이루어져서, 각각의 상부전극으로부터 Si, P 또는 Cl 등의 불순물이 확산되어 누설전류가 급증하는 문제가 여전히 발생하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 유전막으로서 질화된 HfO2막을 적용하여 열처리 공정에 대한 우수한 열안정성을 확보하여 유전막의 신뢰성을 향상시키면서 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 질화된 HfO2막을 포함하는 막으로 유전막을 형성하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 유전막은 질화된 HfO2막의 단일막, Al2O3막/질화된 HfO 2막 또는 질화된 Al2O3막/질화된 HfO2막의 이중막, 및 질화된 HfO2막/Al 2O3막/질화된 HfO2막 또는 질화된 HfO2막/질화된 Al2O3막/질화된 HfO2막의 삼중막 중 선택되는 하나로 형성한다.
여기서, 질화된 HfO2막은 HfO2막의 증착 후 플라즈마 질화처리에 의해 HfO2 막의 표면을 질화시켜 형성하고, 질화된 Al2O3막은 Al2O3막의 증착 후 플라즈마 질화처리에 의해 Al2O3막의 표면을 질화시켜 형성하며, 유전막을 형성하기 전에 플라즈마 질화처리에 의해 하부전극의 표면을 질화처리한다. 이때, 각각의 플라즈마 질화처리는 200 내지 500℃의 온도와 0.1 내지 10torr의 압력 및 100 내지 500W의 RF 전력하에서 NH3, N2 또는 N2/H2 분위기로 5초 내지 5분 동안 각각 수행한다.
또한, 이러한 플라즈마 질화처리 후 급속열처리 또는 노어닐링을 이용하여 열처리 공정을 선택적으로 수행할 수도 있다.
또한, HfO2막의 증착은 원자층증착에 의해 소오스 개스로서 Hf 성분의 C16H36HfO4 을 사용하거나 TDEAHf 및 TEMAHf와 같이 Hf를 함유한 유기금속화합물을 전구체로 사용하고, 반응개스로서 O3 개스를 사용하여 수행하고, Al2O3막의 증착은 원자층증착에 의해 소오스 개스로서 Al 성분의 Al(CH3)3 를 사용하거나 Al(OC2 H5)3와 같이 Al을 함유한 유기금속화합물을 전구체로 사용하고, 반응개스로서 O3 를 사용하여 수행한다.
또한, 하부전극과 상부전극은 각각 TiN막, Ru막, TaN막, W막, WN막 및 Pt막 등과 같은 금속막이나 도핑된 폴리실리콘막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 반도체 소자의 실린더형 캐패시터 제조방법을 설명한다.
도 1에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 실리콘산화막(SiO2)으로 층간절연막(11)을 형성하고, 층간절연막(11)을 식각하여 기판(10)의 일부를 노출시키는 하부전극 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 기판 전면 상에 폴리실리콘막 등의 도전막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백 (etch-back) 공정에 의해 도전막을 분리시켜 기판(10)과 콘택하는 하부전극 콘택플러그(12)를 형성한다.
그 후, 기판 전면 상에 캐패시터 산화막(미도시)을 증착하고, 콘택플러그(12)가 노출되도록 캐패시터 산화막을 식각하여 캐패시터 형성을 위한 홀을 형성한 다음, 홀을 포함하는 캐패시터 산화막 상부에 하부전극 물질로서 TiN막, Ru막, TaN막, W막, WN막 및 Pt막 등과 같은 금속막이나 도핑된 폴리실리콘막을 증착한다. 그 후, CMP 공정이나 에치백 공정에 의해 이를 분리시킨 다음, 캐패시터 산화막을 제거하여 실린더형 하부전극(13)을 형성한 후, 플라즈마 질화처리에 의해 하부전극(13) 표면을 질화시킨다.
그 후, 질화된 하부전극(13) 상부에 질화된 HfO2막을 포함하는 막, 바람직하게 질화된 HfO2막의 단일막(도 2 참조), Al2O3막/질화된 HfO2 막의 이중막(도 3 참조), 또는 질화된 HfO2막/Al2O3막/질화된 HfO2막의 삼중막(도 4 참조)으로, 총두께가 30 내지 100Å인 유전막(14)을 형성하고, 유전막(14)의 질화된 HfO2막은 원자층증착(Atomic Layer Depositon; ALD)에 의해 HfO2막을 증착한 후 HfO2막의 표면을 플라즈마 질화처리하여 형성하고, Al2O3막은 HfO2막과 마찬가지로 ALD에 의해 증착한다.
여기서, 하부전극(13)과 유전막(14)의 HfO2막에 대한 플라즈마 질화처리는 200 내지 500℃의 온도와 0.1 내지 10torr의 압력 및 100 내지 500W의 RF 전력하에서 NH3, N2 또는 N2/H2 분위기로 5초 내지 5분 동안 각각 수행하여, HfO2막 또는 하부전극(13) 표면으로 질소가 각각 혼입되도록 한다.
즉, HfO2막의 표면을 질화시키게 되면, 도 5에 도시된 바와 같이, HfO2막 표면의 질소농도가 상대적으로 커지고 이러한 질소가 확산배리어(diffsuion)로서 작용하여 상부전극(15; 도 1참조)으로부터 누설전류 소오스인 불순물의 확산을 차단할 뿐만 아니라, 유전막(14)의 표면으로부터 Hf-O-N 결합을 유도하여 HfO2막 자체의 결정화온도를 상승시켜 후속 600℃ 이상의 고온 열처리 공정 시 결정화를 억제함으로써, 단일막으로 적용하도라도 유전막(14)의 우수한 누설전류 특성 및 항복전압 특성을 확보할 수 있다. 또한, Al2O3막을 적용하여 이중막 또는 삼중막으로 유전막(14)을 형성하게 되면, HfO2막에 비해 상대적으로 우수한 Al2O3막의 열안정성에 의해 유전막(14)의 결정화온도를 예컨대 850℃ 까지 높일 수 있다. HfO2막 뿐만 아니라 Al2O3막의 증착 후에도 플라즈마 질화처리를 수행하여, 유전막(14)을 질화된 Al2O3막/질화된 HfO2막의 이중막 또는 질화된 HfO2막/질화된 Al2O3막/질화된 HfO2막의 삼중막으로 형성하게 되면, 도 6에 도시된 바와 같이, HfO2막 뿐만 아니라 Al2O 3막 표면의 질소농도가 상대적으로 커지게 되어 Al2O3막의 열안정성이 더욱더 향상되므로 결정화온도를 예컨대 850℃ 이상까지도 높일 수 있다.
또한, 각각의 플라즈마 질화처리 후, 질소농도 프로파일(profile)을 제어할 필요가 발생할 경우에는 급속열처리(Rapid Thermal Process; RTP) 또는 노어닐링(furnace annealing)을 이용하여 열처리 공정을 선택적으로 수행하여, 도 7에 나타낸 바와 같이, 질소농도 프로파일을 조절할 수도 있다.
또한, ALD에 의한 HfO2막의 증착은, 도 8에 도시된 바와 같이, 소오스 개스(A)로서 Hf 성분의 C16H36HfO4를 사용하거나 TDEAHf 및 TEMAHf와 같이 Hf를 함유한 유기금속화합물을 전구체로 사용하고, 반응개스(B)로서 O3 개스를 사용하고, 퍼지개스로서 N2 또는 Ar 개스를 사용하여 수행하며, 이때 소오스 개스(A) 및 반응개스(B)의 플로우속도는 각각 50 내지 500sccm 및 0.1 내지 1slm으로 조절하고, O3의 농도는 200±20g/㎥로 조절한다. ALD에 의한 Al2O3막의 증착은, 도 5에 도시된 바와 같이, 소오스 개스(A)로서 Al 성분의 Al(CH3)3를 사용하거나 Al(OC2 H5)3와 같이 Al을 함유한 유기금속화합물을 전구체로 사용하고, 반응개스(B)로서 O3 를 사용하고, 퍼지개스로서 N2 또는 Ar 개스를 사용하여 수행하며, 이때 소오스 개스(A) 및 반응개스(B)의 플로우속도는 각각 50 내지 500sccm 및 0.1 내지 1slm으로 조절하고, O3의 농도는 200±20g/㎥로 조절한다.
그리고 나서, 유전막(14) 상부에 TiN막, Ru막, TaN막, W막, WN막 및 Pt막 등과 같은 금속막이나 도핑된 폴리실리콘막으로 상부전극(15) 형성하여 실린더형 캐패시터를 형성하고, 도시되지는 않았지만, 습도, 온도 또는 전기적 충격으로부터 구조적인 안정성을 향상시키기 위하여, 상부전극(15) 상부에 실리콘산화막 또는 도핑된 폴리실리콘막을 이용하여 200 내지 1000Å의 두께로 완충보호막을 형성한다.
상기 실시예에 의하면, 유전막 형성 전에 하부전극 표면을 질화시키고 질화처리된 하부전극 상부에 유전막으로서 질화된 HfO2막을 적용함으로써, 하부 및 상부 전극으로부터 누설전류 소오스인 불순물의 확산을 차단하고 HfO2막 자체의 결정화온도를 상승시켜 우수한 열안정성을 확보할 수 있게 된다. 이에 따라, 유전막의 설전류 특성 및 항복전압 특성을 향상시킬 수 있으므로 유전막의 신뢰성을 향상시킬 수 있게 된다. 또한, HfO2막의 높은 유전상수에 의해 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 용이하게 확보할 수 있게 된다.
한편, 상기 실시예에서는 하부전극 표면에 HSG 또는 요철 구조를 적용하지 않았지만, 하부전극을 도핑된 폴리실리콘막으로 형성하고 하부전극 표면에 HSG 또는 요철 등의 러그드(rugged) 구조를 형성하여 표면적을 극대화시킬 수도 있다.
또한, 상기 실시예에서는 실린더형 캐패시터에 대해서만 설명하였지만, 도 9에 나타낸 바와 같이, 콘케이브형 하부전극(13a)에도 동일하게 적용하여 실시할 수 있고, 콘케이브형 하부전극(13a)을 폴리실리콘막으로 형성하고 표면에 HSG 또는 요철 등의 러그드(rugged) 구조(30)를 형성하여 표면적을 극대화시킨 경우에도 동일하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 유전막으로서 질화된 HfO2막을 적용함으로써, 열처리 공정에 대한 우수한 열안정성을 확보하여 누설전류 특성 및 항복전압 특성 등을 향상시키 유전막의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 실린더형 캐패시터 제조방법을 설명하기 위한 단면도.
도 2는 캐패시터 유전막으로서 질화된 HfO2막의 단일막을 형성한 경우의 단면도.
도 3은 캐패시터 유전막으로서 Al2O3막/질화된 HfO2막의 이중막을 형성한 경우의 단면도.
도 4는 캐패시터 유전막으로서 질화된 HfO2막/Al2O3막/질화된 HfO 2막의 삼중막을 형성한 경우의 단면도.
도 5는 캐패시터 유전막으로서 Al2O3막/질화된 HfO2막의 이중막을 형성한 경우 막 깊이에 따른 질소농도 분포를 나타낸 도면.
도 6은 캐패시터 유전막으로서 질화된 Al2O3막/질화된 HfO2막의 이중막을 형성한 경우 막 깊이에 따른 질소농도 분포를 나타낸 도면.
도 7은 플라즈마 질화처리 수행 후 열처리 공정을 수행하기 전과 후의 막깊이에 따른 질소농도 분포 변화를 나타낸 도면.
도 8은 ALD에 의한 HfO2막 및 Al2O3막의 증착과정을 설명하기 위한 도면.
도 9는 본 발명의 다른 실시예에 따른 콘케이브형 캐패시터를 나타낸 단면도.
도 10은 본 발명의 또 다른 실시예에 따라 하부전극에 러그드(rugged) 구조가 형성된 콘케이브형 캐패시터를 나타낸 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 하부전극콘택 플러그 13 : 하부전극
14 : 유전막 15 : 상부전극
20 : 캐패시터 산화막 30 : 러그드 구조

Claims (13)

  1. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 질화된 하프늄산화막을 포함하는 막으로 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 유전막은 질화된 하프늄산화막의 단일막, 알루미늄산화막/질화된 하프늄산화막 또는 질화된 알루미늄산화막/질화된 하프늄산화막의 이중막, 및 질화된 하프늄산화막/알루미늄산화막/질화된 하프늄산화막 또는 질화된 하프늄산화막/질화된 알루미늄산화막/질화된 하프늄산화막의 삼중막 중 선택되는 하나로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 질화된 하프늄산화막은 하프늄산화막의 증착 후 플라즈마 질화처리에 의해 하프늄산화막의 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 2 항에 있어서,
    상기 질화된 알루미늄산화막은 알루미늄산화막의 증착 후 플라즈마 질화처리에 의해 알루미늄산화막의 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 2 항에 있어서,
    상기 유전막을 형성하기 전에 플라즈마 질화처리에 의해 하부전극의 표면을 질화처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 플라즈마 질화처리는 200 내지 500℃의 온도와 0.1 내지 10torr의 압력 및 100 내지 500W의 RF 전력하에서 NH3, N2 또는 N2/H2 분위기로 5초 내지 5분 동안 각각 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 질화처리 후 급속열처리 또는 노어닐링을 이용하여 열처리 공정을 선택적으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 3 항에 있어서,
    상기 하프늄산화막의 증착은 원자층증착에 의해 소오스 개스로서 Hf 성분의 C16H36HfO4 을 사용하거나 TDEAHf 및 TEMAHf와 같이 Hf를 함유한 유기금속화합물을 전구체로 사용하고, 반응개스로서 O3 개스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 소오스 개스 및 반응개스의 플로우속도는 각각 50 내지 500sccm 및 0.1 내지 1slm으로 조절하고, 상기 O3의 농도는 200±20g/㎥로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 4 항 또는 제 8 항에 있어서,
    상기 알루미늄산화막의 증착은 원자층증착에 의해 소오스 개스로서 Al 성분의 Al(CH3)3 를 사용하거나 Al(OC2H5)3와 같이 Al을 함유한 유기금속화합물을 전구체로 사용하고, 반응개스로서 O3 를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 소오스 개스 및 반응개스의 플로우속도는 각각 50 내지 500sccm 및 0.1 내지 1slm으로 조절하고, 상기 O3의 농도는 200±20g/㎥로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 하부전극은 TiN막, Ru막, TaN막, W막, WN막 및 Pt막 등과 같은 금속막이나 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항 또는 제 12 항에 있어서,
    상기 상부전극은 TiN막, Ru막, TaN막, W막, WN막 및 Pt막 등과 같은 금속막이나 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
KR10-2003-0090181A 2003-12-11 2003-12-11 반도체 소자의 캐패시터 제조방법 KR100513804B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0090181A KR100513804B1 (ko) 2003-12-11 2003-12-11 반도체 소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0090181A KR100513804B1 (ko) 2003-12-11 2003-12-11 반도체 소자의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20050057952A KR20050057952A (ko) 2005-06-16
KR100513804B1 true KR100513804B1 (ko) 2005-09-13

Family

ID=37251654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0090181A KR100513804B1 (ko) 2003-12-11 2003-12-11 반도체 소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100513804B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150076654A (ko) * 2013-12-27 2015-07-07 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679124B2 (en) 2004-07-28 2010-03-16 Samsung Electronics Co., Ltd. Analog capacitor and method of manufacturing the same
KR101446335B1 (ko) * 2008-07-10 2014-10-02 삼성전자주식회사 반도체 소자의 적층형 커패시터 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150076654A (ko) * 2013-12-27 2015-07-07 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR102135920B1 (ko) * 2013-12-27 2020-07-20 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
KR20050057952A (ko) 2005-06-16

Similar Documents

Publication Publication Date Title
US7102875B2 (en) Capacitor with aluminum oxide and lanthanum oxide containing dielectric structure and fabrication method thereof
JP4111427B2 (ja) 半導体素子のキャパシタ製造方法
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
KR100604845B1 (ko) 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법
JP2006161163A (ja) チタン窒化膜形成方法及びそのチタン窒化膜を利用した金属−絶縁体−金属キャパシタの下部電極形成方法
KR20020094461A (ko) 반도체 소자의 캐패시터 제조방법
US7531422B2 (en) Method for fabricating capacitor in semiconductor device using hafnium terbium oxide dielectric layer
KR100587049B1 (ko) 반도체 메모리 소자의 캐패시터 제조방법
KR100500940B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100513804B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100587082B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100772531B1 (ko) 캐패시터의 제조 방법
KR100677765B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100937988B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100533981B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100422596B1 (ko) 캐패시터의 제조 방법
KR100414868B1 (ko) 캐패시터의 제조 방법
KR100434704B1 (ko) 반도체소자의캐패시터 및 그 제조방법
KR100382610B1 (ko) 고집적 디램용 셀 커패시터의 제조방법
KR101016952B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100359784B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20020002756A (ko) 반도체 소자의 커패시터 제조 방법
KR20040059783A (ko) 반도체 소자의 캐패시터 제조방법
KR100826638B1 (ko) 반도체 소자의 캐패시터 및 그 형성방법
KR20040039979A (ko) 반도체 소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee