KR100359784B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 반도체 기판의 소정 영역이 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 하부에 폴리 플러그를 형성하고 상기 폴리 플러그의 표면에 저저항층을 형성하는 단계와, 상기 콘택홀 내부에 확산 방지막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 선택적으로 제거하여 상기 확산 방지막 및 그에 인접한 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치 내부의 표면상에 하부 전극을 형성하고 상기 하부 전극을 플라즈마 처리하는 단계와, 상기 반도체 기판의 전면에 TaN막과 BST막을 차례로 형성하고 후속 열처리 공정을 실시하여 상기 TaN막으로 TaON막을 형성하는 단계와, 상기 BST막상에 상부 전극을 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 캐패시터 제조방법{Method for Fabricating Capacitor of Semiconductor Device}

본 발명은 반도체 소자에 관한 것으로 특히, 캐패시터의 유전막을 BST/TaON의 이중막으로 형성하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

0.1㎛ 이하의 디자인 룰(Design Rule)을 갖는 고집적 디램(DRAM) 캐패시터는 실린더(Cylinder) 구조이며, 하부 전극으로는 주로 CVD(Chemical Vapor Deposition)-Ru를 이용한다.

그리고, 후속 열정공에서 상기 하부 전극과 다결정 실리콘이 반응하여 저유전층을 형성하는 현상을 방지하기 위하여 상기 하부 전극의 하부에 베리어막을 형성한다.

이때, 상기 하부 전극의 이용 가능한 두께가 300Å이하이므로 유전막인 BST막 증착 후, 상기 유전막을 결정화시키기 위한 후속 열처리 공정에서 상기 하부 전극을 통해 확산되어 들어가는 산소에 의하여 베리어막이 산화될 가능성이 커진다.

따라서, 종래에는 상기 베리어막의 산화를 방지하기 위하여 후속 열처리 온도를 낮추고 있다.

그러나, 낮은 후속 열처리 온도로 인하여 유전막의 두께가 증가되므로 하부 전극의 높이를 증가시키어 캐패시터를 형성해야 한다.

그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있다.

첫째, 상기 하부 전극을 통하여 확산되어 들어가는 산소로 인하여 베리어막이 산화되므로 정전용량 및 누설 전류 특성이 저하된다.

둘째, 베리어막의 산화를 방지하기 위하여 낮은 후속 열처리 공정을 실시함에 따라서 하부 전극의 높이를 증가시켜야 하므로 공정 난이도가 증가된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 BST/TaON의 이중 유전막을 이용하여 소자의 전기적 특성을 향상시키기에 적합한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도

도면의 주요 부분에 대한 부호 설명

11 : 반도체 기판 12 : 층간 절연막

13 : 콘택홀 14 : 폴리 플러그

15 : TiSi_x막 16 : 확산방지막

17 : 산화막 18 : 트렌치

19 : Ru막 19a : 하부 전극

20 : TaN막 20a : TaON막

21 : BST막 22 : 상부 전극

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 반도체 기판의 소정 영역이 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 하부에 폴리 플러그를 형성하고 상기 폴리 플러그의 표면에 저저항층을 형성하는 단계와, 상기 콘택홀 내부에 확산 방지막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 선택적으로 제거하여 상기 확산 방지막 및 그에 인접한 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치 내부의 표면상에 하부 전극을 형성하고 상기 하부 전극을 플라즈마 처리하는 단계와, 상기 반도체 기판의 전면에 TaN막과 BST막을 차례로 형성하고 후속 열처리 공정을 실시하여 상기 TaN막으로 TaON막을 형성하는 단계와, 상기 BST막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.

우선, 도 1a에 도시된 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성하고 포토 및 식각 공정으로 상기 반도체 기판(11)의 소정 영역이 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.

그리고, 화학적기상증착법(CVD)으로 상기 콘택홀(13)을 포함한 반도체 기판(11)상에 폴리 실리콘막을 증착하고 에치백 공정으로 상기 층간 절연막(12) 상부에서 50∼200nm 하부의 콘택홀(13) 내부에 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 폴리 플러그(14)를 형성한다.

그리고, 상기 콘택홀(13)을 포함한 반도체 기판(11)상에 티타늄막(Ti)을 증착하고 RTP(Rapid Thermal Process) 공정을 실시하여 상기 폴리 플러그(14)와의 계면에 낮은 비저항을 갖는 TiSi_x막(15)을 형성한다.

이어, 습식 식각 공정으로 상기 공정에서 반응하지 않은 티타늄막(Ti)을 제거한다.

그리고, 도 1b에 도시된 바와 같이 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 500∼5000Å의 두께의 TiSiN막을 형성한다.

여기서, 상기 TiSiN막은 TiCl₄, SiH₄, NH₃가스를 동시에 공급하여 CVD 방법으로 증착하여 형성한다.

이어, CMP(Chemical Mechanical Polishing) 공정으로 상기 콘택홀(13) 내부에만 남도록 상기 TiSiN막을 선택적으로 제거하여 확산방지막(16)을 형성한다.

그리고, 도 1c에 도시된 바와 같이 상기 반도체 기판(11)상에 2000∼10000Å 두께의 산화막(17)을 증착하고, 포토 및 식각 공정으로 상기 확산 방지막(16) 및 그에 인접한 상기 층간 절연막(12)이 노출되도록 상기 산화막(17)을 선택적으로 제거하여 트렌치(18)를 형성한다.

이어, 화학기상증착법으로 상기 트렌치(18)를 포함한 반도체 기판(11)의 전면에 Ru막(19)을 증착한다.

여기서, 상기 Ru막(19)은 Ru(OD)₃또는 Ru(EtCp)₂를 이용하여 200∼300℃의 산소 또는 환원 분위기에서 CVD 방법으로 증착하여 형성한다.

그리고, 도 1d에 도시된 바와 같이 에치백 공정으로 상기 트렌치(18) 내부에만 남도록 상기 Ru막(19)을 선택적으로 제거하여 하부 전극(19a)을 형성한다.

그리고, 50∼300W의 전원, 0.2∼2.5 Torr의 압력하에서 O₂, N₂, N₂O 플라즈마를 이용하여 30∼180초 동안 상기 하부 전극(19a)을 플라즈마 처리한다.

그리고, 도 1e에 도시된 바와 같이 상기 반도체 기판(11)상에 20∼80Å 두께의 TaN막(20)을 증착한다.

여기서, 상기 TaN막(20)은 300∼600℃의 온도에서 TaCl₄및 암모니아(NH₃) 가스를 이용하여 MOCVD(Metal Organic CVD) 방법으로 증착하여 형성한다.

또한, 상기 TaN막(20) 대신에 TiN 또는 ZrN막 중 어느 하나를 이용하여 형성하여도 무방하다.

이어, 상기 TaN막(20)상에 50∼300Å 두께의 BST막(21)을 증착한다.

여기서, 상기 BST막(21)은 350∼420℃의 온도에서 Ba(METHD)₂, Sr(METHD)₂, Ti(MPD)(THE)₂및 O₂, N₂O 가스를 이용한 MOCVD 방법 내지 ALD 방법으로 증착하여 형성한다.

그리고, 상기 BST막(21)을 결정화시키기 위하여 500∼750℃ 온도의 1∼5%의 산소가 포함된 질소 가스 분위기에서 1∼10분 동안 급속 열처리 공정을 실시한다.

이때, 상기 TaN막(20)이 상기 BST막(21)을 통하여 상기 하부 전극(19a) 쪽으로 이동하는 산소와 결합하여 TaON막(20a)으로 형성된다.

여기서, 상기 TaN막(20)이 외부에서 하부 전극(19a)으로 유입되는 산소를 제거하므로 상기 BST막(21)을 결정화시키기 위한 열처리 공정의 온도를 충분히 높일 수 있게 된다.

그리고, 도 1f에 도시된 바와 같이, 200∼300℃의 온도에서 상기 BST막(21)상에 Ru막을 증착하여 상부 전극(22)을 형성한다.

그리고, 상기 BST막(21)과 상부 전극(22) 계면의 유전 특성을 향상시키기 위하여 350∼600℃ 온도의 산소가 포함된 질소가스 분위기에서 10∼60분 동안 열처리 공정을 실시하여 본 발명에 따른 반도체 소자의 캐패시터를 완성한다.

상기와 같은 본 발명의 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.

첫째, TaN막을 이용하여 후속 열처리 공정중에 하부 전극으로 이동하는 산소를 제거할 수 있으므로 하부 전극의 산화를 방지할 수 있다.

둘째, 하부 전극으로의 산소 확산을 방지할 수 있어 후속 열처리 공정의 온도를 충분히 상승시킬 수 있으므로 절연막 두께 및 하부 전극의 높이를 감소시키어 공정의 난이도를 줄일 수 있다.

셋째, 하부 전극의 산화를 방지하고 공정 난이도를 줄일 수 있으므로 01.㎛ 이하의 디자인 룰을 갖는 메모리 소자의 공정 안정성 및 수율을 향상시킬 수 있다.

Claims (4)

1. 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 반도체 기판의 소정 영역이 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀 하부에 폴리 플러그를 형성하고 상기 폴리 플러그의 표면에 저저항층을 형성하는 단계;

   상기 콘택홀 내부에 확산 방지막을 형성하는 단계;

   상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 선택적으로 제거하여 상기 확산 방지막 및 그에 인접한 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계;

   상기 트렌치 내부의 표면상에 하부 전극을 형성하고 상기 하부 전극을 플라즈마 처리하는 단계;

   상기 반도체 기판의 전면에 TaN막과 BST막을 차례로 형성하고 후속 열처리 공정을 실시하여 상기 TaN막으로 TaON막을 형성하는 단계;

   상기 BST막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 폴리 플러그를 포함한 반도체 기판의 전면에 티타늄막을 증착하고 열처리 공정을 실시하여 상기 폴리 플러그와 티타늄막의 계면에 상기 저저항층을 형성하고 반응하지 않은 상기 티타늄막을 제거함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 1 항에 있어서, 상기 후속 열처리 공정에서 상기 BST막을 통하여 외부에서 유입되는 산소가 상기 TaN막과 결합하여 상기 TaN막이 TaON막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 1 항에 있어서, 상기 TaN막 대신에 TiN막 또는 ZrN막 중 어느 하나로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.