KR20100069502A - 게더링 효과를 향상시킬 수 있는 실리콘 기판 및 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법 - Google Patents

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Abstract

박판화되더라도 충분한 게더링 효과를 유지할 수 있는 실리콘 웨이퍼가 제공된다. 본 발명의 실리콘 웨이퍼는, 전면으로부터 깊이가 15 ㎛ 이하가 되도록 형성된 디누드존 및 후면으로부터 상기 디누드존과 접하면서 금속 게더링이 가능한 특정 농도 이상의 BMD(Bulk Micro Defect)를 포함하는 벌크부를 포함한다. 상기 벌크부 내에서 BMD의 농도 프로파일은, 상기 디누드존에 인접한 부근에 피크가 형성되며, 비대칭적으로 형성된다.
게더링, 디누드존, 벌크부, 비대칭, BMD, DZ

Description

게더링 효과를 향상시킬 수 있는 실리콘 기판 및 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법{Silicon substrate capable of improving gettering effect and silicon wafer thereof, method of heating silicon wafer}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는 반도체 소자를 제조하기 위한 게더링 효과(gettering effect)가 향상된 실리콘 기판과 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법에 관한 것이다.
현재 반도체 소자는 지속적인 개발에 따라 디자인 치수가 수십 나노미터에 불과할 정도로 고집적화 및 박판화되고 있다. 이러한 반도체 소자의 소형화에도 불구하고 금속 오염원을 포집하여 게터링 효과를 충분히 유지할 수 있는 실리콘 웨이퍼에 대한 요구가 이어져 왔다.
본 발명이 해결하고자 하는 과제는 실리콘 웨이퍼의 두께가 박판화되더라도 게더링 효과가 충분히 유지되거나 향상된 실리콘 기판 및 실리콘 웨이퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기와 같은 본 발명의 실리콘 웨이퍼를 제조하기 위한 실리콘 웨이퍼 열처리 방법을 제공하는 것이다.
상기 본 발명이 해결하고자 하는 과제들을 달성하기 위한 본 발명의 하나의 형태에 의한 실리콘 기판은, 전면으로부터 깊이가 15 ㎛ 이하가 되도록 형성된 디누드존 및 후면으로부터 상기 디누드존과 접하면서 금속 게더링이 가능한 특정 농도 이상의 BMD(Bulk Micro Defect)를 포함하는 벌크부를 포함한다.
상기 디누드존의 깊이는 상기 실리콘 기판의 전면으로부터 7 내지 10 ㎛ 이하인 것이 바람직하며, 상기 실리콘 기판의 두께는 50 ㎛ 이하인 것이 바람직하다.
상기 벌크부 내에 존재하는 상기 BMD의 농도 프로파일은 피크를 가지며, 상기 BMD의 농도는 상기 실리콘 기판의 후면 방향으로 상기 피크를 향하여 점차 증가하다가 상기 피크를 지나 점차 감소할 수 있다. 다른 실시예에서는 상기 벌크부 내에 존재하는 상기 BMD의 농도 프로파일은 상기 실리콘 기판의 후면 방향으로 점차 증가하다가 상기 실리콘 기판의 후면에서 피크가 될 수 있다.
상기 본 발명이 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 하나 의 형태에 의한 실리콘 웨이퍼는, 웨이퍼의 전면으로부터 특정의 깊이를 가지며 형성되어 있는 디누드존 및 상기 디누드존과 웨이퍼의 후면 사이에 형성된 벌크부를 포함하며, 상기 벌크부 내에서 BMD의 농도 프로파일이, 상기 디누드존에 인접한 부근에 피크가 형성되며, 상기 디누드존과 상기 벌크부의 경계로부터 상기 피크까지 상기 BMD의 농도가 점차로 증가하고, 상기 피크로부터 상기 웨이퍼의 후면까지 상기 BMD의 농도가 점차로 감소한다.
상기 디누드존의 깊이는 상기 웨이퍼의 전면으로부터 15 ㎛ 이하, 바람직하게는 7 내지 10 ㎛의 범위를 갖는다.
상기 BMD 농도 프로파일은, 상기 피크를 중심으로 비대칭일 수 있으며, 상기 BMD 농도 프로파일의 피크는 상기 웨이퍼의 전면으로부터 20 내지 70 ㎛의 깊이에 형성될 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 본 발명의 하나의 형태에 의한 실리콘 웨이퍼의 열처리 방법은, 실리콘 웨이퍼를 제1 온도에서 예열하는 단계, 상기 실리콘 웨이퍼 내에 BMD가 형성될 수 있는 온도 이상의 피크 온도까지 상기 실리콘 웨이퍼를 승온시키는 단계 및 상기 실리콘 웨이퍼를 상기 피크 온도에서 지체함이 없이 급반전시켜 제2 온도로 급냉시키는 단계를 포함한다.
상기 제1 온도는 650 내지 850 ℃의 범위를 가지며, 상기 피크 온도는 1100 내지 1350 ℃의 범위를 갖는다. 상기 피크 온도가 1100 ℃ 보다 낮은 온도에서는 BMD 형성이 잘 되지 않는다는 점에서 바람직하지 못하며, 피크 온도가 1350 ℃ 이상의 고온에서는 열에 의해 실리콘 웨이퍼의 표면 변형이 생겨 표면 특성이 악화된 다는 점에서 바람직하지 못하다. 상기 제1 온도로부터 상기 피크 온도로 승온시키는 단계에서의 승온 속도는 100 ℃/초 이상인 것이 바람직하며, 상기 피크 온도로부터 상기 제2 온도로 급냉시키는 단계에서의 냉각 속도는 70 ℃/초 이상인 것이 바람직하다. 상기 피크 온도로부터 급반전시키는 온도 반전 시간은 2초 미하인 것이 바람직하다.
한편, 상기 열처리는 암모니아(NH3)를 포함한 가스 분위기 하에서 수행할 수 있으며, 상기 열처리되는 상기 실리콘 웨이퍼의 초기 산소 농도는 10 내지 13 ppma인 것이 바람직하며, 상기 승온 단계에서는 상기 실리콘 웨이퍼의 전면부터 가열하는 비대칭 가열에 의해 수행할 수 있으며, 상기 급냉 단계에서는 상기 실리콘 웨이퍼의 후면부터 냉각하는 비대칭 냉각에 의해 수행할 수 있다.
한편 상기 본 발명에 따른 실리콘 웨이퍼를 제조 방법으로서, 열처리 챔버의 상부에 설치된 가열부와 하부에 설치된 냉각부 사이로 실리콘 웨이퍼를 로딩하는 단계, 상기 실리콘 웨이퍼를 제1 온도에서 예열하는 단계, 상기 실리콘 웨이퍼의 전면 상에 위치하는 상기 가열부를 가동시켜서 상기 실리콘 웨이퍼를 BMD가 형성될 수 있는 온도 이상의 피크 온도로 승온시키는 단계, 상기 실리콘 웨이퍼의 후면 상에 위치하는 상기 냉각부를 가동시켜서 상기 실리콘 웨이퍼를 상기 피크 온도로부터 급반전시켜 제2 온도로 급냉시키는 단계, 및 상기 실리콘 웨이퍼를 상기 열처리 챔버로부터 언로딩시키는 단계를 포함한다.
한편, 본 발명에 따른 실리콘 웨이퍼에 적용될 수 있는 상기 반도체 소자로서 는 예를 들어, 상기 실리콘 기판 상에 형성되는 MOS 트랜지스터를 포함하는 메모리 소자이거나 노아(NOR)형이나 낸드(NAND)형 플래시 메모리 소자, 또는 이들 반도체 소자들이 적층된 멀티 칩 패키지(MCP) 등일 수 있으며, 나아가 태양전지 등 실리콘 웨이퍼를 사용하는 모든 반도체 소자일 수 있다.
한편, 상기 본 발명의 따른 실리콘 웨이퍼 제조 장치는, 열처리 챔버, 상기 열처리 챔버의 상부에 설치되며, 실리콘 웨이퍼 내에 BMD를 형성할 수 있는 온도 이상의 피크 온도까지 250 ℃/초 이상의 순간 승온 속도로 상기 실리콘 웨이퍼를 비대칭으로 가열할 수 있는 가열부, 상기 열처리 챔버의 하부에 설치되며, 상기 실리콘 웨이퍼를 -100 ℃/초 이상의 순간 냉각 속도로 상기 실리콘 웨이퍼를 비대칭으로 급냉시킬 수 있는 냉각부, 및 상기 가열부와 상기 냉각부 사이에 상기 실리콘 웨이퍼를 장착할 수 있는 웨이퍼 장착부를 포함한다.
상기 열처리 챔버의 상기 가열부에는 상기 실리콘 웨이퍼에 대응하여 복수개의 가열 램프가 배치되며, 상기 냉각부에는 상기 실리콘 웨이퍼에 대응하는 형상으로, 냉매가 순환할 수 있는 냉각라인이 배치되어 있다.
본 발명에 따르면, 웨이퍼를 열처리함에 있어서 고온의 피크 온도에서 일정한 시간 동안 지체함이 없이 급 반전하여 급냉시키고, 웨이퍼의 가열과 냉각을 다른 방향에서 비대칭적으로 실시함으로써 15 ㎛ 이하의 매우 얇은 디누드존을 확보할 수 있었으며, 고농도의 BMD 밀도를 확보할 수 있었다. 따라서 웨이퍼를 박판화하여도 충분한 게더링 효과를 얻을 수 있었으며, 이로 인해 금속 오염으로부터 자 유롭게 되었으며, 웨이퍼의 표면에도 슬립이 발생하지 않아서 이를 이용한 반도체 소자의 신뢰성도 매우 향상되었다.
또한 본 발명에 따르면, 열처리시 피크 온도에서 지체함이 없고 또한 매우 빠르게 급냉시킴으로서 전체 웨이퍼 열처리 시간(예를 들어 웨이퍼당 약 88초)이 매우 감소되어 생산성이 향상되었다.
이하, 본 발명의 구체적인 실시예들에 대하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장된 것이다.
본 발명의 해결 과제로 대두하고 있는 게더링 문제는, 반도체 소자의 고집적화, 박판화에 수반하여 게이트 라인 물질이 금속으로 바뀌고 있으며, 이러한 금속 라인으로부터 발생된 구리, 니켈, 텅스텐 등의 금속이 오염원으로 작용하여 반도체 소자의 전기적 특성이 더욱 불량하게 되는 문제이다. 이러한 금속 오염원이 반도체 소자의 활성영역에 침투할 경우 이러한 금속 오염원을 포집하기 위해 실리콘 웨이퍼의 활성 영역 아래에 고농도 보론 영역을 임의로 만들어 주거나, 벌크 영역에 BMD(Bulk Micro Defect)를 형성시켜 인트린식 게더링 역할을 수행하게 함으로써 이러한 문제들을 해결할 수 있다.
벌크 영역에 BMD를 형성시킨 웨이퍼를 MCP(Multi Chip Package) 제품에 적용하기 위해서는 칩의 스택 수를 늘리기 위해 패키지가 점점 더 박판화되고 있으며, 이를 위해 웨이퍼의 후면을 그라인딩하여 제거하고 있으며, 이 경우 게더링 효과가 충분히 유지될 수 없는 문제가 발생하기도 한다.
도1a 및 도1b는 실리콘 웨이퍼의 열 싸이클(heat cycle)의 예를 보여주는 개략적인 도면들이다.
도1a를 참조하면, 일반적인 RTA(Rapid Thermal Annealing) 방식에 따른 웨이퍼 열처리 공정을 개략적으로 나타낸 것이며, 열처리 챔버 내로 웨이퍼를 로딩한 후, 소정의 시간 동안 소정의 온도로 예열(preheating)한 후, 피크 온도에 이르기까지 승온(ramping up)시킨다. 이어서 피크 온도에서 소정의 시간 동안 유지시킨 후 웨이퍼를 냉각시킨다.
도1b를 참조하면, 일반적인 어닐링(annealing) 방식에 따른 웨이퍼 열처리 공정을 개략적으로 나타낸 것이며, 웨이퍼를 어닐링 챔버에 로딩한 후 소정의 온도에서 피크 온도까지 승온시키고, 피크 온도에서 장시간 유지한 후, 다시 소정의 온도까지 냉각시키는 과정을 거친다.
도2는 도1a의 RTA 방식에 의한 열처리 싸이클에 따라 제조된 웨이퍼의 깊이에 따른 BMD 밀도를 나타내는 도면이다. 도2를 참조하면, 웨이퍼의 전면으로부터 후면에 이르기까지 깊이에 따라 BMD의 밀도 프로파일은 M자형으로 나타난다. 즉 웨이퍼의 전면과 후면으로부터 일정한 깊이까지 BMD가 존재하지 않은 디누드존(Denuded Zone)이 형성되며, 각 디누드존으로부터 웨이퍼의 중앙을 향하여 BMD의 밀도가 점차로 증가하여 일정한 피크에 도달한 후 웨이퍼의 중앙을 향하여 다시 감소하는 형태를 띤다.
도3a 내지 도3c는 도2의 웨이퍼를 박판화하기 위해 백 그라인딩(back grinding)하는 것을 나타내며, 이 경우 게더링 효과가 감소될 수도 있다는 문제가 있다.
도3a를 참조하면, 웨이퍼의 전면 부근에 디누드존(12)이 형성되며(웨이퍼의 후면 부근에 형성되는 디누드존은 도시하지 않았으며, 설명의 편의를 위해 디누드존을 확대하려 도시함), 웨이퍼의 중앙에는 벌크부(10)가 형성된다. 벌크부(10) 내에서는 도2에서 도시한 바와 같은 농도 프로파일 형태로 BMD가 분포한다. 도면번호 '10a'는 벌크부(10)에서 웨이퍼의 후면에 인접한 하단부를 나타내며, '10c'는 웨이퍼의 전면에 인접한 상단부를 나타내며, '10b'는 웨이퍼의 중앙부를 나타낸다. 웨이퍼의 전면에는 얇은 자연산화막(14)이 형성되어 있다. 도3a에 도시된 웨이퍼의 두께를 'T1'으로 표시하였다. 웨이퍼의 전체 두께는 대략 700 ㎛ 이상이며, 디누드존(12)은 대략 30 내지 50 ㎛ 정도를 차지한다.
도3b를 참조하면, 웨이퍼를 박판화하기 위한 웨이퍼의 씨닝(thinning) 공정을 나타낸 것으로서, 웨이퍼의 후면을 그라인딩시켜 웨이퍼의 두께(T2)를 약 (50+α) ㎛ 정도가 되도록 한다. 이때 벌크부(10)는 상단부(10c)의 일부만이 매우 얇게 잔류한다.
도3c를 참조하면, 그라인딩 공정에 의해 웨이퍼의 후면에 존재하는 클랙 싸이트를 제거하기 위한 미러 폴리싱(mirror polishing) 공정을 수행한 후의 웨이퍼 를 나타낸다. 두께(T3)는 약 50 ㎛ 정도가 되며, 디누드존(12)의 두께 30 내지 50 ㎛를 제외하면 실질적으로 미러 폴리싱 후 잔류하는 벌크부(10)의 상단부(10c')는 약 20 ㎛ 이하에 불과하며, 잔류하는 벌크부(10)에 존재하는 BMD의 밀도도 피크에서 보다도 매우 낮아져서 게더링 효과가 현저히 감소될 수 있다.
도4는 본 발명의 하나의 실시예에 따를 웨이퍼를 제조하기 위한 열처리 싸이클을 보여주는 개략적인 도면이다.
도4를 참조하면, 실리콘 웨이퍼를 열처리 챔버내에 로딩한다(A, 로딩 단계). 이어서 핵의 활성화를 위해 웨이퍼 상에 위치하는 가열부를 통하여 웨이퍼를 소정 시간(예를 들어, 15 내지 60초, 바람직하게는 15 내지 20초) 동안 소정의 온도(예를 들어, 650 내지 850℃)가 되도록 예열한다(B, 예열 단계). 이어서 예열된 웨이퍼를 피크 온도(S)까지 승온(ramping up) 시킨다(C, 승온 단계). 승온 속도(승온율)는 약 100 ℃/초 이상, 바람직하게는 약 250 ℃/초 이상으로 하며, 순간 승온 속도도 약 250 ℃/초 이상이 되도록 한다. 피크 온도는 1100 내지 1350 ℃, 바람직하게는 1200 내지 1250 ℃가 되도록 한다. 상기 피크 온도가 1100 ℃ 보다 낮은 온도에서는 BMD 형성이 잘 되지 않는다는 점에서 바람직하지 못하며, 피크 온도가 1350 ℃ 이상의 고온에서는 열에 의해 실리콘 웨이퍼의 표면 변형이 생겨 표면 특성이 악화된다는 점에서 바람직하지 못하다.
이어서 피크 온도로부터 소정의 온도(예를 들어, 실온)까지 급냉(ramping down)시킨다(D, 급냉 단계). 상기 승온 단계에서 피크 온도에 이르면 피크 온도에서 지체함이 없이 급 반전시켜서 바로 급냉 단계를 수행하며, 이때 반전 시간은 2 초 이하, 바람직하게는 1 내지 1.5 초 이내가 되도록 한다. 상기 급냉 단계에서의 냉각 속도(감온율)는 약 72 ℃/초 이상, 바람직하게는 75 내지 85 ℃/초 범위내가 되도록 하며, 순간 냉각 속도는 약 - 100 ℃/초 이상이 되도록 한다. 이어서, 일정한 온도까지 냉각된 웨이퍼를 열처리 챔버로부터 언로딩시킨다(E, 언로딩 단계).
본 발명에서 사용하는 실리콘 웨이퍼는 초기 산소 농도가 10 내지 13 ppma, 바람직하게는 10 내지 12 ppma의 비교적 높고 넓은 영역의 것을 사용하였다. 또한 상기 실리콘 웨이퍼는 베이컨시 집괴 또는 인터스티셜 집괴가 없는 순수(pure) 웨이퍼 또는 베이컨시 집괴가 웨이퍼의 중심으로부터 일정한 반경내에만 형성되어 있는 반순수(semi-pure) 웨이퍼를 사용할 수 있으며, 베이컨시 풍부(vacancy-rich) 영역과 또는 인터스티셜 풍부(interstitial-rich) 영역이 혼재된 웨이퍼를 사용할 수 있다.
한편, 본 발명의 열처리에서의 가스는 암모니아 가스를 포함하는 다양한 혼합 가스, 예를 들어 암모니아+질소 또는 암모니아+아르곤 등의 혼합가스를 사용할 수 있다.
한편, 본 발명의 열처리(Spike Rapid Thermal Annealing; SRTA)는 후속되는 도7의 열처리 장치에서 알 수 있는 바와 같이, 웨이퍼의 전면 상에 가열부가 위치하고 웨이퍼의 후면 상에 냉각부가 위치하게 되며, 따라서 상기 승온 단계에서는 웨이퍼의 후면으로부터 전면으로 갈수록 승온율의 기울기가 커지는(승온 속도가 커진다) 비대칭 가열이 가능하며, 반대로 냉각 단계에서는 웨이퍼의 전면으로부터 후면으로 갈수록 감온율의 기울기가 커지는(냉각 속도가 커진다) 비대칭 냉각이 가능 하다.
도5는 도4의 열처리 싸이클에 따라 제조된 웨이퍼의 깊이에 따른 BMD 밀도를 나타내는 도면과 사진이다.
도5를 참조하면, 웨이퍼의 전면으로부터 후면에 이르는 깊이에 따라 BMD의 농도(밀도) 프로파일이 비대칭 V형(Asymmetric V shape)을 이룬다. 상기 BMD는 웨이퍼의 벌크부 내에서 형성되는 산소 석출물(oxygen precipitate)이 성장하여 이루어진 것으로서 웨이퍼 내에 침투한 금속 오염물을 포집하는 게더링 역할을 수행한다. 웨이퍼의 전면으로부터 일정한 깊이(예를 들어, 15 ㎛이하, 바람직하게는 7 내지 10 ㎛)까지는 BMD가 없는 디누드존이 형성되며, 웨이퍼의 후면에도 일정한 깊이로 디누드존이 형성될 수 있다. BMD가 형성되는 벌크부내에서의 BMD 농도 프로파일을 보면, 디누드존의 하부로부터 웨이퍼의 후면 방향으로 피크까지 점차로 증가하다가 피크를 지나면서 점차로 감소하는 형태를 띤다.
도6a 내지 도6c는 도5의 웨이퍼를 백 그라인딩하여도 게더링 효과가 유지되는 것을 설명하기 위한 단면도들이다.
도6a를 참조하면, 웨이퍼의 전면 및 후면 부근에 BMD가 없는 디누드존(22, 22')이 일정한 깊이로 형성되며, 웨이퍼의 중앙에는 BMD가 존재하는 벌크부(20)가 형성된다. 벌크부(20) 내에서는 도5에서 도시한 바와 같은 농도 프로파일 형태로 BMD가 분포한다. 도면번호 '20a'는 벌크부(20)에서 웨이퍼의 후면에 인접한 하단부를 나타내며, '20c'는 웨이퍼의 전면에 인접한 상단부를 나타내며, '20b'는 웨이퍼의 중앙부를 나타낸다. BMD 피크는 웨이퍼의 전면 부근에 있는 상단부(20c) 내에 위치한다. 웨이퍼의 전면 및 후면에는 얇은 자연산화막(24,24')이 형성되어 있다. 도6a에 도시된 웨이퍼의 두께를 'T1'으로 표시하였다. 웨이퍼의 전체 두께는 예를 들어, 대략 700 ㎛ 이상이며, 디누드존(22)은 예를 들어, 15 ㎛이하, 바람직하게는 7 내지 10 ㎛ 정도를 차지한다.
도6b를 참조하면, 웨이퍼의 씨닝(thinning) 공정을 나타낸 것으로서, 웨이퍼의 후면을 폴리싱 등에 의해 그라인딩(back grinding)시켜 웨이퍼의 두께(T2)를 예를 들어, 약 (50+α) ㎛ 정도가 되도록 한다. 이때 벌크부(20)는 상단부(20c)의 일부가 도3b에서와 비교하여 비교적 두껍게 잔류한다.
도6c를 참조하면, 그라인딩된 웨이퍼의 후면에 잔류하는 클랙(crack) 싸이트를 제거하고 표면을 매끈매끈하게 하기 위한 미러 폴리싱(mirror polishing) 공정을 수행한 후의 최종 웨이퍼를 나타낸다. 두께(T3)는 약 50 ㎛ 정도가 되며, 디누드존(22)의 두께 15 ㎛를 제외하면 실질적으로 잔류하는 벌크부(20)의 상단부(20c')는 적어도 약 35 ㎛ 이상으로 비교적 두껍게 된다. 만약 디누드존(22)의 두께 10 ㎛ 이라면 이 두께를 제외하면 실질적으로 잔류하는 벌크부(20)의 상단부(20c')는 적어도 약 40 ㎛ 이상으로 매우 두껍게 된다. 잔류하는 상단부(20c') 내에 BMD의 피크가 존재하게 된다. 따라서 최종 웨이퍼에서 벌크부(20)에 존재하는 BMD의 농도 프로파일은 디누드존(22)과 벌크부(20)가 접하는 부분으로부터 피크에 이르기까지 점차로 증가하다가 피크에서 최고치를 이룬 후, 피크로부터 웨이퍼의 후면을 향하여 점차로 감소하는 형태를 띠게 된다. 최종 웨이퍼에서 잔류하는 벌크부(20) 내의 BMD 농도는 게더링 효과를 충분히 발휘할 수 있는 범위가 되도록 형성 한다.
비록 본 실시예에서는 최종 웨이퍼의 두께를 약 50 ㎛ 정도가 되도록 씨닝하였지만, 본 발명은 반드시 이에 한정하는 것은 아니다. 또한 본 실시예에서는 잔류하는 벌크부(20)의 상단부(20c') 내에 BMD 피크가 존재하는 것을 나타냈지만, 최종 웨이퍼의 두께에 대한 박판화 요구가 더욱 크면 피크 부분 이상으로 그라인딩시킬 수도 있다. 이 경우에는 잔류하는 벌크부(20) 내의 농도 프로파일은 피크 부분이 그라인딩되어 제거되기 때문에 디누드존(22)과 벌크부(20)가 접하는 부분으로부터 웨이퍼의 후면에 이르기까지 점차 증가하는 형태를 띠며, 결과적으로 후면에서 피크가 될 수도 있다.
도7은 본 발명에 따른 실리콘 웨이퍼를 제조하기 위한 제조 장치를 나타내는 개략적인 도면이며, 도8은 도7의 장치에서 가열부에 대한 개략적인 평면도이다.
도7 및 도8을 참조하면, 밀폐될 수 있는 열처리 챔버(도시하지 않음)의 상부에는 웨이퍼(30)를 가열할 수 있는 가열부(34)가 위치하며, 하부에는 웨이퍼(30)를 냉각할 수 있는 냉각부(32)가 위치한다. 웨이퍼(30)는 열처리 챔버 내로 로딩(loading)된 웨이퍼를 지지할 수 있는 척(도시하지 않음)에 의해 고정된다.
상기 가열부(34)는 웨이퍼의 형상에 대응하는 형상을 갖는 지지부재(34a)에 복수개의 가열원(34b), 예를 들어, 가열 램프가 웨이퍼의 전면에 대하여 가열 균일도(heat uniformity)를 용이하게 제어할 수 있도록 배치된다. 상기 가열 램프(34b)는 평균 승온 속도(승온율) 또는 순간 승온 속도가 약 250 ℃/초 이상이 될 수 있도록 급속 가열이 가능한 것을 사용한다. 한편, 상기 지지부재(34a) 내에는 온도를 감지할 수 있는 온도 센서(34c)가 또한 복수개 배치되어 있다. 상기 독립적으로 제어될 수 있는 가열 램프(34b)와 복사열을 감지할 수 있는 온도 센서(34c)에 의해 웨이퍼의 전체 표면의 온도가 균일하게 제어될 수 있다.
냉각부(32)는 웨이퍼의 후면 아래에 배치되며, 냉각 물질(예를 들어, 탈이온수(DI water) 또는 공기, 질소, 헬륨 등의 냉각가스가 순환될 수 있는 냉각라인이 설치된다. 상기 냉각부(32)는 평균 냉각 속도(감온율)가 약 -70 ℃/초 이상, 순간 냉각 속도가 약 -100 ℃/초 이상이 될 수 있게 설치된다. 상기 냉각라인은 냉각 균일도(cooling uniformity)를 고려하여 배치된다.
본 발명의 웨이퍼 열처리 장치에 의해 웨이퍼의 전면이 급속 가열되고, 후면이 급속 냉각될 수 있기 때문에 웨이퍼의 깊이에 따라 승온 속도와 냉각 속도가 각기 다르게 된다. 즉 웨이퍼의 전면으로 갈수록 승온 속도가 커지지만 냉각 속도는 작아지게 되며, 웨이퍼의 후면으로 갈수로 반대가 된다. 따라서 웨이퍼에 대한 비대칭 가열과 비대칭 냉각이 이루어질 수 있다. 즉, 웨이퍼의 전면은 열처리시 피크 온도에 노출되는 시간이 후면에 비하여 길어지기 때문에 웨이퍼의 전면에 인접하는 쪽으로 BMD가 높게 형성될 수 있으며, 따라서 BMD의 농도 프로파일이 웨이퍼의 깊이 방향으로 비대칭으로 될 수 있다.
도9는 본 발명에 따른 BMD의 핵생성 이론을 설명하기 위한 도면이다.
실리콘 웨이퍼는 내부에 실리콘과, 불순물로 작용하는 도펀트 물질과, 그리고 잉곳 성장시 쿼츠의 도가니로부터 용출되는 산소가 주요 구성물을 이룬다. 아래의 <식1>에서 알 수 있는 바와 같이, 실리콘 웨이퍼에서 인터스티셜 싸이트(interstitial site)에 존재하는 산소가 베이컨시 영역과 반응하여 산소 석출물(oxygen precipitate)을 형성하게 되며, 산소 석출물은 일정한 크기의 임계 핵으로 핵생성된 후, 실리콘, 산소 및 베이컨시를 계속 소모하면서 BMD(Bulk Micro Defect)로 성장된다. 이렇게 성장된 BMD는 웨이퍼가 금속 오염에 노출될 때 게더링 싸이트로 작용하게 된다.
식1 ; Si(sub) + Oi + V → SiOx + Si(I) + δ
Si(sub) ; 격자 내의 실리콘 원자 Oi ; 초기 산소
V ; 베이컨시 SiOx ; 산소 석출물
Si(I) ; 인터스티셜 실리콘 δ ; 격자 디스토션(distortion)
도9를 참조하여 핵의 생성(nucleation) 및 성장(growth)을 간단히 살펴본다. 도9에서 가로축은 핵 크기(nuclei radius,핵의 반경)을 나타내며, 세로축은 자유에너지(free energy)를 나타낸다. R*는 핵생성을 위한 임계 크기이며, G*는 임계 에너지를 나타내며, 점선은 산소 석출물의 핵생성을 위한 표면적(R2) 기여분(interface contribution)을 나타내며, 일점 쇄선은 체적(R3) 기여분(volume contribution)을 나타내며, 실선은 총 자유에너지(total G)를 나타낸다.
도9에서 총 자유에너지가 최대가 되는 위치에 해당하는 핵 크기가 임계핵의 크기가 되고, 임계핵 이상이 되어야 핵이 소멸되지 않고 성장하여 BMD가 된다. 산소 석출물의 유효 반경은 산소에 의해 형성된 산화실리콘과 순수 실리콘 간의 부피비, 온도에 따른 산소 확산도, 및 유지시간에 비례한다. 이는 임계 BMD의 크기를 넘기는 수준의 열처리와, 충분한 핵이 있다면 원하는 수준의 BMD 량을 얻을 수 있다는 것을 알게 해준다.
한편, 일반적인 웨이퍼 열처리 공정에 따른 BMD의 분포를 살펴보면, 열처리 전의 베이컨시 농도(Cv)와 인터스티셜 농도(Ci)는 웨이퍼의 표면으로부터 벌크에 이르기까지 일정하게 유지되며, 상대적으로 베이컨시 농도가 높게 유지된다. 이어서 열처리를 수행하게 되면, 웨이퍼의 표면과 벌크에서의 베이컨시 농도 프로파일과 인터스티셜 농도 프로파일이 온도 편차와 서로간의 결합 정도에 따라서 변하게 된다. 웨이퍼의 표면으로부터 벌크를 향할 수록 베이컨시 농도와 인터스티셜 농도간의 차이가 커지게 되며, 베이컨시 농도와 인터스티셜 농도간의 차이가 커질수록 산소 석출물의 밀도는 선형적으로 증가하게 된다.
벌크에서 실리콘 격자의 베이컨시는 인터스티셜과 결합하여 소멸되거나 남아서 BMD의 핵으로 된다. 남아있는 베이컨시는 실리콘 격자 내의 산소와 결합하여 핵으로 성장되며, 산소와 결합하지 않는 베이컨시는 핵이 되지 못하며, 열처리 조건에 의해 베이컨시의 결합 정도가 결정된다.
웨이퍼의 표면 근방에서는 표면의 베이컨시가 휘발되면서 이후 BMD의 핵생성이 되지 않아 BMD가 없는 디누드존이 되며, 열처리 조건에 따라 디누드존의 깊이가 결정된다. 디누드존의 깊이는 열처리 시간과 열처리 온도에 의해 결정되며, 얇은 디누드존을 얻기 위해서는 짧은 열처리 시간과 높은 열처리 온도가 필요하게 된다.
다음으로 도4의 열처리 싸이클에서 본 발명에서 중요한 요소로 작용하는 승온, 피크 온도 및 냉각 단계에 대하여 열 곡선들을 참조하여 보다 구체적으로 알아 본다. 이하에서 '종래 기술'이라고 기술되거나 도시된 것은 도1a에서와 같은 RTA 열처리 공정을 수행하는 경우를 말하며, 본 발명이라고 기술되거나 도시된 것은 도4에서와 같은 열처리 공정을 수행하는 경우를 각기 말한다.
도10은 본 발명에 따른 열처리 공정의 열 곡선(heat curve)을 보여주는 그래프이며, 도11은 도10의 열 곡선에 대한 1차 미분 곡선을 보여주는 그래프이며, 도12는 도11의 1차 미분 곡선의 부분 확대 그래프이다. 각 그래프에서 일점쇄선은 피크 온도가 1175 ℃인 경우이며, 점선은 1200℃이고, 실선은 1250℃를 각기 나타낸다.
도10 내지 도12을 참조하면, 가로축은 시간(초)이며 세로축은 온도(℃) 또는 온도 구배(℃/초)를 각기 나타내며, 본 발명에서 적용한 열처리 싸이클에서 순간 승온 속도는 약 250 ℃/초 정도로 나타나며, 순간 냉각 속도는 약 - 100 ℃/초 이상으로 분석되며, 승온 단계에서 피크 온도에 도달한 후 급냉 단계로 온도 반전이 되는 반전 시간은 약 2초 미만임을 알 수 있다.
도13은 도1a에 따른 열처리 공정('종래 기술'이라고 기술 및 도시함)과 도4에 따른 열처리 공정('본 발명'이라고 기술 및 도시함)의 열 곡선을 비교하여 도시한 그래프이며, 도14는 도13의 열 곡선에 대한 1차 미분 곡선을 비교하여 도시한 그래프이며, 도15는 본 발명에 따른 열처리 공정에서 열 곡선의 1차 미분 곡선을 부분 확대한 그래프이며, 도16은 종래 기술에 따른 열처리 공정에서 열 곡선의 1차 미분 곡선을 부분 확대한 그래프이다.
도13 내지 도16을 참조하면, 가로축은 시간(초)이며 세로축은 온도 또는 온 도 구배를 각기 나타낸다. 도13에서 온도가 200 ℃로 나타난 부분은 실제 온도가 아니며, 약 600 ℃ 이상만을 감지할 수 있는 열 감지기에 의해 감지되지 않은 부분을 편의상 도시한 것이다. 본 그래프들에서는 본 발명이 종래 기술과 달리 피크 온도에서의 지체가 없이 곧바로 급냉 단계에 들어간다는 점과 피크 온도가 예를 들어 1250 ℃로서 종래 기술의 1175 ℃ 보다 크게 하였다.
또한 열 곡선을 미분한 그래프로부터 본 발명에서는 평균 승온 속도가 250 ℃/초 이상이며 순간 승온 속도도 250 ℃/초 이상이고, 평균 냉각 속도가 -75 ℃/초 이상이며 순간 냉각 속도가 -100℃/초 이상임을 알 수 있으며, 이에 비하여 종래 기술에서는 평균 승온 속도가 75 내지 100 ℃/초이며 순간 승온 속도도 100 ℃/초 미만이고, 평균 냉각 속도가 -33 ℃/초 미만이며 순간 냉각 속도가 -100℃/초 미만임을 알 수 있다.
또한, 본 발명의 온도 반전 시간(t1)이 약 2초 이하임에 비하여 종래 기술에서의 온도 반전 시간(t2)는 약 10초 수준으로 매우 크게 차이가 남을 알 수 있다.
다음으로 본 발명과 종래 기술에 대한 열처리 공정 조건에 대한 레시피를 정리한 표와 이 레시피를 실험적으로 변화시키면서 비교 측정한 결과를 그래프를 참조하여 살펴본다.
도17은 종래 기술과 본 발명에 따른 열처리 공정 조건을 비교하여 정리한 표이다.
도17을 참조하면, 종래의 RTA 방식은 도1a와 유사한 열처리 싸이클을 가지며, 본 발명의 SRTA(Spike Rapid Thermal Anneal) 방식은 도4의 열처리 싸이클 을 갖는다. 열처리의 피크 온도는 종래 기술에서는 1175℃이며, 본 발명에서는 1200℃, 1250℃로 설정하였고, 감온율(냉각 속도)은 종래 기술에서 33 ℃/sec이고 본 발명에서는 75, 80, 85 ℃/sec로 설정하였고, 승온율(승온 속도)은 종래 기술에서 100 ℃/sec으로 본 발명에서는 250℃/초로 설정하였고, 예열 온도 및 시간은 종래 기술에서 800℃, 10초이고 발명에서는 650℃에서 15, 20, 30 및 60초로 설정하였고, 초기 산소농도는 종래 기술에서 11 ppma이고 본 발명에서는 12, 13, 13이상으로 설정하였으며, 질소(N2): 암모니아(NH3) 가스비는 종래 기술에서 1:1이고 본 발명에서는 1:0.5, 1:3으로 각기 설정하였다.
도18은 도17의 공정 조건에 기초하여 수행한 종래 기술과 본 발명에 따른 열처리 결과를 비교 형태로 보여주는 표이다.
도18을 참조하면, BMD 밀도, DZ 깊이 및 균일도에서 각기 비교한 것으로서, BMD 밀도는 본 발명이 종래 기술에 비하여 아주 높으며, DZ의 깊이는 본 발명이 종래 기술에 비하여 작게 나타남을 알 수 있다. 각 공정조건 별로 BMD 밀도를 비교하면, 열처리의 피크 온도가 높을수록, 감온율은 클수록, 초기 산소농도는 높을수록 BMD 밀도가 높게 나타난다. 각 공정조건 별로 DZ 깊이를 비교하면, 열처리의 피크 온도가 높을수록, 감온율은 클수록, 초기 산소농도는 높을수록 DZ 깊이는 작게 나타남을 알 수 있다.
도19a 및 도19b는 종래 기술과 본 발명에 따른 열처리 조건에서 감온율에 따른 BMD 밀도와 DZ 깊이를 비교하여 보여주는 그래프로서, 감온율이 높을수록 BMD 밀도가 커지고, DZ 깊이가 작아짐을 알 수 있다. 이하의 도면들에서 '◁'으로 표시 한 부분은 평균값을 나타내며, 사각형의 박스의 하단은 측정 데이터의 1/4에 해당하며 박스의 상단은 데이터의 3/4에 해당하는 것을 나타내며, 박스 하단 아래의 'ㅗ'는 데이터의 최저를 나타내고, 박스 상단 위의 'ㅜ'는 데이터의 최고를 나타낸다. 감온율이 크다는 것은 웨이퍼를 고온에 노출시키는 시간이 작다는 것을 의미하며, 따라서 웨이퍼의 표면에서 베이컨시 등의 아웃-디퓨전(out-diffusion)의 깊이가 감소하게 되어 DZ의 깊이가 작아진다고 볼 수 있다. 또한 감온율이 클수록 핵생성 싸이트가 고착화되어 BMD 밀도도 증가하는 요인으로 작용하게 된다. 이하의 각 그래프에서 BMD의 밀도와 DZ 깊이는 절대값이기 보다도 특정 공정조건을 변화시킴에 따른 경향을 보여주는 것이라고 볼 수 있다.
도20은 종래 기술과 본 발명에 따른 열처리조건에서 피크 온도에 따른 BMD 밀도를 비교하여 보여주는 그래프로서, 피크 온도가 높아질수록 BMD 밀도가 커짐을 알 수 있다. 피크 온도가 높을수록 보다 많은 핵생성 싸이트가 활성화되어 BMD 밀도가 커진다고 볼 수 있다.
도21은 종래 기술과 본 발명에 따른 열처리조건에서 피크 온도에 따른 DZ 깊이를 비교하여 보여주는 그래프로서, 일반적으로 피크 온도가 높아질수록 DZ 깊이가 낮아짐을 알 수 있다.
도22는 본 발명에 따른 열처리조건에서 초기 산소 농도에 따른 DZ의 깊이를 비교하여 보여주는 그래프로서, 초기 산소 농도가 커질수록 DZ 깊이가 낮아짐을 알 수 있다. 본 발명의 실시예에서 초기 산소 농도는 대략 10-13 ppma이며 9ppma에 비하여 DZ의 깊이가 낮아짐을 알 수 있다.
도23은 본 발명에 따른 열처리조건에서 초기 산소 농도에 따른 BMD 밀도를 비교하여 보여주는 그래프로서, 초기 산소 농도가 높을수록 BMD 밀도가 커짐을 알 수 있다. 초기 산소 농도가 큰 경우에는 핵생성 및 성장에 사용되는 산소가 충분히 확보된다는 것을 의미하기 때문에 BMD 밀도가 증가하는 요인이 된다.
도24는 종래 기술과 본 발명에 따른 열처리조건에서 가스 조건 변화에 따른 BMD 밀도를 비교하여 보여주는 그래프로서, BMD 밀도는 가스가 없는 경우에 비하여 암모니아 가스가 포함되는 한 질소 또는 아르곤 등 혼합되는 가스 종류와 혼합 비율에 크게 관계없이 본 발명과 종래 기술에서 큰 차이가 없이 커짐을 알 수 있다.
도25는 종래 기술과 본 발명에 따른 열처리조건에서 가스 조건 변화에 따른 DZ의 깊이를 비교하여 보여주는 그래프로서, DZ 깊이는 가스가 없는 경우에 비하여 암모니아 가스가 포함되는 한 질소 또는 아르곤 등 혼합되는 가스 종류와 혼합 비율에 크게 관계없이 본 발명과 종래 기술에서 큰 차이 없이 낮게 나타남을 알 수 있으며, 본 발명에서의 DZ 깊이가 종래 기술에 비하여 약간 작아짐을 알 수 있다.
도26은 본 발명에 따른 열처리를 적용한 경우와 적용하지 않은 경우에 대하여 웨이퍼 반경 위치에 따른 평균 BMD 밀도를 보여주는 그래프이다.
도26을 참조하면, 본 발명의 열처리 공정을 적용하지 않은 그래프(아래 부분)를 보면 웨이퍼의 중앙으로부터 반경 위치가 약 50 mm되는 지점까지는 베이컨시 풍부 영역(vacancy-rich region, Pv)이고, 반경이 약 50 mm에서 90 mm가 되는 웨이퍼의 에지까지는 인터스티셜 풍부 영역(interstitial-rich region, Pi)이란 것을 알 수 있다. 본 발명을 적용한 그래프(윗 부분)를 보면 본 발명의 열처리를 적 용함으로써 BMD 밀도가 상대적으로 낮은 인터스티셜 풍부 영역을 포함하여 BMD 밀도가 웨이퍼 전체에 걸쳐 균일하게 높아짐을 알 수 있다. 따라서 본 발명에 의하면 웨이퍼에 대한 잉곳 조건에 크게 관계없이 균일하고 높은 BMD 밀도를 얻을 수 있다.
다음으로 본 발명의 실리콘 웨이퍼를 사용하여 제조할 수 있는 반도체 소자들에 대하여 살펴본다.
도27은 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 하나의 반도체 소자의 단면도로서, 전형적인 MOS 트랜지스터를 나타낸다.
도27을 참조하면, 본 발명의 실리콘 웨이퍼에서 디누드존은 소자 활성영역(104)으로 사용되며, 디누드존 아래의 벌크영역(102)은 게더링 영역으로 사용된다. 활성영역(104)으로 사용되는 실리콘 웨이퍼의 전면 상에 게이트 절연막(106)과 게이트전극(108)이 형성되고, 게이트전극(108)의 측벽에는 절연성의 스페이서(109)가 형성되며, 게이트전극(108)의 측벽 아래로는 활성영역(104) 내에 소오스/드레인 영역(105)이 형성된다.
도28은 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 다른 반도체 소자의 단면도로서, NOR형 플래시 메모리 소자의 일부를 보여준다.
도28를 참조하면, 디누드존은 소자 활성영역(220)으로 사용되며, 벌크영역(210)은 게더링 영역으로 사용된다. 소자 활성영역(220)은 소자분리영역(도시하지 않음)에 의해 정의되며, 상기 활성영역(220)은 서로 평행한 복수개의 공통 소오스라인 활성영역들 및 상기 공통 소오스라인 활성영역을 가로 지르도록 배 치된 복수개의 셀 활성영역들을 포함한다.
각각의 셀 활성영역의 상부에 서로 이격된 한 쌍의 워드라인들(WL)이 배치된다. 워드라인들(WL)은 공통 소오스라인 활성영역들에 각각 인접하도록 배치된다. 한 쌍의 워드라인(WL) 사이에 노출된 셀 활성영역 및 공통 소오스라인 활성영역 내에 불순물 영역들(201)이 형성된다. 그 결과 각각의 셀 활성영역 상에 한 쌍의 셀 트랜지스터들이 정의될 수 있다. 셀 활성영역 내에 형성된 불순물 영역(201)은 드레인 영역으로 정의되고, 공통 소오스라인 활성영역 내에 형성된 불순물 영역은 공통 소오스 영역으로 정의될 수 있다.
워드라인(WL) 각각은 활성영역(200) 상에 차례로 적층된 터널링 절연층(231), 전하 저장층(233), 블로킹 절연층(235), 및 게이트 도전막(241)을 포함할 수 있다. 이들의 측벽에는 스페이서(250)가 형성된다. 워드라인(WL)을 덮는 층간 절연막(260,270)이 제공되며, 층간절연막(260,270)을 관통하여 드레인 영역에 접속하는 비트라인 플러그(BC)가 제공되며, 층간절연막(270) 상에 비트라인 플러그(BC)에 접속하면서 워드라인(WL)의 상부를 가로지르는 비트라인(BL)이 배치된다.
도29는 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 반도체 소자를 복수개 적층한 반도체 패키지의 단면도로서, MCP(Multi Chip Package)의 한 예를 나타낸다.
도29를 참조하면, 인쇄회로기판(311)의 소정 위치에 제1 반도체 칩(310)이 제1 접착부재(312)에 의해 접착되며, 제1 반도체 칩(310) 상에 제2 반도체 칩(320) 이 제2 접착부재(322)에 의해 적층되는 형태로 접착된다. 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 각기 인쇄회로기판(311) 상에 형성된 패드와 제1 본딩와이어(314) 및 제2 본딩와이어(324)에 의해 전기적으로 연결된다. 제1 반도체 칩(310), 제2 반도체 칩(320), 제1 본딩와이어(314) 및 제2 본딩와이어(324)을 밀봉하면서 고정하는 EMC(Epoxy Molding Compound) 몰딩수지(318)가 형성되며, 인쇄회로기판(311)의 하부면에는 소정 위치에 솔더볼(316)들이 형성된다.
도30는 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 태양 전지를 보여주는 개략적인 도면이다.
도30를 참조하면, 반도체층은 N형 반도체층(420)과 P형 반도체층(410)으로 구성되어 PN접합을 이룬다. N형 반도체층(420)과 P형 반도체층(410)으로 으로 이루어진 반도체층은 BMD가 존재하지 않는 디누드존 내에 형성된다. P형 반도체층(410)의 하부에는 BMD가 일정한 밀도로 분포된 벌크부(430)가 형성된다. N형 반도체층(420)에는 제1 전극(422)이 연결되며 P형 반도체층(410)에는 제2 전극(412)이 연결되며, 제1 전극(422)들 사이에는 반사방지막(424)이 형성된다. 제1 전극(422)으로부터 전기부하(428)을 향하여 전자가 이동하게 되며, 제2 전극(412)으로부터 정공이 전기부하(428)로 이동하게 된다.
상기와 같은 태양전지는 태양광(426)을 직접 전기로 변환시키는 것으로서, 반도체 PN 접합으로 만든 태양전지에 반도체의 에너지 밴드갭 보다 큰 에너지를 갖는 태양광이 입사되며 전자-정공쌍이 생성되고, 이들 전자-정공이 PN 접합부에 형성된 전기장에 의해 전자는 N형 반도체층(420)으로, 정공은 P형 반도체층(410)으로 모이게 됨에 따라 PN간에 광기전력이 발생되고, 이때 제2 전극(412)과 제1 전극(422)에 전기부하(428)를 연결하면 전류가 흐르게 되어 전력을 생산하게 된다.
상기와 같은 태양전지에서도 금속 오염에 노출되면 반도체층에 침투한 금속 오염물을 벌크부(430)에서 게더링하여 소자의 전기적 신뢰도가 향상될 수 있다.
이상의 실시예들에 대하여 상세하게 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 다양한 형태로의 수정, 변형 및 변경이 가능함은 물론이다.
도1a는 웨이퍼 제조를 위한 하나의 열처리 싸이클을 보여주는 개략적인 도면이다.
도1b는 웨이퍼 제조를 위한 다른 열처리 싸이클을 보여주는 개략적인 도면이다.
도2는 도1a의 열처리 싸이클에 따라 제조된 웨이퍼의 깊이에 따른 BMD (Bulk Micro Defect) 밀도를 나타내는 도면이다.
도3a 내지 도3c는 도2의 웨이퍼를 백 그라인딩(back grinding)함으로써 게더링 효과가 감소하는 문제점을 설명하기 위한 단면도들이다.
도4는 본 발명의 하나의 실시예에 따른 웨이퍼를 제조하기 위한 열처리 싸이클을 보여주는 개략적인 도면이다.
도5는 도4의 열처리 싸이클에 따라 제조된 웨이퍼의 깊이에 따른 BMD 밀도를 나타내는 도면이다.
도6a 내지 도6c는 도5의 웨이퍼를 백 그라인딩하여도 게더링 효과가 유지되는 것을 설명하기 위한 단면도들이다.
도7은 본 발명에 따른 실리콘 웨이퍼를 제조하기 위한 제조 장치를 나타내는 개략적인 도면이다.
도8은 도7의 장치에서 가열부에 대한 개략적인 평면도이다.
도9는 본 발명에 따른 BMD의 핵생성 이론을 설명하기 위한 도면이다.
도10은 본 발명에 따른 열처리 공정의 열 곡선(heat curve)을 보여주는 그래 프이다.
도11은 도10의 열 곡선에 대한 1차 미분 곡선을 보여주는 그래프이다.
도12는 도11의 1차 미분 곡선의 부분 확대 그래프이다.
도13은 종래 기술과 본 발명에 따른 열처리 공정의 열 곡선을 비교하여 도시한 그래프이다.
도14는 도13의 열 곡선에 대한 1차 미분 곡선을 비교하여 도시한 그래프이다.
도15는 본 발명에 따른 열처리 공정에서 열 곡선의 1차 미분 곡선을 부분 확대한 그래프이다.
도16은 종래 기술에 따른 열처리 공정에서 열 곡선의 1차 미분 곡선을 부분 확대한 그래프이다.
도17은 종래 기술과 본 발명에 따른 열처리 공정 조건을 나타낸 표이다.
도18는 종래 기술과 본 발명에 따른 열처리 결과를 보여주는 표이다.
도19a 및 도19b는 종래 기술과 본 발명에 따른 열처리 조건에서 감온율에 따른 BMD 밀도와 DZ 깊이를 비교하여 보여주는 그래프이다.
도20은 종래 기술과 본 발명에 따른 열처리조건에서 피크 온도에 따른 BMD 밀도를 비교하여 보여주는 그래프이다.
도21은 종래 기술과 본 발명에 따른 열처리조건에서 피크 온도에 따른 DZ(Denuded Zone) 깊이를 비교하여 보여주는 그래프이다.
도22는 종래 기술과 본 발명에 따른 열처리조건에서 산소 농도에 따른 DZ의 깊이를 비교하여 보여주는 그래프이다.
도23은 종래 기술과 본 발명에 따른 열처리조건에서 산소 농도에 따른 BMD 밀도를 비교하여 보여주는 그래프이다.
도24는 종래 기술과 본 발명에 따른 열처리조건에서 가스 조건 변화에 따른 BMD 밀도를 비교하여 보여주는 그래프이다.
도25는 종래 기술과 본 발명에 따른 열처리조건에서 가스 조건 변화에 따른 DZ의 깊이를 비교하여 보여주는 그래프이다.
도26은 본 발명에 따른 열처리를 적용한 경우와 적용하지 않은 경우에 대하여 웨이퍼 반경 위치에 따른 BMD 밀도를 보여주는 그래프이다.
도27은 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 하나의 반도체 소자의 단면도이다.
도28은 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 다른 반도체 소자의 단면도이다.
도29는 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 반도체 소자를 포함하는 반도체 패키지의 단면도이다.
도30은 본 발명에 따라 제조된 웨이퍼를 사용하여 형성한 태양 전지를 보여주는 개략적인 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 20, 102, 210 ; 벌크부 12, 22, 104, 220 ; 디누드존
14, 24 ; 절연막 30 ; 웨이퍼
32 ; 냉각부 34 ; 가열부
106 ; 게이트절연막 108 ; 게이트전극
109 ; 스페이서 105 ; 소오스/드레인 영역
310, 320 ; 반도체 칩 311 ; 인쇄회로기판
316 ; 솔더볼 318 ; 몰딩수지
314, 324 ; 본딩와이어 410 ; P형 반도체층
420 ; N형 반도체층 412 ; 제2 전극
412 ; 제2 전극 424 ; 반사방지막
428 ; 전기부하

Claims (20)

  1. 전면으로부터 깊이가 15 ㎛ 이하가 되도록 형성된 디누드존; 및
    후면으로부터 상기 디누드존과 접하면서 금속 게더링이 가능한 특정 농도 이상의 BMD(Bulk Micro Defect)를 포함하는 벌크부;
    를 포함하는 것을 특징으로 하는 실리콘 기판.
  2. 제1항에 있어서, 상기 디누드존의 깊이는 상기 실리콘 기판의 전면으로부터 7 내지 10 ㎛ 이하인 것을 특징으로 하는 실리콘 기판.
  3. 제1항에 있어서, 상기 벌크부 내에 존재하는 상기 BMD의 농도 프로파일은 피크를 가지며, 상기 BMD의 농도는 상기 실리콘 기판의 후면 방향으로 상기 피크를 향하여 점차 증가하다가 상기 피크를 지나 점차 감소하는 것을 특징으로 하는 실리콘 기판.
  4. 제1항에 있어서, 상기 벌크부 내에 존재하는 상기 BMD의 농도 프로파일은 상기 실리콘 기판의 후면 방향으로 점차 증가하다가 상기 실리콘 기판의 후면에서 피크가 되는 것을 특징으로 하는 실리콘 기판.
  5. 제1항에 있어서, 상기 실리콘 기판의 두께는 50 ㎛ 이하인 것을 특징으로 하 는 실리콘 기판.
  6. 웨이퍼의 전면으로부터 특정의 깊이를 가지며 형성되어 있는 디누드존; 및
    상기 디누드존과 웨이퍼의 후면 사이에 형성된 벌크부를 포함하며,
    상기 벌크부 내에서 BMD(Bulk Micro Defect)의 농도 프로파일이, 상기 디누드존에 인접한 부근에 피크가 형성되며, 상기 디누드존과 상기 벌크부의 경계로부터 상기 피크까지 상기 BMD의 농도가 점차로 증가하고, 상기 피크로부터 상기 웨이퍼의 후면까지 상기 BMD의 농도가 점차로 감소하는 것을 특징으로 하는 실리콘 웨이퍼.
  7. 제6항에 있어서, 상기 디누드존의 깊이는 상기 웨이퍼의 전면으로부터 15 ㎛ 이하인 것을 특징으로 하는 실리콘 웨이퍼.
  8. 제7항에 있어서, 상기 디누드존의 깊이는 상기 웨이퍼의 전면으로부터 7 내지 10 ㎛의 범위를 갖는 것을 특징으로 하는 실리콘 웨이퍼.
  9. 제6항에 있어서, 상기 BMD 농도 프로파일은, 상기 피크를 중심으로 비대칭인 것을 특징으로 하는 실리콘 웨이퍼.
  10. 제6항에 있어서, 상기 BMD 농도 프로파일의 피크는 상기 웨이퍼의 전면으로부 터 20 내지 70 ㎛의 깊이에 형성되는 것을 특징으로 하는 실리콘 웨이퍼.
  11. 실리콘 웨이퍼를 제1 온도에서 예열하는 단계;
    상기 실리콘 웨이퍼 내에 BMD가 형성될 수 있는 온도 이상의 피크 온도까지 상기 실리콘 웨이퍼를 승온시키는 단계; 및
    상기 실리콘 웨이퍼를 상기 피크 온도에서 지체함이 없이 급반전시켜 제2 온도로 급냉시키는 단계;
    를 포함하는 실리콘 웨이퍼의 열처리 방법.
  12. 제11항에 있어서, 상기 제1 온도는 650 내지 850 ℃의 범위를 갖는 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  13. 제11항에 있어서, 상기 피크 온도는 1100 내지 1350 ℃의 범위를 갖는 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  14. 제11항에 있어서, 상기 제1 온도로부터 상기 피크 온도로 승온시키는 단계에서의 승온 속도는 100 ℃/초 이상인 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  15. 제11항에 있어서, 상기 피크 온도로부터 급반전시키는 온도 반전 시간은 2초 미하인 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  16. 제11항에 있어서, 상기 피크 온도로부터 상기 제2 온도로 급냉시키는 단계에서의 냉각 속도는 70 ℃/초 이상인 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  17. 제11항에 있어서, 상기 열처리는 암모니아(NH3)를 포함한 가스 분위기 하에서 수행하는 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  18. 제11항에 있어서, 상기 열처리되는 상기 실리콘 웨이퍼의 초기 산소 농도는 10 내지 13 ppma인 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  19. 제11항에 있어서, 상기 승온 단계에서는 상기 실리콘 웨이퍼의 전면부터 가열하는 비대칭 가열에 의해 수행하는 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
  20. 제11항에 있어서, 상기 급냉 단계에서는 상기 실리콘 웨이퍼의 후면부터 냉각하는 비대칭 냉각에 의해 수행하는 것을 특징으로 하는 실리콘 웨이퍼의 열처리 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884341B2 (en) * 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US10008405B2 (en) * 2012-12-26 2018-06-26 Hitachi Chemical Company, Ltd Expansion method, method for manufacturing semiconductor device, and semiconductor device
US10516069B2 (en) * 2014-10-20 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Absorber surface modification
FR3041472A1 (fr) * 2015-12-15 2017-03-24 Commissariat Energie Atomique Procede de fabrication d'une cellule photovoltaique utilisant une plaque de silicium presentant initialement une courbure diminuee au cours dudit procede
JP2022543548A (ja) * 2019-08-09 2022-10-13 リーディング エッジ イクウィップメント テクノロジーズ インコーポレイテッド 酸素濃度の低い領域を有するウェハ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401669A (en) * 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
FR2762006B1 (fr) * 1997-04-11 2003-09-12 Chevron Res & Tech Utilisation de surfactants de haut poids moleculaire comme agents ameliorant la filtrabilite dans des lubrifiants hydrauliques
DE10119047B4 (de) * 2000-04-21 2010-12-09 Tokyo Electron Ltd. Thermische Bearbeitungsvorrichtung und thermisches Bearbeitungsverfahren
JP4720058B2 (ja) * 2000-11-28 2011-07-13 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
KR100423752B1 (ko) 2001-11-12 2004-03-22 주식회사 실트론 실리콘 반도체 웨이퍼 및 그 제조 방법
US6849831B2 (en) * 2002-03-29 2005-02-01 Mattson Technology, Inc. Pulsed processing semiconductor heating methods using combinations of heating sources
JP3778146B2 (ja) * 2002-08-23 2006-05-24 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法及びシリコンウェーハ
KR20040103222A (ko) 2003-05-31 2004-12-08 삼성전자주식회사 두께가 제어된 디누드 존을 갖는 웨이퍼, 이를 제조하는방법 및 웨이퍼의 연마 장치
JP2006093218A (ja) * 2004-09-21 2006-04-06 Sharp Corp ランプ加熱装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170091593A (ko) * 2014-11-26 2017-08-09 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 열처리방법

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