KR20100031855A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 적어도 하나의 반도체층을 포함한다. 적어도 하나의 게이트 전극은 상기 적어도 하나의 반도체층 위에 제공된다. 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층 내에 전계효과에 의한 소오스/드레인 영역들을 유도하기 위해서 상기 적어도 하나의 반도체층 아래에 배치된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor devices and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 벌크 반도체 기판이 아니라 미세 사이즈의 반도체층을 이용한 반도체 소자가 고려되고 있다.
하지만, 미세 사이즈의 반도체층에 불순물 도핑을 통해서 소오스/드레인 영역들을 형성하는 것이 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 예를 들어, 반도체층을 이용한 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 예를 들어 상기 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일 형태에 따른 반도체 소자가 제공된다. 적어도 하나의 반도체층이 제공된다. 적어도 하나의 게이트 전극은 상기 적어도 하나의 반도체층 위에 제공된다. 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층 내에 전계효과에 의한 소오스/드레인 영역들을 유도하기 위해서 상기 적어도 하나의 반도체층 아래에 배치된다.
상기 반도체 소자의 일 예에 있어서, 상기 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층의 양면 상에서 상기 적어도 하나의 게이트 전극과 엇갈리게 배치된 수 있다.
상기 반도체 소자의 다른 예에 있어서, 전계효과에 의한 소오스/드레인 영역들과 결합되도록 상기 적어도 하나의 반도체층 상에 소오스/드레인 전극들이 더 제공될 수 있다.
상기 반도체 소자의 또 다른 예에 있어서, 상기 적어도 하나의 반도체층 및 상기 적어도 하나의 게이트 전극 사이에 적어도 하나의 게이트 절연층이 더 제공될 수 있다. 나아가, 상기 적어도 한 쌍의 보조 게이트 전극들 및 상기 적어도 하나의 반도체층 사이에 적어도 하나의 보조 게이트 절연층이 더 제공될 수 있다.
상기 반도체 소자의 더 다른 예에 있어서, 상기 적어도 하나의 반도체층 및 상기 적어도 하나의 게이트 전극 사이에 적어도 하나의 전하 저장층이 더 제공될 수 있다.
상기 반도체 소자의 더 다른 예에 있어서, 상기 적어도 하나의 반도체층은 적어도 하나의 나노와이어, 적어도 하나의 나노튜브, 또는 적어도 하나의 반도체 에피택셜층을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 소자가 제공된다. 적어도 하나의 반도체층이 제공된다. 복수의 게이트 전극들은 상기 적어도 하나의 반도체층 위에 제공된다. 적어도 하나의 전하 저장층은 상기 적어도 하나의 반도체층 및 상기 복수의 게이트 전극들 사이에 제공된다. 복수의 보조 게이트 전극들은 상기 적어도 하나의 반도체층 내에 전계효과에 의한 소오스/드레인 영역들을 유도하기 위해서 상기 적어도 하나의 반도체층 아래에 상기 복수의 게이트 전극들과 엇갈리게 배치된다.
상기 반도체 소자의 일 예에 의하면, 상기 복수의 게이트 전극들은 낸드 구조로 배열될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조 방법이 제공된다. 기판 상에 적어도 한 쌍의 보조 게이트 전극들을 형성한다. 상기 적어도 한 쌍의 보조 게이트 전극들 상에 적어도 하나의 반도체층을 형성한다. 상기 적어도 하나의 반도체층 상에 적어도 하나의 게이트 전극을 형성한다. 상기 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층에 전계효과에 의한 소오스/드레인 영역들을 유도하도록 배치된다.
본 발명의 실시예들에 따른 반도체 소자에 따르면, 보조 게이트 전극들을 이용하여 전계효과에 의한 소오스/드레인 영역을 유도할 수 있다. 이에 따라, 반도체층에 불순물 도핑을 하기 어려운 경우에도 소오스/드레인 영역을 형성할 수 있다. 따라서, 미세 사이즈의 반도체층을 이용할 수 있고, 그 결과 반도체 소자의 집적도가 높아질 수 있다.
또한, 채널 영역을 유도하기 위한 게이트 전극과 소오스/드레인 영역을 유도하기 위한 보조 게이트 전극들을 서로 반대면에 배치함으로써, 채널 영역과 소오스/드레인 영역의 연결 신뢰성을 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위 하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술 분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이다. 도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이다. 도 3은 도 1의 반도체 소자의 동작 특성을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 적어도 하나의 반도체층, 예컨대 복수의 반도체층들(120)이 기판(105) 상에 제공될 수 있다. 기판(105)은 절연 물질을 포함할 수 있다. 예를 들어, 기판(105)은 절연 기판으로 제공되거나 또는 절연물을 위에 갖는 벌크 반도체 기판으로 제공될 수도 있다.
반도체층들(120)은 전하의 도전 채널로 이용될 수 있다. 예를 들어, 반도체층들(120)은 나노와이어들 또는 나노튜브들로 구성될 수 있다. 나노와이어들 또는 나노튜브들은 반도체 물질, 예컨대 탄소를 와이어 또는 튜브 형태로 제조한 것일 수 있다. 나노와이어들 및 나노튜브들은 통상적으로 나노미터 레벨의 직경을 갖는 것으로 이해되지만, 이 실시예에서 나노미터 레벨 이하의 미세 직경을 가질 수도 있다. 다른 예로, 반도체층(120)은 반도체 에피택셜층(epitaxial layer)을 포함할 수 있다. 반도체 에피택셜층은 단결정 구조의 반도체 박막을 지칭할 수 있다.
적어도 한 쌍의 보조 게이트 전극들(110)은 반도체층들(120) 아래에 제공될 수 있다. 예를 들어, 보조 게이트 전극들(110)은 기판(105)과 반도체층들(120) 사 이에 배치되고 반도체층들(120)을 가로질러 신장될 수 있다. 적어도 하나의 보조 게이트 절연층(115)은 보조 게이트 전극들(110)과 반도체층들(120) 사이에 개재될 수 있다. 예를 들어, 보조 게이트 절연층(115)은 보조 게이트 전극들(110)을 덮도록 기판(105) 상에 배치될 수 있다.
적어도 하나의 게이트 전극(140)은 반도체층들(120) 위에 제공될 수 있다. 예를 들어, 게이트 전극(140)은 반도체층들(120)을 가로질러 신장될 수 있다. 적어도 하나의 게이트 절연층(120)은 게이트 전극(140) 및 반도체층들(120) 사이에 제공될 수 있다.
게이트 전극(140)과 보조 게이트 전극들(110)은 반도체층들(120)을 사이에 두고 서로 반대쪽 면에 배치될 수 있다. 나아가, 게이트 전극(140)은 보조 게이트 전극들(110)과 엇갈리게 배치될 수 있다. 예를 들어, 보조 게이트 전극들(110)은 게이트 전극(140)을 사이에 두고 이격 배치될 수 있다. 나아가, 보조 게이트 전극들(110)의 단부들과 게이트 전극(140)의 양 단부들은 일정 부분 중첩될 수 있다.
도 3에 도시된 바와 같이, 보조 게이트 전극들(110)에 소오스/드레인 전압(Vds)을 인가하면, 보조 게이트 전극들(110) 바로 위의 반도체층들(120) 내에 전계효과에 의한 소오스/드레인 영역들(122)이 유도될 수 있다. 따라서, 소오스/드레인 영역들(122)은 소오스/드레인 전압(Vds)에 의해서 유도된 인버젼(inversion) 영역들일 수 있다. 이러한 소오스/드레인 영역들(122)은 불순물 도핑에 의해서 형성된 PN접합형 소오스/드레인 영역들과 구별될 수 있다. 따라서, 반도체층들(120)에 불순물 도핑하지 않고서도, 소오스/드레인 영역들(122)이 유도될 수 있다.
이 실시예에 따른 반도체 소자의 동작 시, 소오스/드레인 영역들(122)은 게이트 전극(140) 아래의 채널 영역(미도시)과 전기적으로 접속될 수 있다. 이러한 접속은 소오스/드레인 영역들(122)을 유도하기 위한 보조 게이트 전극들(110)들과 채널 영역을 유도하기 위한 게이트 전극들(140)을 그들 가장자리 부분에서 정렬시켜 달성될 수 있다. 다만, 접속 마진을 확보하기 위하여, 보조 게이트 전극들(110)과 게이트 전극들(140)을 그들 가장자리에서 중첩시킬 수 있다. 이러한 중첩을 위하여, 게이트 전극(140)과 보조 게이트 전극들(110)은 반도체층들(120)의 반대면들상에 배치될 수 있다.
다시 도 1 및 도 2를 참조하면, 소오스/드레인 전극들(145)은 반도체층(120) 상에 제공될 수 있다. 소오스/드레인 전극들(145)은 소오스/드레인 영역들(122)에 결합될 수 있다.
이 실시예에 따른 반도체 소자는 적어도 하나의 모스(MOS) 트랜지스터를 제공할 수 있다. 나아가, 반도체층들(120)에 불순물을 도핑할 필요가 없기 때문에, 이 실시예에 따른 반도체 소자는 단층뿐만 아니라 복층 구조의 모스 트랜지스터를 제공할 수 있다. 이러한 모스 트랜지스터는 로직 소자 또는 메모리 소자에 적용될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이다. 도 5는 도 4의 반도체 소자의 V-V'선에서 절취한 단면도이다. 도 6은 도 4의 반도체 소자의 동작 방법을 보여주는 단면도이다. 이 실시예에 따른 반도체 소자는 도 1 내지 도 3의 반도체 소자에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 4 및 도 5를 참조하면, 적어도 하나의 전하 저장층(134)이 반도체층(120) 및 게이트 전극(140) 사이에 제공될 수 있다. 전하 저장층(134)은 전하를 저장할 능력을 갖고, 따라서 데이터 저장 매체로 이용될 수 있다. 전하 저장층(134)은 반도체층들(120)을 가로질러 신장하는 하나의 층으로 제공되거나 또는 반도체층들(120) 및 게이트 전극(140)의 중첩 부분에 복수의 층들로 제공될 수도 있다.
예를 들어, 전하 저장층(134)은 전하 저장 방식에 따라서 플로팅 타입 또는 트랩 타입을 포함할 수 있다. 플로팅 타입의 경우, 전하 저장층(134)은 도전 물질, 예컨대 금속 또는 폴리실리콘을 포함할 수 있다. 트랩 타입의 경우, 전하 저장층(134)은 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
적어도 하나의 터널링 절연층(132)은 반도체층들(120) 및 전하 저장층(134) 사이에 개재될 수 있다. 적어도 하나의 블로킹 절연층(136)은 전하 저장층(134) 및 게이트 전극(140) 사이에 개재될 수 있다. 터널링 절연층(132) 및 블로킹 절연층(136)은 적절한 절연 물질에서 선택될 수 있고, 예컨대 산화물, 질화물, 고유전율 물질 또는 이들 가운데 둘 이상의 적층 구조를 포함할 수 있다. 이 실시예에서, 고유전율 물질은 산화물 및 질화물보다 높은 유전 상수를 갖는 유전 물질을 지칭할 수 있다.
도 6에 도시된 바와 같이, 보조 게이트 전극들(110)에 소오스/드레인 전압(Vds)을 인가하면, 보조 게이트 전극들(110) 바로 위의 반도체층들(120) 내에 전계효과에 의한 소오스/드레인 영역들(122)이 유도될 수 있다. 따라서, 반도체층들(120)에 불순물 도핑하지 않고서도, 소오스/드레인 영역들(122)이 유도될 수 있다.
소오스/드레인 영역들(122)이 유도된 상태에서, 게이트 전극(140)에 프로그램 전압을 인가함으로써 전하 저장층(134)에 전하를 주입하여 데이터를 기록할 수 있다. 전하 주입은 핫캐리어 주입(hot carrier injection) 또는 F-N 터널링을 이용할 수 있다. 전하 저장층(134)에 저장된 전하는 반도체층들(120)에 소거 전압을 인가하여 F-N 터널링을 이용하여 제거할 수 있다.
이 실시예에 따른 반도체 소자는 적어도 하나의 메모리셀을 제공할 수 있다. 따라서, 이 실시예에 따른 반도체 소자는 비휘발성 메모리 소자에 적용될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다. 이 실시예에 따른 반도체 소자는 도 4 내지 도 6의 반도체 소자를 이용한 것으로서, 중복된 설명은 생략된다.
도 7을 참조하면, 복수의 게이트 전극들(140)이 반도체층(120) 위에 제공될 수 있다. 복수의 보조 게이트 전극들(110)은 반도체층(120) 아래에 게이트 전극들(140)과 엇갈리게 배치될 수 있다. 터널링 절연층(132), 전하 저장층(134) 및 블로킹 절연층(136)은 게이트 전극들(140) 및 반도체층(120) 사이에 제공될 수 있다.
이 실시예에서, 게이트 전극들(140)은 낸드(NAND) 구조로 배열될 수 있고, 따라서 반도체 소자는 낸드 구조의 비휘발성 메모리 소자로 이용될 수 있다.
도 8은 도 7의 반도체 소자의 등가 회로도이다.
도 7 및 도 8을 같이 참조하면, 반도체층(120) 및 게이트 전극들(140)의 적층 구조는 메모리셀들(TM)을 구성할 수 있다. 반도체층(120) 및 보조 게이트 전극들(110)의 적층 구조는 보조 트랜지스터들(TA)을 구성할 수 있다. 이에 따르면, 메모리셀들(TM)은 비트 라인(BL) 및 공통 소오스 라인(CSL) 사이에 낸드 구조로 배치되고, 보조 트랜지스터들(TA)은 소오스/드레인을 유도하기 위해서 메모리셀들(TM)의 인접한 둘 사이에 개재될 수 있다. 메모리셀들(TM) 및 보조 트랜지스터들(TA)의 수는 예시적으로 도시되었고, 이 실시예를 제한하지 않는다.
메모리셀들(TM)은 워드 라인들(WL)에 결합되고, 보조 트랜지스터들(TA)은 보조 라인들(AL)에 결합될 수 있다. 보조 라인들(AL)은 서로 연결될 수 있고, 보조 라인들(AL)에 공통으로 소오스/드레인 전압(Vds)을 인가함으로써 메모리셀들(TM)을 연결할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 칩(300)을 보여주는 블록도이다.
도 9를 참조하면, 메모리셀 어레이(310)는 도 4 내지 도 8에서 설명한 메모리셀들의 어레이 배치를 포함할 수 있다. 예를 들어, 도 7 및 도 8은 하나의 낸드 스트링 구조의 어레이 배치에 해당할 수 있다. 메모리셀 어레이(310)는 X-버퍼 & 로우 디코더(320) 및 Y-버퍼 & 칼럼 디코더(330)와 신호를 주고받도록 결합될 수 있다. 예를 들어, 메모리셀 어레이(310)의 워드 라인들(예컨대, 도 8의 WL 참조)이 X-버퍼 & 로우 디코더(320)에 연결될 수 있다. 또한, 메모리셀 어레이(310)의 비트 라인(예컨대, 도 8의 BL 참조)이 Y-버퍼 & 칼럼 디코더(330)에 연결될 수 있다. 제어 로직(340)은 X-버퍼 & 로우 디코더(320) 및 Y-버퍼 & 칼럼 디코더(330)에 결합되어, 이들을 제어할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 카드(500)를 보여주는 개략도이다.
도 10을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부로 출력할 수 있다. 예를 들어, 메모리(520)는 도 9에서 설명한 반도체 칩(300)을 포함하고, 제어기(510)는 도 1 내지 도 3에서 설명한 로직 소자를 포함할 수 있다.
이러한 메모리 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 개략적인 블록도이다.
도 11을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 도 9에서 설명한 반도체 칩(300)을 포함하고, 프로세서(610)는 도 1 내지 도 3에서 설명한 로직 소자를 포함할 수 있다.
예를 들어, 이러한 시스템(600)은 메모리(620)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 12 내지 도 19는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도들 및 단면도들이다.
도 12 및 도 13을 참조하면, 기판(105) 상에 보조 게이트 전극들(110)을 형성할 수 있다. 예를 들어, 기판(105) 상에 도전층을 형성한 후, 이를 패터닝하여 보조 게이트 전극들(110)을 형성할 수 있다. 이러한 패터닝은 포토리소그래피 및 식각 기술을 이용할 수 있다.
이어서, 보조 게이트 전극들(110) 상에 보조 게이트 절연층(115)을 형성할 수 있다. 예를 들어, 보조 게이트 절연층(115)은 기판(105) 상에 보조 게이트 전극들(110)을 덮도록 형성할 수 있다. 예를 들어, 보조 게이트 절연층(115)은 화학기상증착(CVD)법 또는 원자층 증착(ALD)법을 이용하여 형성할 수 있다.
도 14 및 도 15를 참조하면, 보조 게이트 절연층(115) 상에 반도체층들(120)을 형성할 수 있다. 예를 들어, 반도체층들(120)은 나노튜브들, 나노와이어들 또는 에피택셜 반도체층들을 보조 게이트 전극들(110)을 가로질러 신장하도록 형성할 수 있다. 반도체층들(120)의 수는 반도체 소자의 용량에 따라서 적절하게 선택될 수 있다.
도 16 및 도 17을 참조하면, 반도체층들(120) 상에 게이트 절연층(130)을 형성할 수 있다. 예를 들어, 게이트 절연층(130)은 화학기상증착(CVD)법 또는 원자층 증착(ALD)법을 이용하여 형성할 수 있다. 선택적으로, 게이트 절연층(130)은 적절한 크기로 패터닝될 수 있다.
도 18 및 도 19를 참조하면, 게이트 절연층(130) 상에 게이트 전극(140)을 형성할 수 있다. 예를 들어, 게이트 전극(140)은 적절한 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 선택적으로, 게이트 절연층(130)과 게이트 전극(140)이 동시에 패터닝될 수도 있다.
한편, 반도체층들(120) 상에 소오스/드레인 전극들(145)을 더 형성할 수도 있다. 소오스/드레인 전극들(145)은 적절한 도전층을 반도체층들(120) 상에 형성한 후, 이를 패터닝하여 형성할 수 있다. 선택적으로, 소오스/드레인 전극들(145)은 게이트 전극(140)과 동시에 형성될 수도 있다.
도 20 및 도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도 및 단면도이다. 이 실시예에 따른 제조 방법은 전술한 도 12 내지 도 19의 제조 방법에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다. 도 20 및 도 21은 도 14 및 도 15에 이어서 제공될 수 있다.
도 20 및 도 21을 참조하면, 반도체층들(120) 상에 터널링 절연층(132)을 형성할 수 있다. 이어서, 터널링 절연층(132) 상에 전하 저장층(134)을 형성할 수 있다. 이어서, 전하 저장층(134) 상에 블로킹 절연층(136)을 형성할 수 있다. 터널링 절연층(132), 전하 저장층(134) 및 블로킹 절연층(136)은 적절한 물질막 형성 방법, 예컨대 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 적절한 패터닝 방법을 이용하여 형성할 수 있다.
이어서, 도 18 및 도 19의 설명을 참조하여, 블로킹 절연층(136) 상에 게이트 전극(140)을 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 반도체 소자의 동작 방법을 보여주는 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 5는 도 4의 반도체 소자의 V-V'선에서 절취한 단면도이고;
도 6의 도 4의 반도체 소자의 동작 방법을 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이고;
도 8은 도 7의 반도체 소자의 등가 회로도이고;
도 9는 본 발명의 일 실시예에 따른 메모리 칩을 보여주는 블록도이고;
도 10은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고;
도 11은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이고;
도 12 내지 도 19는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도들 및 단면도들이고; 그리고
도 20 및 도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도 및 단면도이다.

Claims (19)

  1. 적어도 하나의 반도체층;
    상기 적어도 하나의 반도체층 위의 적어도 하나의 게이트 전극;
    상기 적어도 하나의 반도체층 내에 전계효과에 의한 소오스/드레인 영역들을 유도하기 위해서 상기 적어도 하나의 반도체층 아래에 배치된 적어도 한 쌍의 보조 게이트 전극들을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층의 양면 상에서 상기 적어도 하나의 게이트 전극과 엇갈리게 배치된 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 한 쌍의 보조 게이트 전극들의 단부들과 상기 적어도 하나의 게이트 전극의 양쪽 단부들은 중첩된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 게이트 전극 및 상기 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층을 가로질러 신장된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 적어도 하나의 반도체층 아래의 기판을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 전계효과에 의한 소오스/드레인 영역들과 결합되도록 상기 적어도 하나의 반도체층 상에 배치된 소오스/드레인 전극들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 반도체층 및 상기 적어도 하나의 게이트 전극 사이의 적어도 하나의 게이트 절연층; 및
    상기 적어도 한 쌍의 보조 게이트 전극들 및 상기 적어도 하나의 반도체층 사이의 적어도 하나의 보조 게이트 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 적어도 한 쌍의 보조 게이트 전극들 및 상기 적어도 하나의 반도체층 사이의 적어도 하나의 보조 게이트 절연층; 및
    상기 적어도 하나의 반도체층 및 상기 적어도 하나의 게이트 전극 사이의 적어도 하나의 전하 저장층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 반도체층 및 상기 적어도 하나의 전하 저장층 사이의 적어도 하나의 터널링 절연층; 및
    상기 적어도 하나의 전하 저장층 및 상기 적어도 하나의 게이트 전극 사이의 적어도 하나의 블로킹 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서, 상기 적어도 하나의 반도체층은 적어도 하나의 나노와이어 또는 적어도 하나의 나노튜브를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서, 상기 적어도 하나의 반도체층은 적어도 하나의 반도체 에피택셜층을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 적어도 하나의 반도체층;
    상기 적어도 하나의 반도체층 위의 복수의 게이트 전극들;
    상기 적어도 하나의 반도체층 및 상기 복수의 게이트 전극들 사이의 적어도 하나의 전하 저장층; 및
    상기 적어도 하나의 반도체층 내에 전계효과에 의한 소오스/드레인 영역들을 유도하기 위해서 상기 적어도 하나의 반도체층 아래에 상기 복수의 게이트 전극들과 엇갈리게 배치된 복수의 보조 게이트 전극들을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서, 상기 복수의 게이트 전극들은 낸드 구조로 배열된 것을 특징으로 하는 반도체 소자.
  14. 기판 상에 적어도 한 쌍의 보조 게이트 전극들을 형성하는 단계;
    상기 적어도 한 쌍의 보조 게이트 전극들 상에 적어도 하나의 반도체층을 형성하는 단계; 및
    상기 적어도 하나의 반도체층 상에 적어도 하나의 게이트 전극을 형성하는 단계를 포함하고,
    상기 적어도 한 쌍의 보조 게이트 전극들은 상기 적어도 하나의 반도체층에 전계효과에 의한 소오스/드레인 영역들을 유도하도록 배치된 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 적어도 하나의 반도체층을 형성하기 전에, 상기 적어도 한 쌍의 보조 게이트 전극들 상에 적어도 하나의 보조 게이트 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
  16. 제 14 항에 있어서, 상기 적어도 하나의 게이트 전극을 형성하기 전에, 상기 적어도 하나의 반도체층 상에 적어도 하나의 게이트 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 14 항에 있어서, 상기 적어도 하나의 게이트 전극을 형성하기 전에,
    상기 적어도 하나의 반도체층 상에 적어도 하나의 전하 저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 적어도 하나의 전하 저장층을 형성하기 전에 상기 적어도 하나의 반도체층 상에 적어도 하나의 터널링 절연층을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 게이트 전극들 형성하기 전에, 상기 적어도 하나의 전하 저장층 상에 적어도 하나의 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 14 항에 있어서, 상기 전계효과에 의한 소오스/드레인 영역들에 결합되도록 상기 적어도 하나의 반도체층 상에 소오스/드레인 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406574B1 (en) 2007-08-09 2016-08-02 Cypress Semiconductor Corporation Oxide formation in a plasma process
KR102395563B1 (ko) 2016-07-25 2022-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
TWI695205B (zh) * 2018-08-10 2020-06-01 友達光電股份有限公司 影像感測顯示裝置以及影像處理方法
CN110212035B (zh) * 2018-08-10 2023-12-19 友达光电股份有限公司 晶体管结构及其操作方法
KR20210081623A (ko) * 2019-12-24 2021-07-02 엘지디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11504761A (ja) * 1995-01-19 1999-04-27 リットン システムズ カナダ リミテッド フラットパネル画像素子
US8779597B2 (en) * 2004-06-21 2014-07-15 Sang-Yun Lee Semiconductor device with base support structure
EP0968537B1 (en) * 1997-08-22 2012-05-02 Creator Technology B.V. A method of manufacturing a field-effect transistor substantially consisting of organic materials
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
DE60301582T2 (de) * 2002-02-09 2006-06-22 Samsung Electronics Co., Ltd., Suwon Speicheranordnung mit Kohlenstoffnanoröhre und Verfahren zur Herstellung der Speicheranordnung
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
WO2006060476A2 (en) * 2004-12-01 2006-06-08 William Marsh Rice University Fibers comprised of epitaxially grown single-wall carbon nanotubes, and a method for added catalyst and continuous growth at the tip
US7492015B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
US7345344B2 (en) * 2006-02-16 2008-03-18 Freescale Semiconductor, Inc. Embedded substrate interconnect for underside contact to source and drain regions
KR101036692B1 (ko) 2006-10-09 2011-05-24 충북대학교 산학협력단 다중 양자점 나노소자의 제작방법 및 그에 따른 다중 양자점 나노소자
KR100881185B1 (ko) * 2006-12-20 2009-02-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR101169396B1 (ko) * 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR20080069866A (ko) * 2007-01-24 2008-07-29 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20080087580A (ko) * 2007-03-27 2008-10-01 삼성전자주식회사 비휘발성 메모리 소자의 제조 방법
US7714375B2 (en) * 2007-06-08 2010-05-11 Macronix International Co., Ltd. Flash memory with 4-bit memory cell
KR20100032211A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법

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