JPH11289021A

JPH11289021A - 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ

Info

Publication number: JPH11289021A
Application number: JP9006198A
Authority: JP
Inventors: Fukuo Owada; 福夫大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-02
Filing date: 1998-04-02
Publication date: 1999-10-19

Abstract

(57)【要約】【課題】メモリ保持・読み出し特性が良好な多値フラ
ッシュメモリの提供。【解決手段】フラッシュメモリにおいて、半導体基板
に形成された一対のソース領域およびドレイン領域と、
ソース領域とドレイン領域の間のチャネル部上に形成さ
れかつ膜界面付近のトラップに電荷を蓄積できる多層の
トンネル絶縁膜からなるゲート絶縁膜と、ゲート絶縁膜
上に形成されかつ電荷を蓄積できる浮遊ゲートと、浮遊
ゲート上に層間絶縁膜を介して形成された制御ゲートと
を有し、ソース領域およびドレイン領域ならびに制御ゲ
ートにそれぞれ所定の電位を印加することによって、ゲ
ート絶縁膜内のトラップに正の電荷を蓄積する状態、ゲ
ート絶縁膜内のトラップに負の電荷を蓄積する状態、ゲ
ート絶縁膜内のトラップおよび浮遊ゲートに負の電荷を
蓄積する状態、浮遊ゲートおよびゲート絶縁膜内のトラ
ップに電荷を蓄積しない状態を選択的に発生させるよう
に構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュＥＥＰＲ
ＯＭ（electrically erasable and programmableread o
nly memory)を有する半導体集積回路装置およびその製
造方法ならびにマイクロコンピュータに係わり、特にフ
ラッシュＥＥＰＲＯＭ（以下、フラッシュメモリとも呼
称する）の多値化技術に適用して有効な技術に関する。

【０００２】

【従来の技術】不揮発性記憶素子の一つとしてフラッシ
ュメモリが知られている。フラッシュメモリとして、Ｆ
ＬＯＴＯＸ（floating-gate tunnel oxide）型やＭＮＯ
Ｓ（metal nitride oxide semiconductor)型等が知られ
ている。

【０００３】ＦＬＯＴＯＸ型は、半導体基板の表層部分
に形成したチャネル部上にトンネル酸化膜（第１ゲート
絶縁膜），浮遊ゲート（フローティングゲート：Ｆ
Ｇ），層間絶縁膜（第２ゲート絶縁膜）および制御ゲー
ト（コントロールゲート：ＣＧ）を順次重ねた構造にな
り、高電圧の印加によって前記浮遊ゲートに電荷を蓄積
したり、あるいは前記チャネル部に開放して、電荷蓄積
状態と消去状態を発生させ、この電荷蓄積状態と消去状
態を利用して１ビットの情報の書き込み，読み出しを行
う。

【０００４】ＭＮＯＳ型は、酸化膜（二酸化シリコン
膜）と窒化膜（ナイトライド膜）からなる２層の絶縁膜
の界面付近のトラップに電荷を蓄積する構造になってい
る。

【０００５】フラッシュメモリについては、たとえば、
工業調査会発行「電子材料」1993年４月号、Ｐ32〜Ｐ35
に記載されている。この文献には、１６Ｍフラッシュメ
モリのブロック図や、メモリサイズを小さくする構成と
して、ＮＯＲ形，ＮＡＮＤ形，ＤＩＮＯＲ形，ＡＮＤ形
のメモリアレイについても記載されている。

【０００６】また、単一のメモリセルを複数ビットで使
用する多値フラッシュメモリについては、日経ＢＰ社発
行「日経マイクロデバイス」1997年11月号、Ｐ124〜Ｐ1
31「製品化が始まった多値フラッシュ・メモリ」に記載
されている。多値技術の読み出し原理および動作につい
て説明されている。

【０００７】また、日経ＢＰ社発行「日経マイクロデバ
イス」1997年２月号、Ｐ62〜Ｐ71「多値と３次元セルが
必須な大容量フラッシュ・メモリー」には８値，３ビッ
ト／セルおよび１６値，４ビット／セルの実験データが
記載されている。

【０００８】また、工業調査会発行「電子材料」1997年
１月号、Ｐ47〜Ｐ51には、マイコン（マイクロコンピュ
ータ）へのフラッシュメモリの多値化技術の展開につい
て記載されている。

【０００９】

【発明が解決しようとする課題】微細加工限界および信
頼度特性によるスケーリング限界から、フラッシュメモ
リの大容量化は難しくなって来ている。そこで、メモリ
の大容量化を図る手法の一つとして、一つのメモリセル
で複数ビットのデータを保持する多値技術が開発されて
いる。

【００１０】従来の多値技術は、消去状態と、複数の電
荷蓄積状態を発生させることによって多値を得るように
なっている。、複数の電荷蓄積状態は、たとえばフロー
ティングゲート中に蓄えるエレクトロンの量の違いで発
生させている。

【００１１】しかし、この方式では、前記文献にも記載
されているように、各々のしきい値電圧に対する蓄積電
荷の分布幅の制御が難しく、しきい値のバラツキ制御が
難しい。

【００１２】本発明の目的は、読み出し特性が良好な多
値フラッシュＥＥＰＲＯＭ（半導体集積回路装置）およ
びその製造方法を提供することにある。

【００１３】本発明の他の目的は、メモリ保持特性の良
好な多値フラッシュＥＥＰＲＯＭ（半導体集積回路装
置）およびその製造方法を提供することにある。

【００１４】本発明の他の目的はメモリ保持特性が良好
で読み出し特性が優れたフラッシュＥＥＰＲＯＭを有す
るマイクロコンピュータを提供することにある。

【００１５】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１７】（１）不揮発性記憶素子を有し、かつ不揮
発性記憶素子の１セルの情報記憶数が３値以上になる半
導体集積回路装置であって、前記情報記憶手段が正の電
荷を蓄積する手段，負の電荷を蓄積する手段，電荷を蓄
積しない手段を有する。

【００１８】不揮発性記憶素子を有する半導体集積回路
装置であって、半導体基板の活性領域の表層部分に形成
された一対のソース領域およびドレイン領域と、前記ソ
ース領域と前記ドレイン領域の間のチャネル部上に形成
されかつ膜界面付近のトラップに電荷を蓄積できる多層
のトンネル絶縁膜からなるゲート絶縁膜と、前記ゲート
絶縁膜上に形成されかつ電荷を蓄積できる浮遊ゲート
と、前記浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有し、前記ソース領域および前記ドレイ
ン領域ならびに前記制御ゲートにそれぞれ所定の電位を
印加することによって、前記ゲート絶縁膜内のトラップ
に正の電荷を蓄積する状態、前記ゲート絶縁膜内のトラ
ップに負の電荷を蓄積する状態、前記ゲート絶縁膜内の
トラップおよび前記浮遊ゲートに負の電荷を蓄積する状
態、前記浮遊ゲートおよび前記ゲート絶縁膜内のトラッ
プに電荷を蓄積しない状態を選択的に発生させるように
構成した不揮発性記憶素子を有する。

【００１９】前記正の電荷を蓄積する手段では前記ゲー
ト絶縁膜内のトラップに正の電荷を蓄積し、前記負の電
荷を蓄積する手段では前記ゲート絶縁膜内のトラップに
負の電荷を蓄積または前記ゲート絶縁膜内のトラップお
よび前記浮遊ゲートに負の電荷を蓄積する構成になって
いる。

【００２０】前記ゲート絶縁膜は前記活性領域上に順次
重ねて形成される二酸化シリコン膜と窒化膜、または二
酸化シリコン膜および窒化膜ならびに二酸化シリコン膜
で構成されている。

【００２１】前記浮遊ゲートは下層浮遊ゲート膜と上層
浮遊ゲート膜とからなる２層構造であり、下層浮遊ゲー
ト膜は前記ゲート絶縁膜と同一パターンであり、上層浮
遊ゲート膜は下層浮遊ゲート膜よりも面積が大きく前記
制御ゲートとの間の容量が前記下層浮遊ゲート膜と半導
体基板との間の容量よりも大きくなっている。

【００２２】前記ソース領域に電気的に接触するソース
線を構成する拡散層および前記ドレイン領域に電気的に
接触するビット線を構成する拡散層が前記活性領域に設
けられている。

【００２３】前記構成の半導体集積回路装置において、
前記ソース領域および前記ドレイン領域ならびに前記制
御ゲートにそれぞれ所定の電位を印加することによっ
て、前記ゲート絶縁膜内のトラップに正の電荷を蓄積す
る状態、前記ゲート絶縁膜内のトラップに負の電荷を蓄
積する状態、前記ゲート絶縁膜内のトラップおよび前記
浮遊ゲートに負の電荷を蓄積する状態、前記浮遊ゲート
および前記ゲート絶縁膜内のトラップに電荷を蓄積しな
い状態を選択的に発生させ１不揮発性記憶素子で２ビッ
トの情報を記憶できる構成になっている。

【００２４】このような半導体集積回路装置は以下の方
法によって製造される。

【００２５】半導体基板の活性領域の表層部分に形成さ
れた一対のソース領域およびドレイン領域と、前記ソー
ス領域と前記ドレイン領域の間のチャネル部上に形成さ
れかつ膜界面付近のトラップに電荷を蓄積できる多層の
トンネル絶縁膜からなるゲート絶縁膜と、前記ゲート絶
縁膜上に形成されかつ電荷を蓄積できる浮遊ゲートと、
前記浮遊ゲート上に層間絶縁膜を介して形成された制御
ゲートとを有し、前記ソース領域および前記ドレイン領
域ならびに前記制御ゲートにそれぞれ所定の電位を印加
することによって、前記ゲート絶縁膜内のトラップに正
の電荷を蓄積する状態、前記ゲート絶縁膜内のトラップ
に負の電荷を蓄積する状態、前記ゲート絶縁膜内のトラ
ップおよび前記浮遊ゲートに負の電荷を蓄積する状態、
前記浮遊ゲートおよび前記ゲート絶縁膜内のトラップに
電荷を蓄積しない状態を選択的に発生させるように構成
した不揮発性記憶素子を有する半導体集積回路装置を製
造する方法であって、表面の一部に少なくとも活性領域
を有する半導体基板を用意する工程と、前記活性領域上
に前記ゲート絶縁膜形成のためのトンネル絶縁膜を構成
する第１のゲート絶縁膜を形成する工程と、前記第１の
ゲート絶縁膜上にトンネル絶縁膜を構成する第２のゲー
ト絶縁膜を形成して電荷を蓄積するための界面付近を形
成する工程と、前記第２のゲート絶縁膜上に浮遊ゲート
形成用導体膜を形成する工程と、前記浮遊ゲート形成用
導体膜上に層間絶縁膜を形成する工程と、前記層間絶縁
膜上に制御ゲート形成用導体膜を形成する工程と、前記
制御ゲート形成用導体膜上に絶縁膜を形成する工程と、
前記絶縁膜およびその下層の前記制御ゲート形成用導体
膜をエッチングして絶縁膜が乗る制御ゲートを形成する
工程と、前記絶縁膜および前記制御ゲートをマスクとし
て前記層間絶縁膜，前記浮遊ゲート形成用導体膜，前記
第１および第２のゲート絶縁膜を順次エッチングして層
間絶縁膜，浮遊ゲート，前記第１および第２のゲート絶
縁膜からなるゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜，前記浮遊ゲート，前記層間絶縁膜，前記制御
ゲートおよび前記絶縁膜からなる多層膜をマスクとして
前記多層膜の両端側の前記活性領域にソース領域または
ドレイン領域となる半導体領域を形成する工程と、前記
多層膜の両端面に絶縁膜からなる側壁を形成する工程と
を有する。

【００２６】前記第２のゲート絶縁膜形成膜の上に第３
のゲート絶縁膜形成膜を形成する。前記第１のゲート絶
縁膜形成膜を二酸化シリコン膜で形成し、前記第２のゲ
ート絶縁膜形成膜を窒化膜で形成し、前記第３のゲート
絶縁膜形成膜を二酸化シリコン膜で形成する。

【００２７】（２）前記手段（１）の構成の半導体集積
回路装置は以下の方法によって製造される。

【００２８】半導体基板の活性領域の表層部分に形成さ
れた一対のソース領域およびドレイン領域と、前記ソー
ス領域と前記ドレイン領域の間のチャネル部上に形成さ
れかつ膜界面付近のトラップに電荷を蓄積できる多層の
トンネル絶縁膜からなるゲート絶縁膜と、前記ゲート絶
縁膜上に形成されかつ電荷を蓄積できる浮遊ゲートと、
前記浮遊ゲート上に層間絶縁膜を介して形成された制御
ゲートとを有し、前記浮遊ゲートは下層浮遊ゲート膜と
上層浮遊ゲート膜とからなる２層構造であり、下層浮遊
ゲート膜は前記ゲート絶縁膜と同一パターンであり、上
層浮遊ゲート膜は下層浮遊ゲート膜よりも面積が大きく
前記制御ゲートとの間の容量が前記下層浮遊ゲート膜と
半導体基板との間の容量よりも大きくなり、前記ソース
領域および前記ドレイン領域ならびに前記制御ゲートに
それぞれ所定の電位を印加することによって、前記ゲー
ト絶縁膜内のトラップに正の電荷を蓄積する状態、前記
ゲート絶縁膜内のトラップに負の電荷を蓄積する状態、
前記ゲート絶縁膜内のトラップおよび前記浮遊ゲートに
負の電荷を蓄積する状態、前記浮遊ゲートおよび前記ゲ
ート絶縁膜内のトラップに電荷を蓄積しない状態を選択
的に発生させるように構成した不揮発性記憶素子を有す
る半導体集積回路装置を製造する方法であって、前記活
性領域上に前記ゲート絶縁膜形成のためのトンネル絶縁
膜を構成する第１のゲート絶縁膜を形成する工程と、前
記第１のゲート絶縁膜形成膜上にトンネル絶縁膜を構成
する第２のゲート絶縁膜形成膜を形成して電荷を蓄積す
るための界面付近を形成する工程と、前記第２のゲート
絶縁膜形成膜上に下層浮遊ゲート膜形成用導体膜を形成
する工程と、前記下層浮遊ゲート膜形成用導体膜上に保
護膜を形成する工程と、前記保護膜，下層浮遊ゲート膜
形成用導体膜および第２のゲート絶縁膜形成膜を同一パ
ターンにエッチングして下層浮遊ゲート膜および第２の
ゲート絶縁膜を形成する工程と、前記窒化膜を選択的に
エッチングしてゲート用マスクを形成した後、このゲー
ト用マスクを用いて下層浮遊ゲート膜形成用導体膜，第
２のゲート絶縁膜形成膜をエッチングして下層浮遊ゲー
ト膜および第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜，前記下層浮遊ゲート膜および前記
ゲート用マスクをマスクとして前記下層浮遊ゲート膜の
両端側の前記活性領域にソース領域またはドレイン領域
となる半導体領域を形成する工程と、前記第２のゲート
絶縁膜，前記下層浮遊ゲート膜および前記ゲート用マス
クの前記ソース領域およびドレイン領域側の端面に側壁
を形成する工程と、前記ゲート用マスクを除去した後前
記下層浮遊ゲート膜上に下層浮遊ゲート膜よりも面積の
広い上層浮遊ゲート膜を形成して下層浮遊ゲート膜と上
層浮遊ゲート膜で構成される浮遊ゲートを形成する工程
と、前記上層浮遊ゲート膜を被うように層間絶縁膜を形
成するとともにこの層間絶縁膜上に制御ゲートを形成す
る工程とを有する。

【００２９】前記第２のゲート絶縁膜形成膜の上に第３
のゲート絶縁膜形成膜を形成する。前記第１のゲート絶
縁膜形成膜を二酸化シリコン膜で形成し、前記第２のゲ
ート絶縁膜形成膜を窒化膜で形成し、前記第３のゲート
絶縁膜形成膜を二酸化シリコン膜で形成する。

【００３０】（３）前記手段（１）または手段（２）の
構成において、前記ソース領域および前記ドレイン領域
ならびに前記制御ゲートにそれぞれ所定の電位を印加す
ることによって、前記ゲート絶縁膜内のトラップに正の
電荷を蓄積する状態、前記ゲート絶縁膜内のトラップに
負の電荷を蓄積する状態、前記ゲート絶縁膜内のトラッ
プおよび前記浮遊ゲートに負の電荷を蓄積する状態、前
記浮遊ゲートおよび前記ゲート絶縁膜内のトラップに電
荷を蓄積しない状態を選択的に発生させ、かつ前記浮遊
ゲートにあっては負の電荷量の異なる状態を複数状態発
生させるように構成し、前記ゲート絶縁膜内のトラップ
にあっては正の電荷量の異なる状態を複数状態発生させ
るように構成されていることを特徴とする半導体集積回
路装置。

【００３１】（４）制御部やメモリ部を有するマイクロ
コンピュータであって、前記メモリ部の一部または全部
は前記手段（１），手段（２），手段（３）のうちのい
ずれかの構成の不揮発性記憶素子で構成されている。

【００３２】前記（１）の手段によれば、（ａ）ソース
領域およびドレイン領域ならびに制御ゲートにそれぞれ
所定の電位を印加することによって、ゲート絶縁膜内の
トラップに正の電荷を蓄積する状態、ゲート絶縁膜内の
トラップに負の電荷を蓄積する状態、ゲート絶縁膜内の
トラップおよび浮遊ゲートに負の電荷を蓄積する状態、
浮遊ゲートおよびゲート絶縁膜内のトラップに電荷を蓄
積しない状態を選択的に発生させることができるので、
フラッシュＥＥＰＲＯＭの１セルの情報記憶数は４値に
なり、１セルで２ビットの情報を記憶させることがで
き、メモリの大容量化が図れる。

【００３３】（ｂ）４値は相互に異なる電位印加で行
え、従来のように同一状態での電荷蓄積量の違いを利用
しないことから、メモリ保持特性が良好になり、読み出
し特性が高くなる。すなわち、４値を構成する手段は、
電荷を蓄積しない手段，正の電荷を蓄積する手段，ゲー
ト絶縁膜内のトラップに負の電荷を蓄積する手段，ゲー
ト絶縁膜内のトラップおよび浮遊ゲートに負の電荷を蓄
積する手段となり、メモリ保持が確実になり、かつ読み
出し特性が良好になる。

【００３４】（ｃ）前記ゲート絶縁膜を二酸化シリコン
膜および窒化膜ならびに二酸化シリコン膜で構成した場
合には、浮遊ゲートから前記層間絶縁膜を介して制御ゲ
ートへの電荷の漏れを抑止できる。

【００３５】（ｄ）浮遊ゲートが下層浮遊ゲート膜と上
層浮遊ゲート膜で形成され、下層浮遊ゲート膜は前記ゲ
ート絶縁膜と同一パターンであり、上層浮遊ゲート膜は
下層浮遊ゲート膜よりも面積が大きく前記制御ゲートと
の間の容量が前記下層浮遊ゲート膜と半導体基板との間
の容量よりも大きくなり、容量結合比が大きくなり、浮
遊ゲートの電界を高めることができ、制御ゲートへの印
加電圧の低下を図ることができ、素子の低電圧化が達成
できる。

【００３６】前記（２）の手段も前記手段（１）の場合
と同様な効果を得ることができる。

【００３７】前記（３）の手段によれば、前記浮遊ゲー
トにあっては負の電荷量の異なる状態を複数状態発生さ
せるように構成し、前記ゲート絶縁膜内のトラップにあ
っては正の電荷量の異なる状態を複数状態発生させるよ
うに構成されていることから、１セル当たりの情報記憶
数を４値よりも多くすることができ、さらにフラッシュ
ＥＥＰＲＯＭの大容量化を図ることができる。

【００３８】前記（４）の手段によれば、メモリ部を構
成するフラッシュＥＥＰＲＯＭは１セル当たりの情報記
憶数が４値以上になることから、メモリ部の大容量化が
図れる。また、メモリ部の信頼性も高いものとなり、マ
イクロコンピュータの信頼性向上が図れる。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００４０】（実施形態１）本実施形態１では不揮発性
記憶素子としてのフラッシュＥＥＰＲＯＭ（フラッシュ
メモリ）に本発明を適用した例について説明する。

【００４１】図１乃至図１７は本発明の一実施形態（実
施形態１）であるフラッシュＥＥＰＲＯＭに係わる図で
ある。

【００４２】本実施形態１のフラッシュＥＥＰＲＯＭ
は、たとえば、図５に示すマイクロコンピュータに組み
込まれている。マイクロコンピュータは、１チップのマ
イクロコンピュータチップ４０で構成されている。マイ
クロコンピュータチップ４０は、矩形状のシリコンから
なる半導体基板１に形成され、制御部４１，演算部４
２，メモリ部４３，入力部４４，出力部４５等を有して
いる。また、マイクロコンピュータチップ４０の周縁に
は、電極パッド４６が配置されている。

【００４３】本実施形態１では前記メモリ部４３がフラ
ッシュＥＥＰＲＯＭで構成されている。

【００４４】フラッシュＥＥＰＲＯＭは、たとえば図６
の等価回路に示すように、ＡＮＤ型のメモリアレイ構成
になっている。

【００４５】ＡＮＤ型のメモリアレイ構成では、複数
（１〜ｎ）のフラッシュＥＥＰＲＯＭ（ＦＭ：ＦＭ１〜
ＦＭｎ）が並列に接続されて１ブロックを構成し、この
１ブロックの最初のフラッシュメモリ（ＦＭ１）のドレ
インが、グローバルビット（グローバルデータ）線５０
のコンタクト５１にドレインを介して接続されるブロッ
ク選択トランジスタ５２のソースに接続される構造にな
っている。

【００４６】また、１ブロックの最後のフラッシュメモ
リ（ＦＭｎ）のソースが、グローバルソース線５５のコ
ンタクト５６にソースを介して接続されるブロック選択
トランジスタ５７のドレインに接続される構造になって
いる。

【００４７】１ブロックの各フラッシュメモリＦＭ（Ｆ
Ｍ１〜ＦＭｎ）のドレインはローカルビット（ローカル
データ）線５９に接続され、ソースはローカルソース線
５８に接続されている。

【００４８】なお、各フラッシュメモリＦＭの制御ゲー
トは各ワード線に接続される。

【００４９】通常の場合、すなわち、フラッシュメモリ
の１セルの情報記憶数が２値（１ビット）の場合は、６
４Ｍフラッシュメモリの場合、１ブロックのメモリセル
数（ワード線）は１２８となるが、本実施形態１の場
合、後述するようにフラッシュメモリの１セルの情報記
憶数が４値（２ビット）となることから、メモリセル数
（ワード線）は半分の６４となる。

【００５０】この結果、メモリ部４３の面積の縮小化あ
るいはメモリの大容量化が図れることになる。

【００５１】前記制御部４１には、特に図示しないが、
前記４値の書き込み，消去および読み出しを行う制御回
路も組み込まれている。

【００５２】前記メモリ部４３を構成するフラッシュメ
モリの構造について説明する前に、本発明のフラッシュ
メモリの特徴について簡単に説明する。

【００５３】本発明のフラッシュメモリは単一のメモリ
セルにおける情報記憶数が３値以上となる。

【００５４】また、本発明のフラッシュメモリは、情報
記憶手段が正の電荷を蓄積する手段，負の電荷を蓄積す
る手段，電荷を蓄積しない手段を有する構成になってい
る。すなわち、半導体基板の活性領域の表層部分に形成
された一対のソース領域およびドレイン領域と、前記ソ
ース領域と前記ドレイン領域の間のチャネル部上に形成
されかつ膜界面付近のトラップに電荷を蓄積できる多層
のトンネル絶縁膜からなるゲート絶縁膜と、前記ゲート
絶縁膜上に形成されかつ電荷を蓄積できる浮遊ゲート
と、前記浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有し、前記正の電荷を蓄積する手段では
前記ゲート絶縁膜内のトラップに正の電荷を蓄積し、前
記負の電荷を蓄積する手段では前記ゲート絶縁膜内のト
ラップに負の電荷を蓄積または前記ゲート絶縁膜内のト
ラップおよび前記浮遊ゲートに負の電荷を蓄積する構成
になっている。

【００５５】また、前記ソース領域および前記ドレイン
領域ならびに前記制御ゲートにそれぞれ電位を印加する
形態によっては、前記浮遊ゲートにあっては負の電荷量
の異なる状態を複数状態発生させることができるととも
に、前記ゲート絶縁膜内のトラップにあっては正の電荷
量の異なる状態を複数状態発生させることができ、より
多値化が可能な構成になっている。

【００５６】つぎに、フラッシュメモリ２０の構造につ
いて説明する。

【００５７】本実施形態１のフラッシュメモリ２０は、
図３に示すように、たとえばｐ型のシリコン（Ｓｉ）か
らなる半導体基板１の活性領域に形成されている。同図
および以下の同様の図では、説明の便宜上ウェルは省略
してある。すなわち、フラッシュメモリ２０は、たとえ
ばダブルウェル構造のｐ型ウェルに形成される。

【００５８】半導体基板１の活性領域の表層部分には、
多層のトンネル絶縁膜からなるゲート絶縁膜２１が形成
されている。この多層のトンネル絶縁膜からなるゲート
絶縁膜２１は、前記半導体基板１上に順次重ねられる薄
膜ゲート酸化膜３，ゲート窒化膜４，薄膜ゲート酸化膜
５からなり、酸化膜は熱酸化による二酸化シリコン（Ｓ
ｉＯ₂）膜となっている。ゲート窒化膜４はＳｉ₃Ｎ₄
膜（ナイトライド膜）で形成されている。各膜の厚さの
一例を挙げると、薄膜ゲート酸化膜３は３ｎｍ程度、ゲ
ート窒化膜４は１０ｎｍ程度、薄膜ゲート酸化膜５は５
ｎｍ程度である。

【００５９】また、前記ゲート絶縁膜２１の両端側の半
導体基板１の表層部分にはそれぞれｎ型の半導体領域が
形成されている。この半導体領域の一方はソース領域８
であり、他方はドレイン領域９である。

【００６０】前記ソース領域８とドレイン領域９との間
の前記ゲート絶縁膜２１の真下の表層部分がチャネル部
となる。

【００６１】前記チャネル部，ソース領域８，ドレイン
領域９は、ＳｉＯ₂膜からなる素子間分離絶縁膜２の内
側に形成されたＳｉＯ₂膜からなるフィールド絶縁膜１
２の内側の領域に形成されている。素子間分離絶縁膜２
およびフィールド絶縁膜１２の厚さの一例を挙げると、
素子間分離絶縁膜２は４００ｎｍ程度、フィールド絶縁
膜１２は２００ｎｍ程度である。

【００６２】前記フィールド絶縁膜１２の下の半導体領
域には拡散によって高不純物濃度のｎ型領域が設けられ
配線層１８，１９を形成している。一方の前記配線層１
８はソース領域８に接触してローカルソース線５８にな
り、他方の配線層１９はドレイン領域９に接触してロー
カルビット線５９になる。

【００６３】前記ゲート絶縁膜２１上にはゲート絶縁膜
２１と同一形状となりかつ一致して重なる下層浮遊ゲー
ト膜６が形成されている。この下層浮遊ゲート膜６は、
たとえば、１００ｎｍ程度のポリシリコンで形成されて
いる。また、前記ゲート絶縁膜２１および下層浮遊ゲー
ト膜６のソース領域８およびドレイン領域９の端面には
絶縁膜スペーサ１０が設けられている。この絶縁膜スペ
ーサ１０は盛り上がった前記フィールド絶縁膜１２の端
との間に形成され、下層浮遊ゲート膜６とソース領域
８，配線層１８，ドレイン領域９，配線層１９との間の
電気的絶縁分離を図っている。

【００６４】また、前記下層浮遊ゲート膜６，絶縁膜ス
ペーサ１０およびフィールド絶縁膜１２上には、前記下
層浮遊ゲート膜６よりも長い上層浮遊ゲート膜１３が設
けられている。この上層浮遊ゲート膜１３は、下層浮遊
ゲート膜６の幅と同じ幅になっているが、その長さが長
くなっている。上層浮遊ゲート膜１３は、たとえば、４
０ｎｍ程度の厚さになっている。

【００６５】これは、下層浮遊ゲート膜６と上層浮遊ゲ
ート膜１３によって構成される浮遊ゲートの下部と上部
の容量を変えて、容量の結合比をかえるためである。し
たがって、容量結合比を変えない場合には、浮遊ゲート
はこのように２層構造にする必要はない。

【００６６】また、前記上層浮遊ゲート膜１３を被うよ
うに層間絶縁膜１４が設けられている。この層間絶縁膜
１４は、たとえばＣＶＤ（気相化学成長法）によって形
成されるＳｉＮ膜／ＳｉＯ₂膜／ＳｉＮ膜／ＳｉＯ₂膜
からなっている。最下層のＳｉＯ₂膜は５ｎｍ程度，他
のＳｉＯ₂膜は３ｎｍ程度，ＳｉＮ膜は１０ｎｍ程度
で、全体で３０ｎｍ程度になっている。

【００６７】また、前記層間絶縁膜１４および素子間分
離絶縁膜２上には制御ゲート１５が設けられている。こ
の制御ゲート１５は長く延在してワード線となる。制御
ゲート１５は、たとえば、上層がタングステンシリサイ
ド（ＷＳｉ）からなるシリサイド層と、このシリサイド
層下のポリシリコン膜とからなるポリサイド膜で構成さ
れている。前記シリサイド層は、たとえば１５０ｎｍ程
度，ポリシリコン膜は１００ｎｍ程度である。

【００６８】前記下層浮遊ゲート膜６と上層浮遊ゲート
膜１３によって、浮遊ゲート（フローティングゲート：
ＦＧ）１１が形成される。

【００６９】上層浮遊ゲート膜１３は下層浮遊ゲート膜
６よりも面積が大きく前記制御ゲート１５との間の容量
が、前記下層浮遊ゲート膜６と半導体基板１との間の容
量よりも大きくなり、容量結合比が大きくなり、浮遊ゲ
ート１１の電界を高めることができ、制御ゲート１５へ
の印加電圧の低下を図ることができる。この結果、フラ
ッシュメモリ素子の低電圧化が達成できることになる。

【００７０】前記制御ゲート１５上にはメモリセル保護
絶縁膜１６が形成されている。このメモリセル保護絶縁
膜１６上には層間絶縁膜１７が設けられている。

【００７１】また、層間絶縁膜１７上には、Ａｌ等によ
るメタル配線によるグローバルビット線５０が設けられ
ている。

【００７２】図４はフラッシュメモリの１セル部分の浮
遊ゲート１１（下層浮遊ゲート膜６，上層浮遊ゲート膜
１３）および制御ゲート１５を示す模式的平面図であ
る。下層浮遊ゲート膜６と上層浮遊ゲート膜１３の幅
（Ｗ）は同一であるが、長さは下層浮遊ゲート膜６の長
さ（Ｌ₁）に比較して上層浮遊ゲート膜１３の長さ（Ｌ
₂）が長くなっている。

【００７３】また、単一のメモリセル３０の幅はＷ_C、
長さはＬ_Cになっている。

【００７４】ここで、各部の寸法の一例を挙げと、Ｗ_C
は０．８μｍ程度、Ｌ_Cは１．６μｍ程度、Ｗは０．４
μｍ程度、Ｌ₁は０．４μｍ程度、Ｌ₂は１．２μｍ程
度である。

【００７５】つぎに、このようなフラッシュメモリ２０
の製造方法について、図７乃至図１７を参照しながら説
明する。

【００７６】最初に単結晶シリコンからなる半導体基板
１を用意した後、常用の選択的熱酸化処理によって、図
７に示すように、メモリセルを形成する領域以外の半導
体基板１の主面に二酸化シリコン膜（ＳｉＯ₂膜）から
なる厚い素子間分離絶縁膜２を形成する。素子間分離絶
縁膜２の厚さは、たとえば４００ｎｍ程度である。

【００７７】つぎに、図７に示すように、ゲート絶縁膜
２１を形成するためのトンネル絶縁膜を構成する第１の
ゲート絶縁膜として薄膜ゲート酸化膜３を形成する。薄
膜ゲート酸化膜３は、熱酸化によるＳｉＯ₂膜によって
半導体基板１の表面に形成される。薄膜ゲート酸化膜３
の厚さは、たとえば３ｎｍ程度である。

【００７８】つぎに、前記第１のゲート絶縁膜上にトン
ネル絶縁膜を構成する第２のゲート絶縁膜形成膜として
窒化膜（Ｓｉ₃Ｎ₄膜）からなるゲート窒化膜４を形成
する。これにより、電荷を蓄積する界面付近（トラッ
プ）が、前記薄膜ゲート酸化膜３とゲート窒化膜４との
間に形成される。

【００７９】電荷を蓄積する界面付近を形成するだけな
らば、前記薄膜ゲート酸化膜３とゲート窒化膜４だけで
もよいが、本実施形態１では制御ゲートへの電荷の漏れ
を抑止するために、図８に示すように、第３のゲート絶
縁膜形成膜を形成する。この膜はＳｉＯ₂膜からなる薄
膜ゲート酸化膜５である。

【００８０】薄膜ゲート酸化膜３およびゲート窒化膜４
はＣＶＤ装置やプラズマＣＶＤ装置等によって形成され
る。

【００８１】たとえば、薄膜ゲート酸化膜３の厚さは３
ｎｍ程度、ゲート窒化膜４の厚さは１０ｎｍ程度、薄膜
ゲート酸化膜５の厚さは５ｎｍ程度である。

【００８２】前記薄膜ゲート酸化膜３，ゲート窒化膜４
および薄膜ゲート酸化膜５によって多層構造のゲート絶
縁膜２１が形成される。

【００８３】つぎに、ＣＶＤ装置によって、図９に示す
ように、前記ゲート窒化膜４および薄膜ゲート酸化膜５
からなる第２のゲート絶縁膜形成用絶縁膜上に浮遊ゲー
ト形成用導体膜６ａと、窒化膜からなる保護膜２３を順
次形成する。前記保護膜２３の厚さは、たとえば、１２
０ｎｍ程度になる。

【００８４】つぎに、前記保護膜２３およびその保護膜
２３以下の各層を順次選択的にエッチングし、図４に示
すような幅Ｗ，長さＬ₁の保護膜２３，下層浮遊ゲート
膜６，薄膜ゲート酸化膜５，ゲート窒化膜４を形成す
る。この際、薄膜ゲート酸化膜３は途中深さまでエッチ
ングする。

【００８５】つぎに、図１０に示すように、保護膜２
３，素子間分離絶縁膜２をマスクとして、砒素等のｎ型
決定不純物の注入（打ち込み）と拡散（アニール）処理
によって、半導体基板１の表層部分にソース領域８とド
レイン領域９を形成する。

【００８６】つぎに、図１１に示すように、半導体基板
１の主面全域に絶縁膜２４を形成する。

【００８７】つぎに、図１２に示すように異方性エッチ
ングによって前記絶縁膜２４をエッチングして、ゲート
窒化膜４，薄膜ゲート酸化膜５，下層浮遊ゲート膜６
の、ソース領域８およびドレイン領域９側の端面に側壁
（絶縁膜スペーサ）１０を形成する。

【００８８】つぎに、前記保護膜２３，絶縁膜スペーサ
１０，素子間分離絶縁膜２をマスクとして、半導体基板
１の表層に砒素等のｎ型決定不純物を注入（打ち込み）
しかつ拡散（アニール）処理することによって高濃度の
ｎ型からなる配線層１８，１９を形成する（図１２参
照）。これら配線層１８，１９はソース領域８やドレイ
ン領域９に接触し、ローカルソース線５８やローカルビ
ット線５９として使用される。なお、前記処理によっ
て、図１３に示すように、高濃度領域上には厚さ２００
ｎｍ程度の厚さのフィールド絶縁膜１２が形成される。

【００８９】つぎに、前記保護膜２３は除去され、前記
下層浮遊ゲート膜６，絶縁膜スペーサ１０を被い、絶縁
膜スペーサ１０の外側にまで延在する上層浮遊ゲート膜
１３が、被膜形成と選択エッチングによって形成される
（図１４参照）。この上層浮遊ゲート膜１３は、ポリシ
リコン膜からなり、たとえば、厚さは４０ｎｍ程度とな
る。

【００９０】前記上層浮遊ゲート膜１３は、図４に示す
ようなパターンになり、幅Ｗ、長さＬ₂になる。

【００９１】これにより、前記下層浮遊ゲート膜６と上
層浮遊ゲート膜１３によって、浮遊ゲート（フローティ
ングゲート：ＦＧ）１１が形成される。

【００９２】つぎに、半導体基板１の主面全域にＣＶＤ
法によって層間絶縁膜１４を形成する（図１５参照）。
前記層間絶縁膜１４は、たとえばＳｉＮ膜／ＳｉＯ₂膜
／ＳｉＮ膜／ＳｉＯ₂膜からなっている。最下層のＳｉ
Ｏ₂膜は５ｎｍ程度，他のＳｉＯ₂膜は３ｎｍ程度，Ｓ
ｉＮ膜は１０ｎｍ程度で、全体で３０ｎｍ程度になって
いる。

【００９３】つぎに、ＣＶＤ法とこれに続く熱処理およ
びエッチングによって、前記層間絶縁膜１４および素子
間分離絶縁膜２等の上に、制御ゲート１５が形成される
（図１６参照）。この制御ゲート１５は、たとえば、上
層がタングステンシリサイド（ＷＳｉ）からなるシリサ
イド層と、このシリサイド層下のポリシリコン膜とから
なるポリサイド膜で構成されている。前記シリサイド層
は、たとえば１５０ｎｍ程度，ポリシリコン膜は１００
ｎｍ程度である。この制御ゲート１５は長く延在してワ
ード線となる。制御ゲート１５の幅もＷとなり、浮遊ゲ
ート１１の幅（Ｗ）と同じになり、たとえば０．４μｍ
程度となっている。

【００９４】つぎに、図１７に示すように、半導体基板
１の主面全域にはメモリセル保護絶縁膜１６が形成され
る。

【００９５】さらに図１７には図示しないが、半導体基
板１の主面には層間絶縁膜１７が設けられるとともに、
コンタクト穴が形成され、かつ配線を形成するメタル被
膜の形成とパターニング等が行われ、層間絶縁膜１７上
にグローバルビット線５０等が形成される。また、図示
はしないが、半導体基板１の主面はファイナルパッシベ
ーション膜が設けられ、半導体基板１の主面に形成され
る各回路を保護するようになる。前記各絶縁膜はＣＶＤ
法等によるＳｉＯ₂膜やＳｉ₃Ｎ₄膜、あるいはその複
合膜となっている。

【００９６】つぎに、半導体基板１は縦横に切断され
て、図５に示すようなマイクロコンピュータチップ４０
が多数製造されることになる。

【００９７】つぎに、本実施形態１のフラッシュメモリ
２０において、１メモリセルの情報記憶数が４値になる
状態について説明する。

【００９８】図１（ａ）〜（ｄ）は本発明に係わるフラ
ッシュメモリの消去・書込み状態を示す模式図、図２は
フラッシュメモリにおける１セル当たりの４値の情報保
持形態を示すグラフである。

【００９９】本実施形態１のフラッシュメモリ２０で
は、電荷を蓄積する場所がゲート絶縁膜内のトラップに
電荷を蓄積するＭＮＯＳ（ＭＯＮＯＳ）構造と、浮遊ゲ
ートに電荷を蓄積するＦＬＯＴＯＸ構造を有している。

【０１００】すなわち、薄膜ゲート酸化膜３とゲート窒
化膜４との界面付近に正の電荷または負の電荷を蓄積す
るトラップが存在（ＭＮＯＳ構造）し、浮遊ゲート１１
に電荷が蓄積できるようになっている（ＦＬＯＴＯＸ構
造）。

【０１０１】また、前記浮遊ゲート１１には印加電圧を
変えることによって蓄積する電荷量が変わる。これは、
前記トラップにおいても行えるものである。

【０１０２】図１（ａ）〜（ｄ）は１メモリセルの情報
記憶数が４値となる状態を示すものである。

【０１０３】図１（ａ）は消去状態を示すものであり、
制御ゲート１５に高い負電圧（たとえば、−５〜−１０
Ｖ）を印加することで、チャネル全面で半導体基板（シ
リコン基板）１側からホール（正孔）２６を薄膜ゲート
酸化膜３とゲート窒化膜４との界面付近（トラップ）に
蓄積した状態である。

【０１０４】この消去状態の場合は、図２に示すよう
に、基準電位Ｖ₁の左側にメモリセルの電位が位置する
ことになり、２ビット情報で（０，０）になる。

【０１０５】図１（ｂ）は書込み状態（１）を示すもの
であり、制御ゲート１５には低い正の電圧（たとえば、
５Ｖ程度）を印加することで、ＦＬＯＴＯＸ構造の浮遊
ゲート１１に蓄積されている負の電荷を半導体基板１側
へ放出させるとともに、ＭＮＯＳによるトラップ（薄膜
ゲート酸化膜３とゲート窒化膜４との界面付近）に蓄積
されている正の電荷や負の電荷を半導体基板１側へ放出
させ、電荷を蓄積しない状態になる。

【０１０６】この書込み状態（１）の場合は、図２に示
すように、基準電位Ｖ₁と基準電位Ｖ₂の間にメモリセ
ルの電位が位置することになり、２ビット情報で（０，
１）になる。

【０１０７】図１（ｃ）は書込み状態（２）を示すもの
であり、制御ゲート１５には前記書込み状態（１）より
も高い正の電圧（たとえば、１０Ｖ程度）を印加するこ
とで、今度はチャネル全面で半導体基板１側からエレク
トロン２７をＭＮＯＳ部のトラップ（薄膜ゲート酸化膜
３とゲート窒化膜４との界面付近）に蓄積させる。

【０１０８】この書込み状態（２）の場合は、図２に示
すように、基準電位Ｖ₂と基準電位Ｖ₂の間にメモリセ
ルの電位が位置することになり、２ビット情報で（１，
０）になる。

【０１０９】図１（ｄ）は書込み状態（３）を示すもの
であり、制御ゲート１５に高い正電圧を印加するか、あ
るいは書込み時間を長くしてエレクトロン２７をＭＮＯ
Ｓ部のトラップ（薄膜ゲート酸化膜３とゲート窒化膜４
との界面付近）と、ＦＬＯＴＯＸ構造の浮遊ゲート１１
に蓄積する状態であり、エレクトロン２７が蓄積量が最
も大きい状態である。

【０１１０】この書込み状態（２）の場合は、図２に示
すように、基準電位Ｖ₃よりも高い位置にメモリセルの
電位が位置することになり、２ビット情報で（１，１）
になる。

【０１１１】したがって、メモリセルの電位の読み出し
を前記基準電位Ｖ₁Ｖ₂Ｖ₃に基づいて区分け検出する
ことによって、１メモリセルに４値の情報を記憶させる
ことかできる。

【０１１２】本実施形態１によれば、以下の効果を奏す
る。

【０１１３】（１）ソース領域８およびドレイン領域９
ならびに制御ゲート１５にそれぞれ所定の電位を印加す
ることによって、ゲート絶縁膜２１内のトラップに正の
電荷を蓄積する状態、ゲート絶縁膜２１内のトラップに
負の電荷を蓄積する状態、ゲート絶縁膜２１内のトラッ
プおよび浮遊ゲート１１に負の電荷を蓄積する状態、浮
遊ゲート１１およびゲート絶縁膜内２１のトラップに電
荷を蓄積しない状態を選択的に発生させることができる
ので、フラッシュＥＥＰＲＯＭの１セルの情報記憶数は
４値になり、１セルで２ビットの情報を記憶させること
ができ、メモリの大容量化が図れる。

【０１１４】（２）前記（１）により、フラッシュＥＥ
ＰＲＯＭの面積の縮小が達成できる。

【０１１５】（３）４値は相互に異なる電位印加でで行
え、従来のように同一状態での電荷蓄積量の違いを利用
しないことから、メモリ保持特性が良好になり、読み出
し特性が高くなる。すなわち、４値を構成する手段は、
電荷を蓄積しない手段，正の電荷を蓄積する手段，ゲー
ト絶縁膜２１内のトラップに負の電荷を蓄積する手段，
ゲート絶縁膜２１内のトラップおよび浮遊ゲート１１に
負の電荷を蓄積する手段となり、メモリ保持が確実にな
り、かつ読み出し特性が良好になる。

【０１１６】（４）前記ゲート絶縁膜２１を二酸化シリ
コン膜および窒化膜ならびに二酸化シリコン膜で構成し
ていることから、浮遊ゲート１１から前記層間絶縁膜１
４を介して制御ゲート１５への電荷の漏れを抑止でき
る。

【０１１７】（５）浮遊ゲート１１が下層浮遊ゲート膜
６と上層浮遊ゲート膜１３で形成され、下層浮遊ゲート
膜６は前記ゲート絶縁膜２１と同一パターンであり、上
層浮遊ゲート膜１３は下層浮遊ゲート膜６よりも面積が
大きく前記制御ゲート１５との間の容量が前記下層浮遊
ゲート膜６と半導体基板１との間の容量よりも大きくな
り、容量結合比が大きくなり、浮遊ゲート１１の電界を
高めることができ、制御ゲート１５への印加電圧の低下
を図ることができ、素子の低電圧化が達成できる。

【０１１８】（６）本実施形態１のフラッシュＥＥＰＲ
ＯＭによってメモリ部４３を構成したマイクロコンピュ
ータでは、１メモリセル当たりの情報記憶数が４値以上
になることから、メモリ部の大容量化が図れる。また、
メモリ部４３の信頼性も高いものとなり、マイクロコン
ピュータの信頼性向上が図れる。さらに、マイクロコン
ピュータチップの小型化も達成できる。

【０１１９】なお、本実施形態１のフラッシュメモリ２
０において、制御ゲート１５等に印加する電位をそれぞ
れ変えて、前記浮遊ゲート１１において負の電荷量の異
なる状態を複数状態発生させるように構成して、１メモ
リセル当たりの情報記憶数を４値よりも多い多値構成に
することか可能である。この多値構成は、前記ゲート絶
縁膜２１内のトラップにおいて、正の電荷量の異なる状
態を複数状態発生させるように構成しても行えるととも
に、前記浮遊ゲート１１での多値化との併用によってさ
らに多値化が達成できる。この結果、３ビット，４ビッ
ト化も可能である。

【０１２０】（実施形態２）図１８乃至図２７は本発明
の他の実施形態（実施形態２）であるフラッシュＥＥＰ
ＲＯＭに係わる図である。

【０１２１】本実施形態２のフラッシュメモリ２０は、
前記実施形態１のフラッシュメモリ２０と同様に、電荷
を蓄積する場所がゲート絶縁膜内のトラップに電荷を蓄
積するＭＮＯＳ（ＭＯＮＯＳ）構造と、浮遊ゲートに電
荷を蓄積するＦＬＯＴＯＸ構造を有している。

【０１２２】すなわち、薄膜ゲート酸化膜とゲート窒化
膜との界面付近に正の電荷または負の電荷を蓄積するト
ラップが存在（ＭＮＯＳ構造）し、浮遊ゲートに電荷が
蓄積できるようになっている（ＦＬＯＴＯＸ構造）。

【０１２３】また、制御ゲート等に印加する電位制御に
よって、前記実施形態１と同様にＭＮＯＳ部およびＦＬ
ＯＴＯＸ部に、電荷量の異なる複数の状態をそれぞれ発
生させることができ、１メモリセル当たりの情報記憶数
を４値よりも多くすることができる。

【０１２４】また、本実施形態２のフラッシュメモリ
は、ＮＯＲ，ＮＡＮＤ，ＤｉＮＯＲ等のアレイ構成に適
する構造になっている。これらの構成において、メモリ
セルは同一構造となるが配線は異なる。

【０１２５】つぎに、本実施形態２のフラッシュメモリ
２０の構造について、図１８を参照しながら説明する。
本実施形態２ではＮＯＲ型構成で説明する。

【０１２６】本実施形態２のフラッシュメモリ２０は、
たとえばｐ型のシリコン（Ｓｉ）からなる半導体基板１
に形成されている。

【０１２７】半導体基板１の活性領域の表層部分には、
多層のトンネル絶縁膜からなるゲート絶縁膜２１が形成
されている。このゲート絶縁膜２１は、前記半導体基板
１上に順次重ねられる薄膜ゲート酸化膜３，ゲート窒化
膜４，薄膜ゲート酸化膜５からなり、酸化膜は熱酸化に
よる二酸化シリコン（ＳｉＯ₂）膜となっている。ゲー
ト窒化膜４はＳｉ₃Ｎ₄膜（ナイトライド膜）で形成さ
れている。各膜の厚さの一例を挙げると、薄膜ゲート酸
化膜３は３ｎｍ程度、ゲート窒化膜４は１０ｎｍ程度、
薄膜ゲート酸化膜５は５ｎｍ程度であり、前記実施形態
１の場合と同様である。

【０１２８】また、前記ゲート絶縁膜２１上には浮遊ゲ
ート１１，層間絶縁膜１４，制御ゲート１５，絶縁膜７
が積層形成されている。

【０１２９】前記浮遊ゲート１１は１００ｎｍ程度のポ
リシリコンで形成されている。層間絶縁膜１４は、たと
えばＣＶＤ法によって形成されるＳｉＮ膜／ＳｉＯ₂膜
／ＳｉＮ膜／ＳｉＯ₂膜からなっている。最下層のＳｉ
Ｏ₂膜は５ｎｍ程度，他のＳｉＯ₂膜は３ｎｍ程度，Ｓ
ｉＮ膜は１０ｎｍ程度で、全体で３０ｎｍ程度になって
いる。制御ゲート１５はたとえば、上層がタングステン
シリサイド（ＷＳｉ）からなるシリサイド層と、このシ
リサイド層下のポリシリコン膜とからなるポリサイド膜
で構成されている。前記シリサイド層は、たとえば１５
０ｎｍ程度，ポリシリコン膜は１００ｎｍ程度である。
前記絶縁膜７はＣＶＤ法によるＳｉＯ_２膜等で形成され
ている。

【０１３０】前記ゲート絶縁膜２１，浮遊ゲート１１，
層間絶縁膜１４，制御ゲート１５および絶縁膜７は同一
矩形パターンの積層構造になっている。

【０１３１】また、これらゲート絶縁膜２１，浮遊ゲー
ト１１，層間絶縁膜１４，制御ゲート１５および絶縁膜
７の両端には側壁（絶縁膜スペーサ）１０が設けられて
いる。この絶縁膜スペーサ１０は、たとえば、ＣＶＤ法
によるＳｉＯ_２膜で形成され、たとえばゲート長方向
に延在している。この延在長さ（張出長さ）は、たとえ
ば０．３ｎｍ程度である。

【０１３２】また、前記ゲート絶縁膜２１の両端側の半
導体基板１の表層部分には、それぞれｎ型の半導体領域
が形成されている。この半導体領域の一方はソース領域
８であり、他方はドレイン領域９である。そして、前記
ソース領域８とドレイン領域９との間の前記ゲート絶縁
膜２１の真下の表層部分がチャネル部となる。

【０１３３】また、前記絶縁膜スペーサ１０の外側の端
部分から外側に掛けて高不純物濃度のｎ型領域が設けら
れ配線層１８，１９を形成している。一方の前記配線層
１８はソース領域８に接触してローカルソース線５８に
なり、他方の配線層１９はドレイン領域９に接触してロ
ーカルビット線５９になる。

【０１３４】前記ソース領域８およびドレイン領域９
は、その形成時、絶縁膜７をマスクとする不純物注入と
拡散によって形成され、前記配線層１８，１９は、その
形成時、絶縁膜７およびその両端の絶縁膜スペーサ１０
をマスクとする不純物注入と拡散によって形成されるこ
とから、高精度に形成される。

【０１３５】前記半導体基板１の表面や絶縁膜７および
絶縁膜スペーサ１０は、メモリセル保護絶縁膜１６で被
われている。前記メモリセル保護絶縁膜１６は層間絶縁
膜１７によって被われている。また、前記層間絶縁膜１
７上には、Ａｌ等によるメタル配線によるビット線（デ
ータ）３５が設けられている。このビット線３５は、コ
ンタクト穴に充填された導体３６を介して前記配線層１
９（ローカルビット線５９）に接続されている。

【０１３６】図１９はメモリセルのセルサイズ（長さｆ
_C，幅ｈ_C）と、ゲート絶縁膜２１や浮遊ゲート１１等
のサイズ（長さｆ，幅ｈ）を示す図である。すなわち、
ゲート絶縁膜２１のトラップ領域や浮遊ゲート１１によ
る電荷蓄積領域の大きさは、長さｆ，幅ｈになり、たと
えば長さｆは０．６ｎｍ程度、幅ｈは１．２ｎｍ程度に
なる。また、メモリセルの長さｆ_Cは１．２ｎｍ程度、
幅ｈ_Cは１．６ｎｍ程度である。

【０１３７】本実施形態２のフラッシュメモリ２０は、
前記実施形態１のフラッシュメモリ２０と同一の効果を
有する。

【０１３８】すなわち、本実施形態２のフラッシュメモ
リ２０においては、ソース領域８およびドレイン領域９
ｎｍ程度制御ゲート１５それぞれ所定の電位を印加する
ことによって、前記ゲート絶縁膜２１内のトラップに正
の電荷を蓄積する状態、前記ゲート絶縁膜２１内のトラ
ップに負の電荷を蓄積する状態、前記ゲート絶縁膜２１
内のトラップおよび前記浮遊ゲート１１に負の電荷を蓄
積する状態、前記浮遊ゲート１１および前記ゲート絶縁
膜２１内のトラップに電荷を蓄積しない状態を選択的に
発生させ１メモリセル（不揮発性記憶素子）で２ビット
の情報を記憶できることができる。

【０１３９】つぎに、このようなフラッシュメモリ２０
の製造方法について、図２０乃至図２７を参照しながら
説明する。

【０１４０】最初に単結晶シリコンからなる半導体基板
１を用意した後、図２０に示すように、ゲート絶縁膜２
１を形成するためのトンネル絶縁膜を構成する第１のゲ
ート絶縁膜として薄膜ゲート酸化膜３を形成する。薄膜
ゲート酸化膜３は、熱酸化によるＳｉＯ₂膜によって半
導体基板１の表面に形成される。薄膜ゲート酸化膜３の
厚さは、たとえば３ｎｍ程度である。

【０１４１】つぎに、前記第１のゲート絶縁膜上にトン
ネル絶縁膜を構成する第２のゲート絶縁膜形成膜として
窒化膜（Ｓｉ₃Ｎ₄膜）からなるゲート窒化膜４を形成
する。これにより、電荷を蓄積する界面付近（トラッ
プ）が、前記薄膜ゲート酸化膜３とゲート窒化膜４との
間に形成される。

【０１４２】電荷を蓄積する界面付近を形成するだけな
らば、前記薄膜ゲート酸化膜３とゲート窒化膜４だけで
もよいが、本実施形態２では制御ゲートへの電荷の漏れ
を抑止するために、図２１に示すように、第３のゲート
絶縁膜形成膜を形成する。この膜はＳｉＯ₂膜からなる
薄膜ゲート酸化膜５である。

【０１４３】薄膜ゲート酸化膜３およびゲート窒化膜４
はＣＶＤ装置やプラズマＣＶＤ装置等によって形成され
る。

【０１４４】たとえば、薄膜ゲート酸化膜３の厚さは３
ｎｍ程度、ゲート窒化膜４の厚さは１０ｎｍ程度、薄膜
ゲート酸化膜５の厚さは５ｎｍ程度である。

【０１４５】つぎに、ＣＶＤ装置によって、図２２に示
すように、前記ゲート窒化膜４および薄膜ゲート酸化膜
５からなる第２のゲート絶縁膜上に浮遊ゲート形成用導
体膜１１ａと層間絶縁膜１４を順次形成する。前記浮遊
ゲート形成用導体膜１１ａはポリシリコンからなり、そ
の厚さはたとえば１００ｎｍ程度である。また、層間絶
縁膜１４は、たとえばＳｉＮ膜／ＳｉＯ₂膜／ＳｉＮ膜
／ＳｉＯ₂膜からなっている。最下層のＳｉＯ₂膜は５
ｎｍ程度，他のＳｉＯ₂膜は３ｎｍ程度，ＳｉＮ膜は１
０ｎｍ程度で、全体で３０ｎｍ程度になっている。

【０１４６】つぎに、ＣＶＤ装置によって、図２３に示
すように、前記層間絶縁膜１４上に制御ゲート形成用導
体膜１５ａと絶縁膜７を形成する。この制御ゲート形成
用導体膜１５ａは、たとえば、上層がタングステンシリ
サイド（ＷＳｉ）からなるシリサイド層と、このシリサ
イド層下のポリシリコン膜とからなるポリサイド膜で構
成されている。前記シリサイド層は、たとえば１５０ｎ
ｍ程度，ポリシリコン膜は１００ｎｍ程度である。前記
絶縁膜７はＳｉＯ₂膜で形成されている。

【０１４７】つぎに、図２４に示すように、前記絶縁膜
７およびその下層の前記制御ゲート形成用導体膜１５ａ
をエッチングして絶縁膜７が乗る制御ゲート１５を形成
する。

【０１４８】つぎに、図２５に示すように、前記絶縁膜
７および制御ゲート１５をマスクとして、下層の層間絶
縁膜１４，浮遊ゲート形成用導体膜１１ａ，薄膜ゲート
酸化膜５，ゲート窒化膜４，薄膜ゲート酸化膜３を順次
エッチングして層間絶縁膜１４，浮遊ゲート１１，薄膜
ゲート酸化膜５，ゲート窒化膜４，薄膜ゲート酸化膜３
を形成する。薄膜ゲート酸化膜３，ゲート窒化膜４およ
び薄膜ゲート酸化膜５によってゲート絶縁膜２１が形成
される。

【０１４９】つぎに、図２５に示すように、前記ゲート
絶縁膜２１（薄膜ゲート酸化膜３，ゲート窒化膜４，薄
膜ゲート酸化膜５），浮遊ゲート１１，層間絶縁膜１
４，制御ゲート１５，絶縁膜７からなる多層膜の両端側
の半導体基板１の活性領域表層部に、ｎ型決定不純物の
注入（打ち込み）と拡散（アニール）処理によってｎ型
のソース領域８とドレイン領域９を形成する。

【０１５０】つぎに、図２６に示すように、半導体基板
１の主面全域にＳｉＯ₂膜からなる絶縁膜２４を形成し
た後、この絶縁膜２４を異方エッチングして、前記ゲー
ト絶縁膜２１から絶縁膜７による積層構成される多層膜
のソース領域８およびドレイン領域９側の端面に側壁
（絶縁膜スペーサ）１０を形成する（図２７参照）。こ
の絶縁膜スペーサ１０の張り出し長さは、たとえば０．
３ｍｍ程度である。

【０１５１】つぎに、絶縁膜７および絶縁膜スペーサ１
０をマスクとして、半導体基板１の主面にｎ型決定不純
物の注入（打ち込み）と拡散（アニール）処理を行い、
高濃度のｎ型拡散層からなる配線層１８，１９を形成す
る。

【０１５２】その後、図１８に示すように、半導体基板
１の主面全域にメモリセル保護絶縁膜１６を形成する。
ついで前記メモリセル保護絶縁膜１６上に層間絶縁膜１
７を設けられるとともに、コンタクト穴が形成され、か
つ配線を形成するメタル被膜の形成とパターニング等が
行われ、層間絶縁膜１７上にビット線３５およびビット
線３５と配線層１９を接続する導体３６等が形成され
る。

【０１５３】また、図示はしないが、半導体基板１の主
面はファイナルパッシベーション膜が設けられ、半導体
基板１の主面に形成される各回路を保護するようにな
る。前記各絶縁膜はＣＶＤ法等によるＳｉＯ₂膜やＳｉ
₃Ｎ₄膜、あるいはその複合膜となっている。

【０１５４】つぎに、半導体基板１は縦横に切断されて
マイクロコンピュータチップとされる。

【０１５５】本実施形態２のフラッシュメモリ２０も前
記実施形態１のフラッシュメモリ２０と同様な効果が得
られる。

【０１５６】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【０１５７】本発明は少なくとも不揮発性記憶素子を有
する半導体集積回路装置には適用できる。

【０１５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１５９】（１）ソース領域およびドレイン領域なら
びに制御ゲートにそれぞれ所定の電位を印加することに
よって、ゲート絶縁膜内のトラップに正の電荷を蓄積す
る状態、ゲート絶縁膜内のトラップに負の電荷を蓄積す
る状態、ゲート絶縁膜内のトラップおよび浮遊ゲートに
負の電荷を蓄積する状態、浮遊ゲートおよびゲート絶縁
膜内のトラップに電荷を蓄積しない状態を選択的に発生
させることができるので、フラッシュＥＥＰＲＯＭの１
セルの情報記憶数は４値になり、１セルで２ビットの情
報を記憶させることができ、メモリの大容量化が図れ
る。

【０１６０】（２）４値は相互に異なる電位印加で行
え、従来のように同一状態での電荷蓄積量の違いを利用
しないことから、メモリ保持特性が良好になり、読み出
し特性が高くなる。

【０１６１】（３）浮遊ゲートを下層浮遊ゲート膜と上
層浮遊ゲート膜で形成し、かつ下層浮遊ゲート膜よりも
上層浮遊ゲート膜の面積を大きくし、制御ゲートとの間
の容量が下層浮遊ゲート膜と半導体基板との間の容量よ
りも大きくなっていることから、容量結合比が大きくな
り、浮遊ゲートの電界を高めることができ、制御ゲート
への印加電圧の低下を図ることができる。これにより、
素子の低電圧化が達成できる。

【０１６２】（４）浮遊ゲートにおいて負の電荷量の異
なる状態を複数状態発生させたり、ゲート絶縁膜のトラ
ップに正の電荷量の異なる状態を複数状態発生させたり
する構成にすることによって、４値よりも多い多値化が
可能になり、さらにフラッシュＥＥＰＲＯＭの大容量
化、または小型化が達成できる。

【０１６３】（５）本発明のフラッシュＥＥＰＲＯＭの
製造においては、新たに特別の加工技術を必要としない
ことから安価に製造することができる。

【０１６４】（６）本発明のフラッシュＥＥＰＲＯＭを
メモリ部に組み込んだマイクロコンピュータでは、メモ
リ部を構成するフラッシュＥＥＰＲＯＭは１セル当たり
の情報記憶数が４値以上になることからメモリ部の大容
量化が図れる。また、メモリ部の信頼性も高いものとな
り、マイクロコンピュータの信頼性向上が図れる。

【図面の簡単な説明】

【図１】本発明に係わるフラッシュメモリの消去・書込
み状態を示す原理的模式図である。

【図２】本発明に係わるフラッシュメモリにおける１セ
ル当たりの４値の情報保持形態分布を示すグラフであ
る。

【図３】本発明の一実施形態（実施形態１）であるフラ
ッシュメモリの１セル部分を示す断面図である。

【図４】本実施形態１のフラッシュメモリの１セル部分
の浮遊ゲートおよび制御ゲートを示す模式的平面図であ
る。

【図５】本実施形態１のフラッシュメモリが組み込まれ
たマイクロコンピュータチップの内部構成を示す模式的
平面図である。

【図６】本実施形態１のマイクロコンピュータチップに
おけるメモリ部を構成するＡＮＤ形メモリセルの等価回
路図である。

【図７】本実施形態１のフラッシュメモリの製造におい
て、半導体基板の主面に薄膜ゲート酸化膜を形成した一
部の断面図である。

【図８】本実施形態１のフラッシュメモリの製造におい
て、薄膜ゲート酸化膜およびゲート窒化膜を形成した一
部の断面図である。

【図９】本実施形態１のフラッシュメモリの製造におい
て、下層浮遊ゲート膜形成用導体膜および保護膜を形成
した一部の断面図である。

【図１０】本実施形態１のフラッシュメモリの製造にお
いて、ソース領域およびドレイン領域を形成した一部の
断面図である。

【図１１】本実施形態１のフラッシュメモリの製造にお
いて、側壁形成用の絶縁膜を形成した一部の断面図であ
る。

【図１２】本実施形態１のフラッシュメモリの製造にお
いて、側壁を形成した一部の断面図である。

【図１３】本実施形態１のフラッシュメモリの製造にお
いて、ローカルビット線およびローカルソース線を構成
する配線層を形成した一部の断面図である。

【図１４】本実施形態１のフラッシュメモリの製造にお
いて、上層浮遊ゲート膜を形成して浮遊ゲートを形成た
一部の断面図である。

【図１５】本実施形態１のフラッシュメモリの製造にお
いて、層間絶縁膜を形成した一部の断面図である。

【図１６】本実施形態１のフラッシュメモリの製造にお
いて、制御ゲートを形成した一部の断面図である。

【図１７】本実施形態１のフラッシュメモリの製造にお
いて、メモリセル保護絶縁膜を形成した一部の断面図で
ある。

【図１８】本発明の他の実施形態（実施形態２）である
フラッシュメモリの１セル部分を示す断面図である。

【図１９】本実施形態２のフラッシュメモリの１セル部
分の浮遊ゲートおよび制御ゲートを示す模式的平面図で
ある。

【図２０】本実施形態２のフラッシュメモリの製造にお
いて、半導体基板の主面に薄膜ゲート酸化膜を形成した
一部の断面図である。

【図２１】本実施形態１のフラッシュメモリの製造にお
いて、薄膜ゲート酸化膜およびゲート窒化膜ならびに薄
膜ゲート酸化膜を形成した一部の断面図である。

【図２２】本実施形態１のフラッシュメモリの製造にお
いて、前記薄膜ゲート酸化膜上に浮遊ゲート形成用導体
膜および層間絶縁膜を形成した一部の断面図である。

【図２３】本実施形態１のフラッシュメモリの製造にお
いて、前記層間絶縁膜上に制御ゲート形成用導体膜およ
び絶縁膜を形成した一部の断面図である。

【図２４】本実施形態１のフラッシュメモリの製造にお
いて、絶縁膜と制御ゲートを形成した一部の断面図であ
る。

【図２５】本実施形態１のフラッシュメモリの製造にお
いて、半導体基板の主面にゲート絶縁膜，浮遊ゲート，
層間絶縁膜，制御ゲートおよび絶縁膜を選択的に形成し
た一部の断面図である。

【図２６】本実施形態１のフラッシュメモリの製造にお
いて、半導体基板の主面に側壁形成用の絶縁膜を形成し
た一部の断面図である。

【図２７】本実施形態１のフラッシュメモリの製造にお
いて、側壁を形成した一部の断面図である。

【符号の説明】

１…半導体基板、２…素子間分離絶縁膜、３…薄膜ゲー
ト酸化膜、４…ゲート窒化膜、５…薄膜ゲート酸化膜、
６…下層浮遊ゲート膜、６ａ…下層浮遊ゲート膜形成用
導体膜、８…ソース領域、９…ドレイン領域、１０…側
壁（絶縁膜スペーサ）、１１…浮遊ゲート、１２…フィ
ールド絶縁膜、１３…上層浮遊ゲート膜、１４…層間絶
縁膜、１５…制御ゲート、１６…メモリセル保護絶縁
膜、１７…層間絶縁膜、１８，１９…配線層、２０…フ
ラッシュメモリ、２１…ゲート絶縁膜、２３…保護膜、
２４…絶縁膜、３０…メモリセル、４０…マイクロコン
ピュータチップ、４１…制御部、４２…演算部、４３…
メモリ部、４４…入力部、４５…出力部、４６…電極パ
ッド、５０…グローバルビット線、５１…コンタクト、
５２…ブロック選択トランジスタ、５５…グローバルソ
ース線、５６…コンタクト、５７…ブロック選択トラン
ジスタ、５８…ローカルビット線、５９…ローカルソー
ス線。

Claims

【特許請求の範囲】

【請求項１】不揮発性記憶素子を有し、かつ不揮発性
記憶素子の１セルの情報記憶数が３値以上になる半導体
集積回路装置であって、前記情報記憶手段が正の電荷を
蓄積する手段，負の電荷を蓄積する手段，電荷を蓄積し
ない手段を有することを特徴とする半導体集積回路装
置。
【請求項２】半導体基板の活性領域の表層部分に形成
された一対のソース領域およびドレイン領域と、前記ソ
ース領域と前記ドレイン領域の間のチャネル部上に形成
されかつ膜界面付近のトラップに電荷を蓄積できる多層
のトンネル絶縁膜からなるゲート絶縁膜と、前記ゲート
絶縁膜上に形成されかつ電荷を蓄積できる浮遊ゲート
と、前記浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有し、前記正の電荷を蓄積する手段では
前記ゲート絶縁膜内のトラップに正の電荷を蓄積し、前
記負の電荷を蓄積する手段では前記ゲート絶縁膜内のト
ラップに負の電荷を蓄積または前記ゲート絶縁膜内のト
ラップおよび前記浮遊ゲートに負の電荷を蓄積する構成
になっていることを特徴とする請求項１に記載の半導体
集積回路装置。
【請求項３】不揮発性記憶素子を有する半導体集積回
路装置であって、半導体基板の活性領域の表層部分に形
成された一対のソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域の間のチャネル部上に形
成されかつ膜界面付近のトラップに電荷を蓄積できる多
層のトンネル絶縁膜からなるゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成されかつ電荷を蓄積できる浮遊ゲート
と、前記浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有し、前記ソース領域および前記ドレイ
ン領域ならびに前記制御ゲートにそれぞれ所定の電位を
印加することによって、前記ゲート絶縁膜内のトラップ
に正の電荷を蓄積する状態、前記ゲート絶縁膜内のトラ
ップに負の電荷を蓄積する状態、前記ゲート絶縁膜内の
トラップおよび前記浮遊ゲートに負の電荷を蓄積する状
態、前記浮遊ゲートおよび前記ゲート絶縁膜内のトラッ
プに電荷を蓄積しない状態を選択的に発生させるように
構成した不揮発性記憶素子を有することを特徴とする半
導体集積回路装置。
【請求項４】前記ゲート絶縁膜は前記活性領域上に順
次重ねて形成される二酸化シリコン膜と窒化膜、または
二酸化シリコン膜および窒化膜ならびに二酸化シリコン
膜で構成されていることを特徴とする請求項２または請
求項３に記載の半導体集積回路装置。
【請求項５】前記浮遊ゲートは下層浮遊ゲート膜と上
層浮遊ゲート膜とからなる２層構造であり、下層浮遊ゲ
ート膜は前記ゲート絶縁膜と同一パターンであり、上層
浮遊ゲート膜は下層浮遊ゲート膜よりも面積が大きく前
記制御ゲートとの間の容量が前記下層浮遊ゲート膜と半
導体基板との間の容量よりも大きくなっていることを特
徴とする請求項２乃至請求項４のいずれか１項に記載の
半導体集積回路装置。
【請求項６】前記請求項２乃至請求項５に記載の半導
体集積回路装置において、前記ソース領域および前記ド
レイン領域ならびに前記制御ゲートにそれぞれ所定の電
位を印加することによって、前記ゲート絶縁膜内のトラ
ップに正の電荷を蓄積する状態、前記ゲート絶縁膜内の
トラップに負の電荷を蓄積する状態、前記ゲート絶縁膜
内のトラップおよび前記浮遊ゲートに負の電荷を蓄積す
る状態、前記浮遊ゲートおよび前記ゲート絶縁膜内のト
ラップに電荷を蓄積しない状態を選択的に発生させ１不
揮発性記憶素子で２ビットの情報を記憶できる構成にな
っていることを特徴とする半導体集積回路装置。
【請求項７】前記請求項２乃至請求項５に記載の半導
体集積回路装置において、前記ソース領域および前記ド
レイン領域ならびに前記制御ゲートにそれぞれ所定の電
位を印加することによって、前記ゲート絶縁膜内のトラ
ップに正の電荷を蓄積する状態、前記ゲート絶縁膜内の
トラップに負の電荷を蓄積する状態、前記ゲート絶縁膜
内のトラップおよび前記浮遊ゲートに負の電荷を蓄積す
る状態、前記浮遊ゲートおよび前記ゲート絶縁膜内のト
ラップに電荷を蓄積しない状態を選択的に発生させ、か
つ前記浮遊ゲートにあっては前記制御ゲートの電位を変
えて前記浮遊ゲートに負の電荷量の異なる状態を複数状
態発生させるように構成されていることを特徴とする半
導体集積回路装置。
【請求項８】前記請求項２乃至請求項５に記載の半導
体集積回路装置において、前記ソース領域および前記ド
レイン領域ならびに前記制御ゲートにそれぞれ所定の電
位を印加することによって、前記ゲート絶縁膜内のトラ
ップに正の電荷を蓄積する状態、前記ゲート絶縁膜内の
トラップに負の電荷を蓄積する状態、前記ゲート絶縁膜
内のトラップおよび前記浮遊ゲートに負の電荷を蓄積す
る状態、前記浮遊ゲートおよび前記ゲート絶縁膜内のト
ラップに電荷を蓄積しない状態を選択的に発生させ、か
つ前記浮遊ゲートにあっては負の電荷量の異なる状態を
複数状態発生させるように構成し、前記ゲート絶縁膜内
のトラップにあっては正の電荷量の異なる状態を複数状
態発生させるように構成されていることを特徴とする半
導体集積回路装置。
【請求項９】半導体基板の活性領域の表層部分に形成
された一対のソース領域およびドレイン領域と、前記ソ
ース領域と前記ドレイン領域の間のチャネル部上に形成
されかつ膜界面付近のトラップに電荷を蓄積できる多層
のトンネル絶縁膜からなるゲート絶縁膜と、前記ゲート
絶縁膜上に形成されかつ電荷を蓄積できる浮遊ゲート
と、前記浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有し、前記ソース領域および前記ドレイ
ン領域ならびに前記制御ゲートにそれぞれ所定の電位を
印加することによって、前記ゲート絶縁膜内のトラップ
に正の電荷を蓄積する状態、前記ゲート絶縁膜内のトラ
ップに負の電荷を蓄積する状態、前記ゲート絶縁膜内の
トラップおよび前記浮遊ゲートに負の電荷を蓄積する状
態、前記浮遊ゲートおよび前記ゲート絶縁膜内のトラッ
プに電荷を蓄積しない状態を選択的に発生させるように
構成した不揮発性記憶素子を有する半導体集積回路装置
を製造する方法であって、表面の一部に少なくとも活性領域を有する半導体基板を
用意する工程と、前記活性領域上に前記ゲート絶縁膜形成のためのトンネ
ル絶縁膜を構成する第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜上にトンネル絶縁膜を構成する
第２のゲート絶縁膜を形成して電荷を蓄積するための界
面付近を形成する工程と、前記第２のゲート絶縁膜上に浮遊ゲート形成用導体膜を
形成する工程と、前記浮遊ゲート形成用導体膜上に層間絶縁膜を形成する
工程と、前記層間絶縁膜上に制御ゲート形成用導体膜を形成する
工程と、前記制御ゲート形成用導体膜上に絶縁膜を形成する工程
と、前記絶縁膜およびその下層の前記制御ゲート形成用導体
膜をエッチングして絶縁膜が乗る制御ゲートを形成する
工程と、前記絶縁膜および前記制御ゲートをマスクとして前記層
間絶縁膜，前記浮遊ゲート形成用導体膜，前記第１およ
び第２のゲート絶縁膜を順次エッチングして層間絶縁
膜，浮遊ゲート，前記第１および第２のゲート絶縁膜か
らなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜，前記浮遊ゲート，前記層間絶縁膜，
前記制御ゲートおよび前記絶縁膜からなる多層膜をマス
クとして前記多層膜の両端側の前記活性領域にソース領
域またはドレイン領域となる半導体領域を形成する工程
と、前記多層膜の両端面に絶縁膜からなる側壁を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。
【請求項１０】半導体基板の活性領域の表層部分に形
成された一対のソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域の間のチャネル部上に形
成されかつ膜界面付近のトラップに電荷を蓄積できる多
層のトンネル絶縁膜からなるゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成されかつ電荷を蓄積できる浮遊ゲート
と、前記浮遊ゲート上に層間絶縁膜を介して形成された
制御ゲートとを有し、前記浮遊ゲートは下層浮遊ゲート
膜と上層浮遊ゲート膜とからなる２層構造であり、下層
浮遊ゲート膜は前記ゲート絶縁膜と同一パターンであ
り、上層浮遊ゲート膜は下層浮遊ゲート膜よりも面積が
大きく前記制御ゲートとの間の容量が前記下層浮遊ゲー
ト膜と半導体基板との間の容量よりも大きくなり、前記
ソース領域および前記ドレイン領域ならびに前記制御ゲ
ートにそれぞれ所定の電位を印加することによって、前
記ゲート絶縁膜内のトラップに正の電荷を蓄積する状
態、前記ゲート絶縁膜内のトラップに負の電荷を蓄積す
る状態、前記ゲート絶縁膜内のトラップおよび前記浮遊
ゲートに負の電荷を蓄積する状態、前記浮遊ゲートおよ
び前記ゲート絶縁膜内のトラップに電荷を蓄積しない状
態を選択的に発生させるように構成した不揮発性記憶素
子を有する半導体集積回路装置を製造する方法であっ
て、前記活性領域上に前記ゲート絶縁膜形成のためのト
ンネル絶縁膜を構成する第１のゲート絶縁膜を形成する
工程と、前記第１のゲート絶縁膜形成膜上にトンネル絶縁膜を構
成する第２のゲート絶縁膜形成膜を形成して電荷を蓄積
するための界面付近を形成する工程と、前記第２のゲート絶縁膜形成膜上に下層浮遊ゲート膜形
成用導体膜を形成する工程と、前記下層浮遊ゲート膜形成用導体膜上に保護膜を形成す
る工程と、前記保護膜，下層浮遊ゲート膜形成用導体膜および第２
のゲート絶縁膜形成膜を同一パターンにエッチングして
下層浮遊ゲート膜および第２のゲート絶縁膜を形成する
工程と、前記第２のゲート絶縁膜，前記下層浮遊ゲート膜および
前記ゲート用マスクをマスクとして前記下層浮遊ゲート
膜の両端側の前記活性領域にソース領域またはドレイン
領域となる半導体領域を形成する工程と、前記第２のゲート絶縁膜，前記下層浮遊ゲート膜および
前記ゲート用マスクの前記ソース領域およびドレイン領
域側の端面に側壁を形成する工程と、前記ゲート用マスクを除去した後前記下層浮遊ゲート膜
上に下層浮遊ゲート膜よりも面積の広い上層浮遊ゲート
膜を形成して下層浮遊ゲート膜と上層浮遊ゲート膜で構
成される浮遊ゲートを形成する工程と、前記上層浮遊ゲート膜を被うように層間絶縁膜を形成す
るとともにこの層間絶縁膜上に制御ゲートを形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。
【請求項１１】前記第２のゲート絶縁膜形成膜の上に
第３のゲート絶縁膜形成膜を形成することを特徴とする
請求項９または請求項１０に記載の半導体集積回路装置
の製造方法。
【請求項１２】前記第１のゲート絶縁膜形成膜を二酸
化シリコン膜で形成し、前記第２のゲート絶縁膜形成膜
を窒化膜で形成し、前記第３のゲート絶縁膜形成膜を二
酸化シリコン膜で形成することを特徴とする請求項９乃
至請求項１１のいずれか１項に記載の半導体集積回路装
置の製造方法。
【請求項１３】制御部やメモリ部を有するマイクロコ
ンピュータであって、前記メモリ部の一部または全部は
前記請求項１乃至請求項８に記載の不揮発性記憶素子で
構成されていることを特徴とするマイクロコンピュー
タ。