KR101642929B1 - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

Info

Publication number
KR101642929B1
KR101642929B1 KR1020100083682A KR20100083682A KR101642929B1 KR 101642929 B1 KR101642929 B1 KR 101642929B1 KR 1020100083682 A KR1020100083682 A KR 1020100083682A KR 20100083682 A KR20100083682 A KR 20100083682A KR 101642929 B1 KR101642929 B1 KR 101642929B1
Authority
KR
South Korea
Prior art keywords
common source
regions
conductivity type
memory device
impurity
Prior art date
Application number
KR1020100083682A
Other languages
English (en)
Other versions
KR20120019998A (ko
Inventor
심선일
정재훈
장재훈
김기현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100083682A priority Critical patent/KR101642929B1/ko
Priority to US13/219,178 priority patent/US8614917B2/en
Publication of KR20120019998A publication Critical patent/KR20120019998A/ko
Priority to US14/095,597 priority patent/US8743614B2/en
Priority to US14/272,765 priority patent/US9202571B2/en
Priority to US14/921,845 priority patent/US9331095B2/en
Application granted granted Critical
Publication of KR101642929B1 publication Critical patent/KR101642929B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비휘발성 메모리 장치는 공통 소오스 라인들 사이의 복수 개의 측면 트랜지스터들을 포함하고, 상기 복수 개의 트랜지스터들은 상기 공통 소오스 라인들로부터 제 1 거리에 위치하고 제 1 임계 전압을 갖는 제 1 트랜지스터들, 및 상기 공통 소오스 라인으로부터 이격되고 상기 제 1 거리보다 큰 제 2 거리에 위치하고 상기 제 1 임계 전압과 다른 제 2 임계 전압을 갖는 제 2 트랜지스터들을 포함할 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치 및 그의 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 장치들이 제안되고 있다. 하지만, 상기 3차원 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 전류의 산포를 줄일 수 있는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시예들은 비휘발성 메모리 장치를 제공한다. 일 측면에서, 상기 장치는 제 1 도전형의 기판에 제공되고, 서로 이격되어 제 1 방향으로 연장하는 상기 제 1 도전형과 다른 제 2 도전형의 공통 소오스 라인들; 상기 공통 소오스 라인들 사이의 상기 기판에 제공되고, 상기 공통 소오스 라인들에 바로 인접한 주변 영역들 및 상기 주변 영역들 사이의 중앙 영역을 포함하는 기판 채널 영역; 및 상기 기판 채널 영역으로부터 수직으로 제공된 복수 개의 수직 채널들을 포함한다. 상기 주변 영역들은 상기 중앙 영역과 다른 불순물 도핑 농도를 갖는다.
상기 주변 영역들 및 상기 중앙 영역은 상기 제 1 도전형을 갖고, 상기 주변 영역들의 불순물 도핑 농도는 상기 중앙 영역의 것보다 클 수 있다.
상기 중앙 영역은, 상기 수직 채널들과 접촉하되 상기 제 1 방향으로 연장하는 제 1 영역들, 및 상기 제 1 영역들 사이에서 상기 제 1 방향으로 연장하는 제 2 영역을 포함할 수 있다. 일 예에서, 상기 제 1 영역들은 상기 주변 영역들보다 낮은 제 1 농도의 상기 제 1 도전형을 갖고, 상기 제 2 영역은 상기 제 1 농도보다 낮은 제 2 농도의 상기 제 1 도전형을 가질 수 있다. 일 예에서, 상기 제 1 영역들은 상기 주변 영역들보다 낮은 제 1 농도의 상기 제 1 도전형을 갖고, 상기 제 2 영역은 상기 제 2 도전형을 가질 수 있다.
상기 주변 영역들은, 상기 공통 소오스 라인들에 가장 인접하여 제공된 수직 채널과 상기 공통 소오스 라인들 사이에 제공될 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치의 상기 복수 개의 수직 채널들은 상기 제 1 방향 및 상기 제 1 방향에 교차하는 제 2 방향을 따르는 매트릭스로 배열되고, 상기 공통 소오스 라인들 사이에서 적어도 세 개의 수직 채널들은 상기 제 2 방향으로 배열될 수 있다. 상기 제 1 방향으로 배열된 수직 채널들은, 상기 제 1 방향으로 연장하는 하나의 선택 라인과 전기적으로 결합(coupled to)할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치의 상기 복수 개의 수직 채널들은 바로 인접하여 교대로 오프셋될 수 있다. 상기 바로 인접하여 교대로 오프셋되는 복수 개의 수직 채널들은, 상기 제 1 방향으로 연장하는 하나의 선택 라인과 전기적으로 결합할 수 있다. 상기 바로 인접하여 교대로 오프셋되는 복수 개의 수직 채널들은, 상기 제 2 방향으로 서로에 대하여 오프셋될 수 있다. 상기 바로 인접하여 교대로 오프셋되는 복수 개의 수직 채널들은, 제 1 채널, 상기 제 1 채널로부터 오프셋된 제 2 채널, 상기 제 1 및 제 2 채널들로부터 오프셋된 제 3 채널, 및 상기 제 1 방향으로 상기 제 1 채널에 정렬된 제 4 채널을 포함할 수 있다.
상기 비휘발성 메모리 장치는, 상기 복수 개의 수직 채널들이 관통하고, 상기 기판 상에 서로 이격되어 적층된 복수 개의 도전 패턴들; 및 상기 복수 개의 수직 채널들과 상기 복수 개의 도전 패턴들 사이에 제공된 정보저장막을 더 포함할 수 있다. 상기 기판 채널 영역은 최하부의 도전 패턴의 측면(lateral) 채널로 기능할 수 있다.
본 발명의 다른 측면에서, 상기 비휘발성 메모리 장치는 기판에 제공되고, 서로 이격되어 일 방향으로 연장하는 공통 소오스 라인들; 및 상기 공통 소오스 라인들 사이에 제공되고, 상기 기판을 채널로 사용하는 복수 개의 트랜지스터들을 포함할 수 있다. 상기 복수 개의 트랜지스터들은, 상기 공통 소오스 라인들로부터 제 1 거리에 위치하고 제 1 임계 전압을 갖는 제 1 트랜지스터들, 및 상기 공통 소오스 라인으로부터 이격되고 상기 제 1 거리보다 큰 제 2 거리에 위치하고 상기 제 1 임계 전압과 다른 제 2 임계 전압을 갖는 제 2 트랜지스터들을 포함할 수 있다. 상기 제 1 임계 전압은 상기 제 2 임계 전압보다 클 수 있다.
상기 비휘발성 메모리 장치는 상기 공통 소오스 라인들 사이의 상기 기판으로부터 수직으로 제공된 복수 개의 수직 채널들; 상기 복수 개의 수직 채널들이 관통하고, 상기 기판 상에 서로 이격되어 적층된 복수 개의 도전 패턴들; 및 상기 복수 개의 수직 채널들과 상기 복수 개의 도전 패턴들 사이에 제공된 정보저장막을 더 포함할 수 있다. 최하부의 도전 패턴은 상기 트랜지스터들의 게이트로 기능할 수 있다. 상기 복수 개의 수직 채널들은 상기 제 1 트랜지스터들과 상기 제 2 트랜지스터들 사이 또는 상기 제 2 트랜지스터들 사이에 제공될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 상기 공통 소오스 라인들로부터 상기 제 1 거리 떨어진 활성 기둥들과, 상기 공통 소오스 라인들로부터 상기 제 1 거리보다 먼 상기 제 2 거리 떨어진 활성 기둥들 사이의 셀 전류의 산포를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 도 1 및 도 2를 참조하여 설명된 메모리 블록의 사시도로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 4는 도 3의 A의 확대도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록의 회로도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 일 예를 도시한다. 도 7a는 도 3의 I-I' 선에 따른 단면도이고, 도 7b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 다른 예를 도시한다. 도 8a는 도 3의 I-I' 선에 따른 단면도이고, 도 8b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 또 다른 예를 도시한다. 도 9a는 도 3의 I-I' 선에 따른 단면도이고, 도 9b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 10은 도 1 및 도 2를 참조하여 설명된 메모리 셀 블록의 사시도로, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 메모리 블록의 회로도이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 일 예를 도시한다. 도 13a는 도 10의 I-I' 선에 따른 단면도이고, 도 13b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 다른 예를 도시한다. 도 14a는 도 10의 I-I' 선에 따른 단면도이고, 도 14b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 15a 및 도 15b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 또 다른 예를 도시한다. 도 15a는 도 3의 I-I' 선에 따른 단면도이고, 도 15b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 16은 도 1 및 도 2를 참조하여 설명된 메모리 셀 블록의 사시도로, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 17 및 도 18은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 메모리 블록의 회로도이다.
도 19a 및 도 19b는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 일 예를 도시한다. 도 19a는 도 16의 I-I' 선에 따른 단면도이고, 도 19b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 20a 및 도 20b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 또 다른 예를 도시한다. 도 20a는 도 10의 I-I' 선에 따른 단면도이고, 도 20b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 21a 내지 도 21f는 도 7b를 참조하여 설명된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 일 예의 형성방법을 도시하는 것으로서, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 22a 내지 도 22g는 도 8b를 참조하여 설명된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 다른 예의 형성방법을 도시하는 것으로서, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 23a 내지 도 23g는 도 9b를 참조하여 설명된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 또 다른 예의 형성방법을 도시하는 것으로서, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 24는 전술한 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 25는 도 24의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 26은 도 25를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명에서, 불순물 도핑 영역은 제 1 도전형 및 제 2 도전형의 불순물 이온들이 다른 농도로 도핑되어 제 1 도전형 또는 제 2 도전형을 가질 수 있다. 상기 불순물 도핑 영역의 도핑 농도는 다른 도전형의 것이 상쇄된 최종적인 도전형의 농도를 의미한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
상기 메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 상기 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
상기 어드레스 디코더(20)는 상기 워드 라인들(WL)을 통해 상기 메모리 셀 어레이(10)에 연결될 수 있다. 상기 어드레스 디코더(20)는 상기 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 상기 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 상기 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 상기 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 상기 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 상기 디코딩된 열 어드레스를 상기 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 상기 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
상기 읽기/쓰기 회로(30)는 상기 비트 라인(BL)을 통해 상기 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(DL)을 통해 상기 데이터 입출력 회로(40)에 연결될 수 있다. 상기 읽기/쓰기 회로(30)는 상기 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 상기 읽기/쓰기 회로(30)는 상기 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 상기 디코딩된 열 어드레스를 이용하여, 상기 읽기/쓰기 회로(30)는 상기 비트 라인(BL)을 선택한다. 예를 들어, 상기 읽기/쓰기 회로(30)는 상기 데이터 입출력 회로(40)로부터 데이터를 수신하고, 상기 수신된 데이터를 상기 메모리 셀 어레이(10)에 기입한다. 상기 읽기/쓰기 회로(30)는 상기 메모리 셀 어레이(10)로부터 데이터를 읽고, 상기 읽어진 데이터를 상기 데이터 입출력 회로(40)에 전달한다. 상기 읽기/쓰기 회로(30)는 상기 메모리 셀 어레이(10)의 제 1 저장 영역으로부터 데이터를 읽고, 상기 읽어진 데이터를 상기 메모리 셀 어레이(10)의 제 2 저장 영역에 기입한다. 예를 들면, 상기 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
상기 읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 상기 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
상기 데이터 입출력 회로(40)는 상기 데이터 라인들(DL)을 통해 상기 읽기/쓰기 회로(30)에 연결될 수 있다. 상기 데이터 입출력 회로(40)는 상기 제어 로직(50)의 제어에 응답하여 동작한다. 상기 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 상기 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 상기 데이터 라인들(DL)을 통해 상기 읽기/쓰기 회로(30)에 전달하도록 구성된다. 상기 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 상기 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 상기 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
상기 제어 로직(50)은 상기 어드레스 디코더(20), 상기 읽기/쓰기 회로(30), 및 상기 데이터 입출력 회로(40)에 연결될 수 있다. 상기 제어 로직(50)은 상기 3차원 반도체 장치의 동작을 제어하도록 구성된다. 상기 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 상기 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 상기 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKh)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제 1 내지 제 3 방향들로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제 3 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 도 1 및 도 2를 참조하여 설명된 메모리 블록의 사시도로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)를 설명한다. 도 3을 참조하면, 상기 기판(101)에 제 1 도전형의 웰(103)이 제공될 수 있다. 상기 기판(101) 상에 버퍼 유전막(121)이 제공될 수 있다. 상기 버퍼 유전막(121)은 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121) 상에, 절연 패턴들(125) 및 상기 절연 패턴들을 개재하여 서로 이격된 도전 패턴들이 제공될 수 있다. 상기 절연 패턴들(125)은 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은 상기 절연 패턴들(125)에 비하여 매우 얇을 수 있다.
상기 도전 패턴들은 접지 선택 라인(GSL), 스트링 선택 라인들(SSL1 ~ SSL3), 및 이들 사이의 워드 라인들(WL0 ~ WL3)을 포함할 수 있다. 상기 도전 패턴들은 상기 제 1 방향으로 연장된 라인 형태를 가질 수 있다. 상기 도전 패턴들은 도핑된 실리콘, 텅스텐, 금속 질화막들 또는 금속 실리사이드들을 포함할 수 있다.
상기 제 2 방향으로 서로 인접하는 상기 도전 패턴들 사이에, 상기 제 1 방향으로 신장하는 분리 영역(131)이 제공될 수 있다. 상기 분리 영역(131)은 절연성 분리 패턴(미도시)으로 채워질 수 있다. 상기 절연성 분리 패턴은 실리콘 산화막으로 형성될 수 있다. 상기 공통 소오스 라인들(CSL1, CSL2)이 상기 분리 영역(131) 하부의 상기 웰(103) 내에 제공된다. 상기 공통 소오스 라인들(CSL1, CSL2)은, 서로 이격되어, 상기 웰(103) 내에서 상기 제 1 방향으로 연장할 수 있다. 상기 공통 소오스 라인들(CLS1, CSL2)은, 상기 제 1 도전형과 다른 제 2 도전형을 가질 수 있다.
복수 개의 활성 기둥들(PL)이, 상기 도전 패턴들(GSL, WL0 ~ WL3, SSL1 ~ SSL3)을 관통하여 상기 기판(101)의 상기 웰(103)에 연결되도록 제공된다. 상기 활성 기둥들(PL)은 상기 기판(101)으로부터 상부로 연장되는(즉, 상기 제 3 방향으로 연장되는) 장축을 가질 수 있다. 상기 활성 기둥들(PL)은 반도체 물질을 포함할 수 있다. 상기 활성 기둥들(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 상기 마카로니 형의 활성 기둥들의 속은 충진 절연막(129)으로 채워질 수 있다. 상기 충진 절연막은 실리콘 산화막으로 형성될 수 있다. 발명의 일 측면에서, 상기 활성 기둥들(PL) 및 상기 기판(101)은 연속적인 구조의 반도체일 수 있다. 상기 활성 기둥들(PL)은 단결정의 반도체일 수 있다. 본 발명의 다른 측면에서, 상기 활성 기둥들(PL)과 상기 기판(101)은 불연속적인 경계면을 가질 수 있다. 상기 활성 기둥들(PL)은 다결정 또는 비정질 구조의 반도체일 수 있다. 상기 활성 기둥들(PL)은 상기 기판(101)에 인접하는 몸체부, 및 상기 기판과 이격된 상부의 드레인 영역(D)을 포함할 수 있다. 상기 몸체부는 상기 제 1 도전형이고, 상기 드레인 영역(D)은 상기 제 1 도전형과 다른 제 2 도전형일 수 있다.
상기 활성 기둥들(PL)의 일단들(즉, 몸체부)은 상기 기판(101)의 상기 웰(103)에 연결되고, 이들의 타단들(즉, 드레인 영역)은 비트라인 콘택(141)을 통하여 상기 비트 라인(BL)에 연결될 수 있다. 상기 비트 라인(BL)은 상기 제 2 방향으로 연장할 수 있다. 상기 활성 기둥들(PL)은 상기 제 1 방향 및 상기 제 2 방향을 따르는 매트릭스형으로 배열될 수 있다. 이에 따라 상기 워드 라인들(WL0 ~ WL3)과 상기 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포된다. 본 발명에 따른 비휘발성 메모리 장치(100)의 메모리 셀들(MC)은 이러한 3차원적으로 분포된 교점들에 제공된다. 적어도 세 개의 활성 기둥들(PL)이 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에 상기 제 2 방향으로 배열되어, 하나의 비트라인(BL)에 공통으로 연결될 수 있다.
상기 제 1 내지 제 3 스트링 선택 라인들(SSL1 ~ SSL3)은, 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에서 상기 제 1 방향으로 배열된 활성 기둥들과 전기적으로 결합(couple)된다.
상기 워드 라인들(WL0 ~ WL3)과 상기 활성 기둥들(PL) 사이에, 정보 저장막(135)이 제공될 수 있다. 상기 정보 저장막(135)은 상기 워드 라인들의 상부면, 및 하부면 상으로 연장할 수 있다. 도 4는 도 3의 A의 확대도이다. 도 4를 참조하여, 상기 정보 저장막(135)은 상기 워드 라인들(WL0 ~ WL3)에 인접한 블로킹 절연막(135c), 상기 활성 기둥들(PL)에 인접한 터널 절연막(135a) 및 이들 사이의 전하 저장막(135b)을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블로킹 절연막(135c)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막(135a)은 실리콘 산화막을 포함할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록의 회로도이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는, 비트 라인(BL), 워드 라인들(WL0 ~ WL3), 스트링 선택 라인들(SSL1 ~ SSL3), 접지 선택 라인(GSL), 제 1 공통 소오스 라인(CSL1), 및 제 2 공통 소오스 라인(CSL2)을 포함할 수 있다. 상기 비트 라인(BL)과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 상기 복수 개의 셀 스트링들(CSTR1 ~ CSTR3)이 제공된다.
하나의 셀 스트링은, 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 상기 공통 소오스 라인들(CSL1. CSL2)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 접지 선택 트랜지스터(GST) 사이에 제공되는 복수개의 메모리 셀들(MC)을 포함할 수 있다. 복수개의 메모리 셀들(MC)은 하나의 활성 기둥에 제공된다. 상기 접지 선택 트랜지스터(GST)의 게이트는 상기 접지 선택 라인(GSL)과 연결된다. 상기 메모리 셀들(MC)의 게이트들은 상기 워드 라인들(WL0 ~ WL3)에 연결된다. 상기 스트링 선택 트랜지스터(SST)는 복수 개일 수 있다. 상기 제 1 방향으로 배열된 스트링 선택 트랜지스터들의 게이트들은 상기 스트링 선택 라인들(SSL1 ~ SSL3) 중 하나와 연결되고, 상기 제 2 방향으로 배열된 복수 개의 스트링 선택 트랜지스터들의 드레인들은 상기 비트 라인(BL)과 연결된다.
상기 셀 스트링들(CSTR1 ~ CSTR3) 각각은 상기 메모리 셀들(MC)이 직렬 연결된 구조를 가질 수 있다. 이에 따라, 상기 스트링 선택 트랜지스터들(SST), 상기 접지 선택 트랜지스터(GST) 및 상기 메모리 셀들(MC)의 채널들이 직렬로 연결되어 제공될 수 있다.
상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이의 상기 기판의 웰(103)에 측면(lateral) 트랜지스터들이 제공될 수 있다. 상기 측면 트랜지스터들은 직렬로 연결된 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)을 포함할 수 있다. 상기 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)의 게이트들은 상기 접지 선택 라인(GSL)과 연결된다. 즉, 상기 접지 선택 트랜지스터(GST)와 상기 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)은 게이트를 공유할 수 있다.
도 5 및 도 6을 참조하여, 세 개의 셀 스트링들, 예를 들면 제 1 셀 스트링(CSTR1), 제 2 셀 스트링(CSTR2), 및 제 3 셀 스트링(CSTR3)이 하나의 비트라인(BL)에 공통으로 연결되어, 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에 제공될 수 있다.
상기 세 개의 셀 스트링들의 소오스들은, 각각 상기 제 1 측면 트랜지스터들(LTR1)와 상기 제 2 측면 트랜지스터(LTR2)의 사이, 상기 제 2 측면 트랜지스터들(LTR2)와 상기 제 3 측면 트랜지스터(LTR3)의 사이, 및 상기 제 3 측면 트랜지스터들(LTR3)와 상기 제 4 측면 트랜지스터(LTR4)의 사이에 연결될 수 있다. 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 제 1 임계 전압(Vth1)을 가지고, 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 상기 제 2 임계 전압(Vth2)을 가질 수 있다. 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작다.
상기 제 1 셀 스트링(CSTR1)을 통한 전류(I)의 대부분은 상기 제 1 측면 트랜지스터(LTR1)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다. 상기 제 1 셀 스트링(CSTR1)을 통한 전류(I)의 나머지 일 부분은 상기 제 2 내지 제 4 측면 트랜지스터들(LTR2 ~ LTR4)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 2 셀 스트링(CSTR2)을 통한 전류(I)는 상기 제 1 및 제 2 측면 트랜지스터들(LTR1, LTR2)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐르고, 상기 제 3 및 제 4 측면 트랜지스터들(LTR3, LTR4)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 3 셀 스트링(CSTR3)을 통한 전류(I)의 대부분은 상기 제 4 측면 트랜지스터(LTR4)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 3 셀 스트링(CSTR3)을 통한 전류(I)의 나머지 일 부분은 상기 제 1 내지 제 3 측면 트랜지스터들(LTR1 ~ LTR3)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다.
상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작게 조절됨에 따라, 상기 셀 스트링들을 통한 전류들(I)의 차이가 줄어들 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 일 예를 도시한다. 도 7a는 도 3의 I-I'에 따른 단면도이고, 도 6b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 7a 및 도 7b를 참조하면, 기판 채널 영역(110, substrate channel region)이 상기 공통 소오스 라인들(CSL1, CSL2) 사이의 상기 웰(103)에 제공된다. 상기 기판 채널 영역(110)은 상기 공통 소오스 라인들(CSL1, CSL2)에 인접하여 상기 제 1 방향으로 연장하는 주변 영역들(111, edge region)과, 상기 주변 영역들(111) 사이의 중앙 영역(112, middle)을 포함할 수 있다. 상기 주변 영역들(111)은 상기 공통 소오스 라인들(CSL1, CSL2)에 가장 인접하여 제공된 활성 기둥들과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 제공될 수 있다.
상기 주변 영역들(111)과 상기 중앙 영역(112)은 상기 제 1 도전형을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 중앙 영역(112)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 중앙 영역(112)에 접촉할 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR4)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 상기 주변 영역들(111)을 채널로 사용한다. 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 상기 중앙 영역(112)을 채널로 사용한다.
상기 주변 영역들(111)의 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 제 1 임계 전압(Vth1)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 제 2 임계 전압(Vth2)을 가질 수 있다. 전술한 도핑 프로 파일에 의하여, 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다. 이에 따라, 상기 제 1 및 제 3 스트링 선택 트랜지스터들(SSL1, SSL3)에 전기적으로 결합된 활성 기둥들(PL)로부터 그들에 바로 인접한 공통 소오스 라인으로의 제 1 전류(I1)와, 상기 제 2 스트링 선택 트랜지스터(SSL2)에 전기적으로 결합된 활성 기둥들(PL)로부터 상기 공통 소오스 라인들로의 제 2 전류(I2)는 실질적으로 동일할 수 있다. 상기 제 1 및 제 3 스트링 선택 트랜지스터들(SSL1, SSL3)에 전기적으로 결합된 활성 기둥들(PL)로부터 그들에 바로 인접하지 않은 공통 소오스 라인으로의 전류는 무시될 수 있을 정도로 적을 수 있다.
상기 주변 영역들(111)과 상기 중앙 영역(112)의 불순물 도핑 농도가 동일하다면, 상기 제 2 전류(I2)는 상기 제 1 전류(I1)보다 적을 수밖에 없을 것이다. 상기 제 2 스트링 선택 트랜지스터(SSL2)에 결합된 활성 기둥들(PL)로부터 상기 공통 소오스 라인들(CSL1, CSL2)까지의 제 2 거리는, 상기 제 1 및 제 3 스트링 선택 트랜지스터들(SSL1, SSL3)에 결합된 활성 기둥들(PL)로부터 상기 공통 소오스 라인들(CSL1, CSL2)까지의 제 1 거리 보다 멀기 때문이다.
상기 주변 영역들(111)의 상기 제 1 도전형 불순물의 고농도 도핑에 의하여, 상기 접지 선택 라인(GSL)의 전류 오프 특성을 유지하고, 상기 공통 소오스 라인들(CSL1, CSL2)의 상기 제 2 도전형의 불순물 이온이 상기 중앙 영역(112) 내로 확산하는 것에 의한 영향을 줄일 수 있다. 상기 중앙 영역(112)의 상기 제 1 도전형의 저농도 도핑에 의하여, 상기 공통 소오스 라인들로부터 상기 제 1 거리 떨어진 활성 기둥들과, 상기 공통 소오스 라인들로부터 상기 제 1 거리보다 먼 상기 제 2 거리 떨어진 활성 기둥들 사이의 셀 전류의 산포를 줄일 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 다른 예를 도시한다. 도 8a는 도 3의 I-I'에 따른 단면도이고, 도 8b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다. 도 7a 및 도 7b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8a 및 도 8b를 참조하면, 상기 주변 영역들(111)은 상기 제 1 도전형의 주변 영역들(111)을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 제 3 불순물 영역들(117)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 도전형을 가질 수 있다. 이와는 달리, 상기 제 3 불순물 영역들(118)은 상기 제 1 도전형을 가지고, 상기 제 2 불순물 도핑 농도보다 낮은 제 3 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 제 2 불순물 영역들(116)에 접촉할 수 있다. 상기 제 2 불순물 영역들(116)은 상기 활성 기둥들(PL)이 배열된 상기 제 2 방향으로 연장할 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다.
도 6, 도 8a 및 도 8b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR4)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 상기 제 3 불순물 영역(117)을 채널로 사용할 수 있다.
상기 주변 영역들(111)의 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 제 1 임계 전압(Vth1)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 제 2 임계 전압(Vth2)을 가질 수 있다. 전술한 도핑 프로 파일에 의하여, 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다. 상기 제 2 임계 전압(Vth2) 도 7a 및 도 7b를 참조하여 설명된 일 예의 것보다 작을 수 있다. 이에 따라, 상기 제 1 및 제 3 스트링 선택 트랜지스터들(SSL1, SSL3)에 전기적으로 결합된 활성 기둥들(PL)로부터 그들에 바로 인접한 공통 소오스 라인으로의 제 1 전류(I1)와, 상기 제 2 스트링 선택 트랜지스터(SSL2)에 전기적으로 결합된 활성 기둥들(PL)로부터 상기 공통 소오스 라인들로의 제 2 전류(I2)는 실질적으로 동일할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 또 다른 예를 도시한다. 도 9a는 도 3의 I-I'에 따른 단면도이고, 도 9b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다. 도 8a 및 도 8b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9a 및 도 9b를 참조하면, 상기 주변 영역들(111)은 상기 제 1 도전형의 주변 영역들(111)을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 제 3 불순물 영역들(118)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 이와는 달리, 상기 제 3 불순물 영역들(117)은 상기 제 2 도전형을 가질 수 있다. 상기 제 3 불순물 영역들(118)은 상기 제 1 도전형을 가지고, 상기 제 2 불순물 도핑 농도보다 낮은 제 3 불순물 도핑 농도를 가질 수 있다.
상기 주변 영역들(111)과 이들에 바로 인접한 제 2 불순물 영역들(116)은, 결합하여, 상기 제 1 및 제 3 스트링 선택 라인들(SSL1, SSL3)에 중첩되도록 제공될 수 있다. 나머지 제 2 불순물 영역(116)은 상기 제 2 스트링 선택 라인(SSL2)과 중첩되도록 제공될 수 있다. 상기 제 2 불순물 영역들(116)은, 도 8b를 참조하여 설명된 다른 예의 것보다 넓은 폭을 가질 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다. 상기 제 3 불순물 영역들(117)은 상기 스트링 선택 라인들(SSL1 ~ SSL3) 사이의 분리 공간과 중첩될 수 있다.
상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 상기 제 2 및 제 3 불순물 영역들(116, 117)을 채널로 사용할 수 있다.
도 10은 도 1 및 도 2를 참조하여 설명된 메모리 셀 블록의 사시도로, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(200)를 설명한다. 도 3 및 도 4를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10을 참조하여, 기판(101)에 제 1 도전형의 웰(103)이 제공될 수 있다. 상기 기판(101) 상에 버퍼 유전막(121)이 제공될 수 있다. 상기 버퍼 유전막(121) 상에, 절연 패턴들(125) 및 상기 절연 패턴들을 개재하여 서로 이격된 도전 패턴들이 제공될 수 있다. 상기 버퍼 유전막(121)은 상기 절연 패턴들(125)에 비하여 매우 얇을 수 있다.
상기 도전 패턴들은 접지 선택 라인(GSL), 스트링 선택 라인들(SSL1, SSL2), 및 이들 사이의 워드 라인들(WL0 ~ WL3)을 포함할 수 있다. 상기 도전 패턴들은 상기 제 1 방향으로 연장된 라인 형태를 가질 수 있다.
상기 제 2 방향으로 서로 인접하는 상기 도전 패턴들 사이에, 상기 제 1 방향으로 신장하는 분리 영역(131)이 제공될 수 있다. 상기 공통 소오스 라인들(CSL1, CSL2)이 상기 분리 영역(131) 하부의 상기 웰(103) 내에 제공된다. 상기 공통 소오스 라인들(CLS1, CSL2)은, 서로 이격되어, 상기 웰(103) 내에서 상기 제 1 방향으로 연장할 수 있다. 상기 공통 소오스 라인들(CLS1, CSL2)은, 상기 제 1 도전형과 다른 제 2 도전형을 가질 수 있다.
복수 개의 활성 기둥들(PL)이, 상기 도전 패턴들(GSL, WL0 ~ WL3, SSL1, SSL2)을 관통하여 상기 기판(101)의 상기 웰(103)에 연결되도록 제공된다. 상기 활성 기둥들(PL)은 상기 기판(101)으로부터 상부로 연장되는(즉, 상기 제 3 방향으로 연장되는) 장축을 가질 수 있다.
상기 복수 개의 활성 기둥들(PL)은 바로 인접하여 교대로 오프셋되도록 배열된다. 상기 바로 인접하여 교대로 오프셋되는 복수 개의 활성 기둥들(PL)은, 상기 제 2 방향으로 서로에 대하여 오프셋되도록 배열된다. 예를 들면, 상기 활성 기둥들(PL)은 상기 제 1 방향을 따라 제 1 간격(D)으로 배열될 수 있다. 상기 제 1 간격(D)은 상기 활성 기둥들(PL)의 크기(F)의 2 배일 수 있다.(즉, D = 2F) 상기 활성 기둥들(PL)은 상기 제 1 방향의 제 1 라인의 제 1 활성 기둥들(PL1), 및 상기 제 1 라인과 상기 제 2 방향으로 인접하는 상기 제 1 방향의 제 2 라인의 제 2 활성 기둥들(PL2)을 포함할 수 있다. 상기 제 2 활성 기둥들(PL2)은 상기 제 1 활성 기둥들(PL1)로부터 상기 제 1 방향으로 F(즉, D/2) 만큼 시프트(shift)될 수 있다. 도시된 바와 같이, 상기 제 1 활성 기둥들(PL1)과 상기 제 2 활성 기둥들(PL2)은, 상기 제 2 방향을 따라, 교대로 제공될 수 있다.
상기 제 1 활성 기둥들(PL1)과 상기 제 2 활성 기둥들(PL2)은 서로 다른 비트 라인들에 연결될 수 있다. 상기 비트 라인들은 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2)을 포함할 수 있다. 상기 제 1 비트 라인(BL1)은, 예를 들면 상기 제 1 활성 기둥들(PL1)을 연결하고, 상기 제 2 방향으로 연장할 수 있다. 상기 제 2 비트 라인(BL2)은, 예를 들면 상기 제 2 활성 기둥들(PL2)을 연결하고, 상기 제 2 방향으로 연장할 수 있다.
상기 바로 인접하여 교대로 오프셋되는 복수 개의 활성 기둥들은, 상기 제 1 방향으로 연장하는 하나의 스트링 선택 라인과 전기적으로 결합(coupled to)할 수 있다. 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에 두 개의 스트링 선택 라인들(CSL1, CSL2)이 제공될 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 메모리 블록의 회로도이다. 도 5 및 도 6을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(200)는, 비트 라인, 워드 라인들(WL0 ~ WL3), 스트링 선택 라인들(SSL1, SSL2), 접지 선택 라인(GSL), 제 1 공통 소오스 라인(CSL1), 및 제 2 공통 소오스 라인(CSL2)을 포함할 수 있다. 상기 비트 라인은 서로 인접하여 상기 제 2 방향으로 인장하는 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)을 포함할 수 있다. 상기 비트 라인과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 상기 복수 개의 셀 스트링들(CSTR1 ~ CSTR4)이 제공된다.
하나의 셀 스트링은, 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 상기 공통 소오스 라인들(CSL1. CSL2)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 접지 선택 트랜지스터(GST) 사이에 제공되는 복수개의 메모리 셀들(MC)을 포함할 수 있다. 복수개의 메모리 셀들(MC)은 하나의 활성 기둥에 제공된다. 상기 접지 선택 트랜지스터(GST)의 게이트는 상기 접지 선택 라인(GSL)과 연결된다. 상기 메모리 셀들(MC)의 게이트들은 상기 워드 라인들(WL0 ~ WL3)에 연결된다.
상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이의 상기 기판의 웰(103)에 측면(lateral) 트랜지스터들이 제공될 수 있다. 상기 측면 트랜지스터들은 직렬로 연결된 제 1 내지 제 5 측면 트랜지스터들(LTR1 ~ LTR5)을 포함할 수 있다. 상기 제 1 내지 제 5 측면 트랜지스터들(LTR1 ~ LTR5)의 게이트들은 상기 접지 선택 라인(GSL)과 연결된다. 즉, 상기 접지 선택 트랜지스터(GST)와 상기 제 1 내지 제 5 측면 트랜지스터들(LTR1 ~ LTR5)은 게이트를 공유할 수 있다.
두 개의 셀 스트링들, 예를 들면 제 1 셀 스트링(CSTR1) 및 제 3 셀 스트링(CSTR3)이 상기 제 1 비트라인(BL1)에 공통으로 연결될 수 있다. 나머지 다른 두 개의 셀 스트링들, 예를 들면 제 2 셀 스트링(CSTR2) 및 제 4 셀 스트링(CSTR4)이 상기 제 2 비트라인(BL2)에 공통으로 연결될 수 있다. 상기 제 1 내지 제 4 셀 스트링들(CSTR1 ~ CSTR4)은 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에 제공될 수 있다. 두 개의 셀 스트링들, 예를 들면 제 1 셀 스트링(CSTR1) 및 제 2 셀 스트링(CSTR2)은 상기 제 1 스트링 선택 라인(SSL1)에 공통으로 연결될 수 있다. 나머지 다른 두 개의 셀 스트링들, 예를 들면 제 3 셀 스트링(CSTR3) 및 제 4 셀 스트링(CSTR4)은 상기 2 스트링 선택 라인(SSL2)에 공통으로 연결될 수 있다.
도 11 및 도 12를 참조하여, 상기 제 1 내지 제 4 셀 스트링들(CSTR1 ~ CSTR4)의 소오스들은 각각, 상기 제 1 측면 트랜지스터들(LTR1)과 상기 제 2 측면 트랜지스터(LTR2)의 사이, 상기 제 2 측면 트랜지스터들(LTR2)과 상기 제 3 측면 트랜지스터(LTR3)의 사이, 상기 제 3 측면 트랜지스터들(LTR3)과 상기 제 4 측면 트랜지스터(LTR4)의 사이, 및 상기 제 4 측면 트랜지스터들(LTR4)과 상기 제 5 측면 트랜지스터(LTR5)의 사이에 연결될 수 있다. 상기 제 1 및 제 5 측면 트랜지스터들(LTR1, LTR5)은 제 1 임계 전압(Vth1)을 가지고, 상기 제 2 및 제 4 측면 트랜지스터들(LTR2, LTR4)은 제 2 임계 전압(Vth2)을 가지고, 상기 제 3 측면 트랜지스터(LTR3)은 상기 제 3 임계 전압(Vth2)을 가질 수 있다. 상기 제 2 임계 전압(Vth2) 및 상기 제 3 임계 전압(Vth3)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다. 상기 제 3 임계 전압(Vth3)은 상기 제 2 임계 전압(Vth2) 보다 작거나 같을 수 있다.
상기 제 1 셀 스트링(CSTR1)을 통한 전류(I)의 대부분은 상기 제 1 측면 트랜지스터(LTR1)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다. 상기 제 1 셀 스트링(CSTR1)을 통한 전류(I)의 나머지 일 부분은 상기 제 2 내지 제 5 측면 트랜지스터들(LTR2 ~ LTR5)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 2 셀 스트링(CSTR1)을 통한 전류(I)의 대부분은 상기 제 1 및 제 2 측면 트랜지스터들(LTR1, LTR2)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다. 상기 제 2 셀 스트링(CSTR1)을 통한 전류(I)의 나머지 일 부분은 상기 제 3 내지 제 5 측면 트랜지스터들(LTR3 ~ LTR5)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 3 셀 스트링(CSTR3)을 통한 전류(I)의 대부분은 상기 제 4 및 제 5 측면 트랜지스터들(LTR4, LTR5)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 3 셀 스트링(CSTR3)을 통한 전류(I)의 나머지 일 부분은 상기 제 1 내지 제 3 측면 트랜지스터들(LTR1 ~ LTR3)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다. 상기 제 4 셀 스트링(CSTR4)을 통한 전류(I)의 대부분은 상기 제 5 측면 트랜지스터(LTR5)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 4 셀 스트링(CSTR4)을 통한 전류(I)의 나머지 일 부분은 상기 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다.
상기 제 2 및 제 3 임계 전압들(Vth2, Vth3)은 상기 제 1 임계 전압(Vth1) 보다 작게 조절함에 따라, 상기 셀 스트링들을 통한 전류들(I)의 차이가 줄어들 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 메모리 셀의 면적이 5F2로 집적도가 증가할 수 있다. 하나의 스트링 선택 라인에 의하여 선택되는 비트 라인들의 수, 즉 페이지 사이즈(page size)가 일반적인 비휘발성 메모리 장치에 비하여 2배 증가될 수 있다. 때문에, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(200)는 일반적인 비휘발성 메모리 장치에 비하여 프로그램 및 읽기 속도가 2 배 증가할 수 있다. 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(200)는 일반적인 비휘발성 메모리 장치에 비하여 스트링 선택 라인을 제어하는 제어 라인들의 수가 1/2로 감소할 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(200)의 일 예를 도시한다. 도 13a는 도 10의 I-I'에 따른 단면도이고, 도 13b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 13a 및 도 13b를 참조하면, 기판 채널 영역(110, substrate channel region)이 상기 공통 소오스 라인들(CSL1, CSL2) 사이의 상기 웰(103)에 제공된다. 상기 기판 채널 영역(110)은 상기 공통 소오스 라인들(CSL1, CSL2)에 인접하여 상기 제 1 방향으로 연장하는 주변 영역들(111, edge region)과, 상기 주변 영역들(111) 사이의 중앙 영역(112, middle)을 포함할 수 있다. 상기 주변 영역들(111)은 상기 공통 소오스 라인들(CSL1, CSL2)에 가장 인접하여 제공된 활성 기둥들과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 제공될 수 있다.
상기 주변 영역들(111)과 상기 중앙 영역(112)은 상기 제 1 도전형을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 중앙 영역(112)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 중앙 영역(112)에 접촉할 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR5)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 5 측면 트랜지스터들(LTR1, LTR5)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 내지 제 4 측면 트랜지스터들(LTR2 ~ LTR4)은 상기 중앙 영역(112)을 채널로 사용할 수 있다.
상기 주변 영역들(111)의 상기 제 1 및 제 5 측면 트랜지스터들(LTR1, LTR5)은 제 1 임계 전압(Vth1)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 2 및 제 4 측면 트랜지스터들(LTR2, LTR4)은 제 2 임계 전압(Vth2)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 3 측면 트랜지스터들(LTR3)은 제 3 임계 전압(Vth3)을 가질 수 있다. 전술한 도핑 프로 파일에 의하여, 상기 제 2 임계 전압(Vth2)은 상기 제 3 임계 전압(Vth3)과 동일할 수 있다. 상기 제 2 및 제 3 임계 전압(Vth2, Vth3)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다.
이에 따라, 상기 공통 소오스 라인들(CSL1, CSL2)로부터 제 1 거리에 위치하는 활성 기둥들로부터 그들에 바로 인접한 공통 소오스 라인으로의 제 1 전류(I1)와, 상기 공통 소오스 라인들(CSL1, CSL2)로부터 이격되고 상기 제 1 거리보다 큰 제 2 거리에 위치하는 활성 기둥들로부터 그들에 인접한 공통 소오스 라인으로의 제 2 전류(I2)는 실질적으로 동일할 수 있다. 상기 활성 기둥들(PL)로부터 그들에 바로 인접하지 않은 공통 소오스 라인으로의 전류는 무시될 수 있을 정도로 적을 수 있다.
상기 주변 영역들(111)과 상기 중앙 영역(112)의 불순물 도핑 농도가 동일하다면, 상기 제 2 전류(I2)는 상기 제 1 전류(I1)보다 적을 수밖에 없을 것이다. 상기 주변 영역들(111)에 바로 인접하지 않은 활성 기둥들(PL)로부터 상기 공통 소오스 라인들(CSL1, CSL2)까지의 제 2 거리는, 상기 주변 영역들(111)에 바로 인접한 활성 기둥들(PL)로부터 상기 공통 소오스 라인들(CSL1, CSL2)까지의 제 1 거리 보다 멀기 때문이다.
상기 주변 영역들(111)의 상기 제 1 도전형 불순물의 고농도 도핑에 의하여, 상기 접지 선택 라인(GSL)의 전류 오프 특성을 유지하고, 상기 공통 소오스 라인들(CSL1, CSL2)의 상기 제 2 도전형의 불순물 이온이 상기 중앙 영역(112) 내로 확산하는 것에 의한 영향을 줄일 수 있다. 상기 중앙 영역(112)의 상기 제 1 도전형의 저농도 도핑에 의하여, 상기 공통 소오스 라인들로부터 상기 제 1 거리 떨어진 활성 기둥들과, 상기 공통 소오스 라인들로부터 상기 제 1 거리보다 먼 상기 제 2 거리 떨어진 활성 기둥들 사이의 셀 전류의 산포를 줄일 수 있다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(100)의 다른 예를 도시한다. 도 14a는 도 10의 I-I'에 따른 단면도이고, 도 14b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다. 도 13a 및 도 13b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14a 및 도 14b를 참조하면, 상기 주변 영역들(111)은 상기 제 1 도전형의 주변 영역들(111)을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 및 제 3 불순물 영역들(117)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 도전형을 가질 수 있다. 이와는 달리, 상기 제 3 불순물 영역들(117)은 상기 제 1 도전형을 가지고, 상기 제 2 불순물 도핑 농도보다 낮은 제 3 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 제 2 불순물 영역들(116)에 접촉할 수 있다. 상기 제 2 불순물 영역들(116)은 상기 활성 기둥들(PL)이 배열된 상기 제 2 방향으로 연장할 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다.
도 10, 도 14a 및 도 14b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR5)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 5 측면 트랜지스터들(LTR1, LTR5)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 내지 제 4 측면 트랜지스터들(LTR2 ~ LTR4)은 상기 제 3 불순물 영역들(117)을 채널로 사용할 수 있다.
상기 중앙 영역(112)의 상기 제 2 및 제 4 측면 트랜지스터들(LTR2, LTR4)은 제 2 임계 전압(Vth2)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 3 측면 트랜지스터(LTR3)는 제 3 임계 전압(Vth3)을 가질 수 있다. 전술한 도핑 프로 파일에 의하여, 상기 제 2 임계 전압(Vth2)은 상기 제 3 임계 전압(Vth3)과 유사할 수 있다. 상기 제 2 및 제 3 임계 전압(Vth2, Vth3)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다. 상기 제 2 및 제 3 임계 전압(Vth2, Vth3) 도 13a 및 도 13b를 참조하여 설명된 일 예의 것보다 작을 수 있다. 상기 제 2 내지 제 4 측면 트랜지스터들(LTR2 ~ LTR4)은 항상 정상 턴온(normally on) 상태를 가질 수 있다.
도 15a 및 도 15b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(200)의 또 다른 예를 도시한다. 도 15a는 도 3의 I-I'에 따른 단면도이고, 도 15b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다. 도 14a 및 도 14b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15a 및 도 15b를 참조하면, 상기 주변 영역들(111)은 상기 제 1 도전형을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 및 제 3 불순물 영역(117)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 도전형을 가질 수 있다. 이와는 달리, 상기 제 3 불순물 영역(117)은 상기 제 1 도전형을 가지고, 상기 제 2 불순물 도핑 농도보다 낮은 제 3 불순물 도핑 농도를 가질 수 있다.
상기 제 2 불순물 영역들(116)은 상기 스트링 선택 라인들(SSL1 ~ SSL3)과 중첩되도록 제공될 수 있다. 상기 제 3 불순물 영역(117)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다. 상기 제 3 불순물 영역(117)은 상기 스트링 선택 라인들(SSL1, SSL2) 사이의 분리 공간과 중첩될 수 있다.
도 16, 도 15a 및 도 15b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR5)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 5 측면 트랜지스터들(LTR1, LTR5)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 및 제 4 측면 트랜지스터들(LTR2, LTR4)은 상기 제 2 불순물 영역들(116)을 채널로 사용할 수 있다. 상기 제 3 측면 트랜지스터(LTR3)는 상기 제 2 및 제 3 불순물 영역들(116, 117)을 채널로 사용할 수 있다.
상기 주변 영역들(111)의 상기 제 1 및 제 5 측면 트랜지스터들(LTR1, LTR5)은 제 1 임계 전압(Vth1)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 2 및 제 4 측면 트랜지스터들(LTR2, LTR4)은 제 2 임계 전압(Vth2)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 3 측면 트랜지스터들(LTR3)은 제 3 임계 전압(Vth3)을 가질 수 있다. 전술한 도핑 프로 파일에 의하여, 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다. 상기 제 3 임계 전압(Vth3)은 상기 제 2 임계 전압(Vth2) 보다 작을 수 있다.
도 16은 도 1 및 도 2를 참조하여 설명된 메모리 셀 블록의 사시도로, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(300)를 설명한다. 도 3 및 도 4를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16을 참조하여, 기판(101)에 제 1 도전형의 웰(103)이 제공될 수 있다. 상기 기판(101) 상에 버퍼 유전막(121)이 제공될 수 있다. 상기 버퍼 유전막(121) 상에, 절연 패턴들(125) 및 상기 절연 패턴들을 개재하여 서로 이격된 도전 패턴들이 제공될 수 있다. 상기 버퍼 유전막(121)은 상기 절연 패턴들(125)에 비하여 매우 얇을 수 있다.
상기 도전 패턴들은 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 이들 사이의 워드 라인들(WL0 ~ WL3)을 포함할 수 있다. 상기 도전 패턴들은 상기 제 1 방향으로 연장된 라인 형태를 가질 수 있다.
상기 제 2 방향으로 인접하는 상기 도전 패턴들 사이에, 상기 제 1 방향으로 신장하는 분리 영역(131)이 제공될 수 있다. 상기 공통 소오스 라인들(CSL1, CSL2)이 상기 분리 영역(131) 하부의 상기 웰(103) 내에 제공된다. 상기 공통 소오스 라인들(CLS1, CSL2)은, 서로 이격되어, 상기 웰(103) 내에서 상기 제 1 방향으로 연장할 수 있다. 상기 공통 소오스 라인들(CLS1, CSL2)은, 상기 제 1 도전형과 다른 제 2 도전형을 가질 수 있다.
복수 개의 활성 기둥들(PL)이, 상기 도전 패턴들(GSL, WL0 ~ WL3, SSL)을 관통하여 상기 기판(101)의 상기 웰(103)에 연결되도록 제공된다. 상기 활성 기둥들(PL)은 상기 기판(101)으로부터 상부로 연장되는(즉, 상기 제 3 방향으로 연장되는) 장축을 가질 수 있다.
상기 복수 개의 활성 기둥들(PL)은 바로 인접하여 교대로 오프셋되도록 배열된다. 상기 바로 인접하여 교대로 오프셋되는 복수 개의 활성 기둥들(PL)은, 상기 제 1 방향으로 서로에 대하여 오프셋되도록 배열된다. 예를 들면, 상기 활성 기둥들(PL)은 상기 제 1 방향의 복수 개의 라인들을 따라 제 1 간격(D)으로 배열될 수 있다. 상기 제 1 간격(D)은 상기 활성 기둥들(PL)의 크기(F)의 2 배일 수 있다.(즉, D = 2F) 도면에서는 편리를 위하여 상기 제 1 간격(D)이 과장되게 도시되어 있다. 상기 활성 기둥들(PL)은 상기 제 1 방향의 제 1 라인의 제 1 활성기둥들(PL1), 상기 제 1 라인과 이격되고 인접하는 상기 제 1 방향의 제 2 라인의 제 2 활성 기둥들(PL2), 및 상기 제 2 라인과 이격되고 인접하는 상기 제 1 방향의 제 3 라인의 제 3 활성 기둥들(PL3)을 포함할 수 있다. 상기 제 2 활성 기둥들(PL2)은 상기 제 1 활성 기둥들(PL1)로부터 상기 제 1 방향으로 2/3F(즉, D/3) 만큼 시프트(shift)될 수 있다. 상기 제 3 활성 기둥들(PL3)은 상기 제 2 활성기둥들(PL2)로부터 상기 제 1 방향으로 2/3F(즉, D/3) 만큼 시프트(shift)될 수 있다. 도시된 바와 같이, 상기 제 1 활성 기둥들(PL1), 상기 제 2 활성 기둥들(PL2) 및 상기 제 3 활성 기둥들(PL3)은, 상기 제 1 방향에 교차하는 제 2 방향을 따라, 반복적으로 제공될 수 있다. 상기 제 3 활성기둥들(PL3)로부터 상기 제 1 방향으로 2/3F(즉, D/3) 만큼 시프트(shift)된 다른 활성 기둥들은 상기 제 1 활성 기둥들(PL1)과 상기 제 1 방향으로 정렬될 수 있다.
상기 제 1 활성 기둥들(PL1), 상기 제 2 활성 기둥들(PL2) 및 상기 제 3 활성 기둥들(PL3)은 서로 다른 비트 라인들에 연결될 수 있다. 상기 비트 라인은 제 1 비트 라인(BL1), 제 2 비트 라인(BL2) 및 제 3 비트 라인(BL3)을 포함할 수 있다. 상기 제 1 비트 라인(BL1)은, 예를 들면 상기 제 1 활성기둥들(PL1)을 연결하고, 상기 제 2 방향으로 연장할 수 있다. 상기 제 2 비트 라인(BL2)은, 예를 들면 상기 제 2 활성기둥들(PL2)을 연결하고, 상기 제 2 방향으로 연장할 수 있다. 상기 제 3 비트 라인(BL3)은, 예를 들면 상기 제 3 활성기둥들(PL3)을 연결하고, 상기 제 2 방향으로 연장할 수 있다.
상기 바로 인접하여 교대로 오프셋되는 복수 개의 활성 기둥들은, 상기 제 1 방향으로 연장하는 하나의 스트링 선택 라인과 전기적으로 결합(coupled to)할 수 있다. 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에 하나의 스트링 선택 라인(SSL)이 제공될 수 있다.
도 17 및 도 18은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 메모리 블록의 회로도이다. 도 5 및 도 6을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(300)는, 비트 라인, 워드 라인들(WL0 ~ WL3), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 제 1 공통 소오스 라인(CSL1), 및 제 2 공통 소오스 라인(CSL2)을 포함할 수 있다. 상기 비트 라인은 서로 인접하여 상기 제 2 방향으로 인장하는 제 1 비트 라인(BL1), 제 2 비트 라인(BL2) 및 제 3 비트 라인(BL3)을 포함할 수 있다. 상기 비트 라인과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 상기 복수 개의 셀 스트링들(CSTR1 ~ CSTR3)이 제공된다.
하나의 셀 스트링은, 상기 비트 라인에 접속하는 스트링 선택 트랜지스터(SST), 상기 공통 소오스 라인들(CSL1. CSL2)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 접지 선택 트랜지스터(GST) 사이에 제공되는 복수개의 메모리 셀들(MC)을 포함할 수 있다. 복수개의 메모리 셀들(MC)은 하나의 활성 기둥에 제공된다. 상기 접지 선택 트랜지스터(GST)의 게이트는 상기 접지 선택 라인(GSL)과 연결된다. 상기 메모리 셀들(MC)의 게이트들은 상기 워드 라인들(WL0 ~ WL3)에 연결된다. 상기 스트링 선택 트랜지스터(SST)의 게이트는 상기 스트링 선택 라인(SSL)에 연결된다.
상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이의 상기 기판의 상기 웰에 측면(lateral) 트랜지스터들이 제공될 수 있다. 상기 측면 트랜지스터들은 직렬로 연결된 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)을 포함할 수 있다. 상기 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)의 게이트들은 상기 접지 선택 라인(GSL)과 연결된다. 즉, 상기 접지 선택 트랜지스터(GST)와 상기 제 1 내지 제 4 측면 트랜지스터들(LTR1 ~ LTR4)은 게이트를 공유할 수 있다.
제 1 내지 제 3 셀 스트링들(CSTR1 ~ CSTR3) 각각은 서로 다른 비트 라인에 연결된다. 상기 제 1 내지 제 3 셀 스트링들(CSTR1 ~ CSTR3)은 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에 제공될 수 있다. 세 개의 셀 스트링들, 예를 들면 제 1 내지 제 3 셀 스트링들(CSTR1 ~ CSTR3)은 상기 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다.
도 17 및 도 18을 참조하여, 상기 제 1 내지 제 3 셀 스트링들(CSTR1 ~ CSTR3)의 소오스들은 각각, 상기 제 1 측면 트랜지스터들(LTR1)과 상기 제 2 측면 트랜지스터(LTR2)의 사이, 상기 제 2 측면 트랜지스터들(LTR2)과 상기 제 3 측면 트랜지스터(LTR3)의 사이, 및 상기 제 3 측면 트랜지스터들(LTR3)과 상기 제 4 측면 트랜지스터(LTR4)의 사이에 연결될 수 있다. 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 제 1 임계 전압(Vth1)을 가지고, 상기 제 2 및 제 4 측면 트랜지스터들(LTR2, LTR3)은 제 2 임계 전압(Vth2)을 가질 수 있다. 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다.
상기 제 1 셀 스트링(CSTR1)을 통한 전류(I)의 대부분은 상기 제 1 측면 트랜지스터(LTR1)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다. 상기 제 1 셀 스트링(CSTR1)을 통한 전류(I)의 나머지 일 부분은 상기 제 2 내지 제 4 측면 트랜지스터들(LTR2 ~ LTR4)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 2 셀 스트링(CSTR1)을 통한 전류(I)는 상기 제 1 및 제 2 측면 트랜지스터들(LTR1, LTR2)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐르고, 상기 제 3 및 제 4 측면 트랜지스터들(LTR3, LTR4)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 3 셀 스트링(CSTR3)을 통한 전류(I)의 대부분은 상기 제 4 측면 트랜지스터(LTR4)을 통하여 상기 제 2 공통 소오스 라인(CSL2)으로 흐를 수 있다. 상기 제 3 셀 스트링(CSTR3)을 통한 전류(I)의 나머지 일 부분은 상기 제 1 내지 제 3 측면 트랜지스터들(LTR1 ~ LTR3)을 통하여 상기 제 1 공통 소오스 라인(CSL1)으로 흐를 수 있다.
상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작게 조절함에 따라, 상기 셀 스트링들을 통한 전류들(I)의 차이가 줄어들 수 있다.
또한, 본 발명의 또 다른 실시예 따르면, 메모리 셀의 면적이 4.7F2로 집적도가 증가될 수 있다. 본 발명의 또 다른 실시예에 따르면, 하나의 스트링 선택 라인에 의하여 선택되는 비트 라인들의 수, 즉 페이지 사이즈(page size)가 일반적인 비휘발성 메모리 장치에 비하여 3배 증가될 수 있다. 때문에, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(300)는 일반적인 비휘발성 메모리 장치에 비하여 프로그램 및 읽기 속도가 3 배 증가할 수 있다. 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(300)는 일반적인 비휘발성 메모리 장치에 비하여 스트링 선택 라인을 제어하는 제어 라인들의 수가 1/3로 감소할 수 있다.
도 19a 및 도 19b는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(300)의 일 예를 도시한다. 도 19a는 도 10의 I-I'에 따른 단면도이고, 도 19b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다.
도 19a 및 도 19b를 참조하면, 기판 채널 영역(110, substrate channel region)이 상기 공통 소오스 라인들(CSL1, CSL2) 사이의 상기 웰(103)에 제공된다. 상기 기판 채널 영역(110)은 상기 공통 소오스 라인들(CSL1, CSL2)에 인접하여 상기 제 1 방향으로 연장하는 주변 영역들(111, edge region)과, 상기 주변 영역들(111) 사이의 중앙 영역(112, middle)을 포함할 수 있다. 상기 주변 영역들(111)은 상기 공통 소오스 라인들(CSL1, CSL2)에 가장 인접하여 제공된 활성 기둥들과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 제공될 수 있다.
상기 주변 영역들(111)과 상기 중앙 영역(112)은 상기 제 1 도전형을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 중앙 영역(112)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 중앙 영역(112)에 접촉할 수 있다.
도 16, 도 19a 및 도 19b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR4)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 상기 중앙 영역(112)을 채널로 사용할 수 있다.
상기 주변 영역들(111)의 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 제 1 임계 전압(Vth1)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 제 2 임계 전압(Vth2)을 가질 수 있다. 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다. 이에 따라, 상기 공통 소오스 라인들(CSL1, CSL2)로부터 제 1 거리에 위치하는 활성 기둥들로부터 그들에 바로 인접한 공통 소오스 라인으로의 제 1 전류(I1)와, 상기 공통 소오스 라인들(CSL1, CSL2)로부터 이격되고 상기 제 1 거리보다 큰 제 2 거리에 위치하는 활성 기둥들로부터 그들에 인접한 공통 소오스 라인으로의 제 2 전류(I2)는 실질적으로 동일할 수 있다. 상기 주변 영역들(111)에 바로 인접한 활성 기둥들(PL)로부터 그들에 바로 인접하지 않은 공통 소오스 라인으로의 전류는 무시될 수 있을 정도로 적을 수 있다.
상기 주변 영역들(111)과 상기 중앙 영역(112)의 불순물 도핑 농도가 동일하다면, 상기 제 2 전류(I2)는 상기 제 1 전류(I1)보다 적을 수밖에 없을 것이다. 상기 주변 영역들(111)에 바로 인접하지 않은 활성 기둥들로부터 상기 공통 소오스 라인들(CSL1, CSL2) 까지의 제 2 거리는, 상기 주변 영역들(111)에 바로 인접한 활성 기둥들(PL)로부터 상기 공통 소오스 라인들(CSL1, CSL2)까지의 제 1 거리 보다 멀기 때문이다.
상기 주변 영역들(111)의 상기 제 1 도전형 불순물의 고농도 도핑에 의하여, 상기 접지 선택 라인(GSL)의 전류 오프 특성을 유지하고, 상기 공통 소오스 라인들(CSL1, CSL2)의 상기 제 2 도전형의 불순물 이온이 상기 중앙 영역(112) 내로 확산하는 것에 의한 영향을 줄일 수 있다. 상기 중앙 영역(112)의 상기 제 1 도전형의 저농도 도핑에 의하여, 상기 공통 소오스 라인들로부터 상기 제 1 거리 떨어진 활성 기둥들과, 상기 공통 소오스 라인들로부터 상기 제 1 거리보다 먼 상기 제 2 거리 떨어진 활성 기둥들 사이의 셀 전류의 산포를 줄일 수 있다.
도 20a 및 도 20b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(300)의 또 다른 예를 도시한다. 도 20a는 도 16의 I-I'에 따른 단면도이고, 도 20b는 웰에 도핑된 불순물 영역들의 배치를 설명하는 평면도이다. 도 19a 및 도 19b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20a 및 도 20b를 참조하면, 상기 주변 영역들(111)은 상기 제 1 도전형을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 및 제 3 불순물 영역들(117)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 도전형을 가질 수 있다. 이와는 달리, 상기 제 3 불순물 영역들(117)은 상기 제 1 도전형을 가지고, 상기 제 2 불순물 도핑 농도보다 낮은 제 3 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 제 2 불순물 영역들(116)에 접촉할 수 있다. 상기 제 2 불순물 영역들(116)은 상기 활성 기둥들(PL)이 배열된 상기 제 2 방향으로 연장할 수 있다. 상기 제 3 불순물 영역들(116)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다.
도 16, 도 20a 및 도 20b를 참조하면, 상기 접지 선택 라인(GSL)을 게이트로 사용하는 상기 측면 트랜지스터들(LTR1 ~ LTR4)이 상기 기판 채널 영역(110)에 제공될 수 있다. 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 상기 주변 영역들(111)을 채널로 사용할 수 있다. 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 상기 제 3 불순물 영역(117)을 채널로 사용할 수 있다.
상기 주변 영역들(111)의 상기 제 1 및 제 4 측면 트랜지스터들(LTR1, LTR4)은 제 1 임계 전압(Vth1)을 가질 수 있다. 상기 중앙 영역(112)의 상기 제 2 및 제 3 측면 트랜지스터들(LTR2, LTR3)은 제 2 임계 전압(Vth2)을 가질 수 있다. 전술한 도핑 프로 파일에 의하여, 상기 제 2 임계 전압(Vth2)은 상기 제 1 임계 전압(Vth1) 보다 작을 수 있다.
본 발명에 따른 비휘발성 메모리 장치들은, 하나의 활성 기둥에 제공되는 메모리 셀들이 하나의 셀 스트링을 구성하는, 낸드형 플래시 메모리 장치일 수 있다.
본 발명의 전술한 실시예들에 따른 비휘발성 메모리 장치의 형성방법의 예가 설명된다.
도 21a 내지 도 21h는 도 7b를 참조하여 설명된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 일 예의 형성방법을 도시하는 것으로서, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 21a을 참조하여, 기판(101)이 제공된다. 상기 기판(101) 내에 제 1 도전형의 불순물 이온을 제공하여 웰(103)을 형성할 수 있다. 상기 웰(103)은 불순물 이온 주입 공정에 의하여 형성될 수 있다. 상기 웰(103)의 셀 영역 내에 상기 측면 트랜지스터들의 임계전압을 조절하기 위한 제 1 도전형의 불순물 이온(P-)이 제 1 농도로 제공된다.
도 21b를 참조하여, 상기 비휘발성 메모리 장치의 공통 소오스 라인이 형성될 영역 및 그에 인접한 영역을 포함하는 제 1 영역들(113)에 상기 제 1 도전형의 불순물 이온이 상기 제 1 농도보다 높은 제 2 농도로 제공된다. 상기 제 1 영역들(113)은 상기 제 1 방향으로 연장할 수 있다.
도 21c를 참조하여, 상기 웰(103)을 갖는 기판(101) 상에 버퍼 유전막(121)이 형성될 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 제 1 물질막들(123) 및 제 2 물질막들(125)이 상기 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 상기 버퍼 유전막(121)에 접하는 최하층의 물질은 제 1 물질막(123)일 수 있다. 최상층의 물질막은 제 2 물질막(125)일 수 있다. 최하층 및 최상층의 제 1 물질막은 그들 사이의 제 1 물질막들에 비하여 두껍게 형성될 수 있다. 상기 제 2 물질막들(125)은 절연막일 수 있다. 상기 제 2 물질막들(125)은, 예를 들어 실리콘 산화막을 포함할 수 있다. 상기 제 1 물질막들(123)은 상기 버퍼 유전막(121) 및 상기 제 2 물질막들(125)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 상기 제 1 물질막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제 1 물질막들(123) 및 상기 제 2 물질막들(125)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
상기 버퍼 유전막(121), 상기 제 1 물질막들(123) 및 상기 제 2 물질막들(125)을 관통하여, 상기 기판(101)에 연결되는 활성 기둥들(PL)이 형성된다. 상기 활성 기둥들(PL)은 상기 제 1 방향 및 상기 제 2 방향을 따르는 매트릭스형으로 배열될 수 있다. 적어도 세 개의 활성 기둥들(PL)이 상기 제 1 영역들(113) 사이에 상기 제 1 방향 및 제 2 방향을 따른 매트릭스 형으로 배열될 수 있다.
상기 활성 기둥들(PL)을 형성하는 것이 예를 들어 설명된다. 상기 버퍼 유전막(121), 상기 제 1 물질막들(123) 및 상기 제 2 물질막들(125)을 관통하는 채널 홀들(127)이 형성되고, 상기 채널 홀들(127) 내에 상기 제 1 도전형의 채널 반도체막이 형성된다. 일 실시예에서, 상기 채널 반도체막은 상기 채널 홀들(127)을 완전히 채우지 않도록 형성되고, 상기 채널 반도체막 상에 절연 물질이 형성되어 상기 채널 홀들(127)을 완전하게 채울 수 있다. 상기 채널 반도체막 및 상기 절연 물질은 평탄화되어, 상기 최상층의 제 1 물질막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(129)으로 채워진, 실린더 형의 활성 기둥들(PL)이 형성될 수 있다. 다른 실시예에서, 상기 채널 반도체막은 상기 채널 홀들(127)을 채우도록 형성될 수 있다. 이 경우, 상기 충진 절연막은 요구되지 않을 수 있다.
상기 활성 기둥들(PL)의 상부는 리세스되어, 상기 최상층의 제 2 물질막(125) 보다 낮게 될 수 있다. 상기 활성 기둥들(PL)이 리세스된 상기 채널 홀들(127) 내에 캐핑 반도체 패턴들이 형성될 수 있다. 상기 캐핑 반도체 패턴들 및 상기 활성 기둥들(PL)의 윗부분에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다.
도 21d를 참조하여, 상기 버퍼 유전막(121), 상기 제 1 물질막들(123) 및 상기 제 2 물질막들(125)을 연속적으로 패터닝하여, 서로 이격되고 상기 제 1 방향으로 연장되고 상기 기판의 웰(103)을 노출하는, 그루브들(131)이 형성된다. 상기 그루브들에 노출된 상기 제 1 물질막들(123)을 선택적으로 제거하여 빈 공간(133)이 형성된다. 상기 빈 공간(133)은 상기 제 1 물질막들(123)이 제거된 부분에 해당한다. 상기 제 1 물질막들(123)이 실리콘 질화막을 포함하는 경우, 상기 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 빈 공간(133)에 의하여 상기 활성 기둥들(PL)의 측벽의 일부분들이 노출된다.
도 21e를 참조하여, 상기 빈 공간(133)에 정보 저장막(133)을 콘포말하게 형성한다. 상기 정보 저장막(135)은 상기 활성 기둥들(PL)에 접촉하는 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 및 상기 전하 저장막 상의 블로킹 절연막을 포함할 수 있다.(도 4 참조) 상기 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막은, 상기 빈 공간(133)에 노출된 활성 기둥들(PL)을 열산화하여 형성될 수 있다. 이와는 달리, 상기 터널 절연막은 원자층 적층법으로 형성될 수 있다. 상기 전하 저장막 및 상기 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
상기 정보 저장막(135) 상에, 상기 빈 공간(133)을 채우는, 도전막이 형성된다. 상기 도전막은 상기 빈 공간(133)을 완전히 또는 일부분을 채울 수 있다. 상기 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나로 형성될 수 있다. 상기 도전막은 원자층증착방법에 의하여 형성될 수 있다. 상기 빈 공간(133)의 외부에 형성된 상기 도전막이 제거된다. 이에 따라, 상기 빈 공간(133)의 내에 도전 패턴들이 형성된다. 상기 도전 패턴들은 스트링 선택 라인들(SSL), 워드 라인들(WL0 ~ WL3), 및 접지 선택 라인(GSL)을 포함할 수 있다.
이때, 상기 그루브들(131)에 형성된 도전막이 제거되어 상기 기판의 웰(103)이 노출될 수 있다. 노출된 상기 웰(103)에 상기 제 2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL1, CSL2)이 형성될 수 있다. 상기 도전 패턴들(SSL, WL0 ~ WL3, GSL) 사이의 상기 제 2 물질막들(125)은 상기 절연 패턴들이 될 수 있다. 이에 따라, 기판 채널 영역(110, substrate channel region)이 상기 공통 소오스 라인들(CSL1, CSL2) 사이의 상기 웰(103)에 형성된다. 상기 기판 채널 영역(110)은 상기 공통 소오스 라인들(CSL1, CSL2)에 인접하여 상기 제 1 방향으로 연장하는 주변 영역들(111, edge region)과, 상기 주변 영역들(111) 사이의 중앙 영역(112, middle)을 포함할 수 있다. 상기 주변 영역들(111)은 상기 공통 소오스 라인들(CSL1, CSL2)에 가장 인접하여 제공된 활성 기둥들과 상기 공통 소오스 라인들(CSL1, CSL2) 사이에 제공될 수 있다. 상기 주변 영역들(111)과 상기 중앙 영역(112)은 상기 제 1 도전형을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 중앙 영역(112)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 중앙 영역(112)에 접촉할 수 있다.
도 21f를 참조하여, 상기 그루브들(131)을 채우는 절연성 분리 패턴(미도시)이 형성된다. 최상부의 도전패턴(SSL)이 패터닝되어, 스트링 선택 라인들(SSL1 ~ SSL3)을 형성한다. 상기 제 1 내지 제 3 스트링 선택 라인들(SSL1 ~ SSL3)은, 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에서 상기 제 1 방향으로 배열된 활성 기둥들과 전기적으로 결합(couple)된다.
상기 제 2 방향으로 정렬된 활성 기둥들(PL)은 비트라인 콘택(141)을 통하여 하나의 비트라인(BL)에 공통으로 연결될 수 있다.
도 22a 내지 도 22g는 도 8b를 참조하여 설명된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 다른 예의 형성방법을 도시하는 것으로서, 도 3의 I-I' 선에 대응하는 단면도들이다. 도 21a 내지 도 21f를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 22a을 참조하여, 기판(101)이 제공된다. 상기 기판(101) 내에 제 1 도전형의 불순물 이온을 제공하여 웰(103)을 형성할 수 있다. 상기 웰(103)은 불순물 이온 주입 공정에 의하여 형성될 수 있다. 상기 웰(103)의 셀 영역 내에 트랜지스터의 임계전압을 조절하기 위한 제 1 도전형의 불순물 이온(P-)이 제 1 농도로 제공된다.
도 22b 및 도 22c를 참조하여, 상기 비휘발성 메모리 장치의 공통 소오스 라인이 형성될 영역 및 그에 인접한 영역을 포함하는 제 1 영역들(113)에 상기 제 1 도전형의 불순물 이온이 상기 제 1 농도보다 높은 제 2 농도로 제공된다. 상기 비휘발성 메모리 장치의 활성 기둥들이 형성될 영역을 제외한 제 2 영역(115)에 상기 제 2 도전형의 불순물 이온이 고농도로 제공된다. 상기 제 1 및 제 2 영역들(113, 115)은 상기 제 1 방향으로 연장할 수 있다.
도 22d를 참조하면, 도 21c를 참조하여 설명된 상기 활성 기둥들의 형성 공정이 수행된다.
도 22e 및 도 22f를 참조하여, 도 21d 및 도 21e를 참조하여 설명된 상기 도전 패턴들의 형성 공정이 수행된다. 상기 웰(103)에 상기 제 2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL1, CSL2)이 형성될 수 있다. 주변 영역들(111)은 상기 제 1 도전형을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 및 제 3 불순물 영역들(117)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 도전형을 가질 수 있다. 상기 제 3 불순물 영역들(118)은 상기 제 1 도전형을 가지고, 상기 제 2 불순물 도핑 농도보다 낮은 제 3 불순물 도핑 농도를 가질 수 있다. 상기 활성 기둥들(PL)은 상기 제 2 불순물 영역들(116)에 접촉할 수 있다. 상기 제 2 불순물 영역들(116)은 상기 활성 기둥들(PL)이 배열된 상기 제 2 방향으로 연장할 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다.
도 22g를 참조하여, 도 21f를 참조하여 설명된 공정이 수행되어, 스트링 선택 라인들(SSL1 ~ SSL3)을 형성한다. 상기 제 1 내지 제 3 스트링 선택 라인들(SSL1 ~ SSL3)은, 상기 제 1 공통 소오스 라인(CSL1)과 상기 제 2 공통 소오스 라인(CSL2) 사이에서 상기 제 1 방향으로 배열된 활성 기둥들과 전기적으로 결합(couple)된다. 상기 제 2 방향으로 정렬된 활성 기둥들(PL)은 비트라인 콘택(141)을 통하여 하나의 비트라인(BL)에 공통으로 연결될 수 있다.
도 23a 내지 도 23h는 도 9b를 참조하여 설명된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 또 다른 예의 형성방법을 도시하는 것으로서, 도 3의 I-I' 선에 대응하는 단면도들이다. 도 22a 내지 도 22f를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 23c에서, 상기 비휘발성 메모리 장치의 활성 기둥들이 형성될 영역을 제외한 영역(115)에 상기 제 2 도전형의 불순물 이온이 고농도로 제공된다. 상기 제 2 도전형의 불순물 이온이 도핑되는 영역(115)의 폭이 도 22c에서의 것보다 좁다.
상기 주변 영역들(111)은 상기 제 1 도전형을 가질 수 있다. 상기 중앙 영역(112)은 상기 제 1 도전형의 제 2 불순물 도핑 영역들(116), 및 제 3 불순물 영역들(117)을 가질 수 있다. 상기 주변 영역들(111)은 제 1 불순물 도핑 농도를 가지고, 상기 제 2 불순물 영역들(116)은 상기 제 1 불순물 도핑 농도보다 낮은 제 2 불순물 도핑 농도를 가질 수 있다. 상기 제 2 불순물 영역들(116)은 상기 스트링 선택 라인들(SSL1 ~ SSL3)과 중첩되도록 제공될 수 있다. 상기 제 3 불순물 영역들(117)은 상기 제 2 불순물 영역들(116) 사이에 제공될 수 있다. 상기 제 3 불순물 영역들(118)은 상기 스트링 선택 라인들(SSL1 ~ SSL3) 사이의 분리 공간과 중첩될 수 있다.
본 발명의 다른 실시예 및 또 다른 실시예에 따른 비휘발성 메모리 장치(200, 300)의 형성방법은 전술한 본 발명의 일 실시예의 형성방법과 유사한 공정에 의하여 수행될 수 있다.
도 24는 전술한 비휘발성 메모리 장치를 포함하는 메모리 시스템(1000)을 나타내는 블록도이다. 도 24를 참조하여, 상기 메모리 시스템(1000)은 상기 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 상기 메모리 장치(1100)는 전술한 비휘발성 메모리 장치로 구현될 수 있다.
상기 컨트롤러(1200)는 호스트(Host) 및 상기 메모리 장치(1100)에 연결된다. 상기 컨트롤러(1200)는, 상기 호스트(Host)로부터의 요청에 응답하여, 상기 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 상기 컨트롤러(1200)는 상기 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 상기 컨트롤러(1200)는 상기 메모리 장치(1100)와 상기 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 상기 컨트롤러(1200)는 상기 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예를 들어, 도 1을 참조하여 설명된 바와 같이, 상기 컨트롤러(1200)는 상기 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성될 수 있다. 상기 컨트롤러(1200)는 상기 메모리 장치(1200)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 상기 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)를 포함하는 구성 요소들을 더 포함한다. 상기 램(RAM)은 프로세싱 유닛의 동작 메모리, 상기 메모리 장치(1100)와 상기 호스트(Host) 사이의 캐시 메모리, 그리고 상기 메모리 장치(1100)와 상기 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛은 상기 컨트롤러(1200)의 제반 동작을 제어한다.
상기 호스트 인터페이스는 상기 호스트(Host)와 상기 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예를 들어, 상기 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜을 포함하는 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다. 상기 메모리 인터페이스는 상기 반도체 장치(1100)와 인터페이싱한다. 예를 들면, 상기 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
상기 메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 상기 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 상기 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예를 들어, 상기 오류 정정 블록은 상기 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 상기 오류 정정 블록은 상기 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
상기 컨트롤러(1200) 및 상기 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예를 들어, 상기 컨트롤러(1200) 및 상기 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 상기 컨트롤러(1200) 및 상기 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmiR2o), SD 카드(SD, miniSD, miR2oSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
상기 컨트롤러(1200) 및 상기 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 상기 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 상기 메모리 시스템(1000)이 상기 반도체 드라이브(SSD)로 이용되는 경우, 상기 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 상기 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
예를 들어, 상기 메모리 장치(1100) 또는 상기 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 상기 메모리 장치(1100) 또는 상기 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 25는 도 24의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 25를 참조하여, 메모리 시스템(2000)은 상기 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 상기 메모리 장치(2100)는 복수 개의 비휘발성 메모리 칩들을 포함할 수 있다. 상기 복수 개의 비휘발성 메모리 칩들은 복수의 그룹들로 분할될 수 있다. 상기 복수 개의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 상기 컨트롤러(2200)와 통신하도록 구성된다. 도 42에서, 상기 복수 개의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 상기 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
도 25에서, 하나의 채널에 상기 복수 개의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 상기 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 26은 도 25를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 26을 참조하면, 상기 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 상기 메모리 시스템(2000)을 포함한다.
상기 메모리 시스템(3500)은 시스템 버스(3500)를 통해, 상기 중앙처리장치(3100), 상기 램(3200), 상기 사용자 인터페이스(3300), 그리고 상기 전원(3400)에 전기적으로 연결된다. 상기 사용자 인터페이스(3300)를 통해 제공되거나 상기 중앙 처리 장치(3100)에 의해서 처리된 데이터는 상기 메모리 시스템(2000)에 저장된다.
도 26에서, 상기 비휘발성 메모리 장치(2100)는 상기 컨트롤러(2200)를 통해 상기 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 상기 비휘발성 메모리 장치(2100)는 상기 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 26에서, 도 25를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 상기 메모리 시스템(2000)은 도 24를 참조하여 설명된 상기 메모리 시스템(1000)으로 대체될 수 있다.
예를 들어, 상기 컴퓨팅 시스템(3000)은 도 24 및 도 25를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 도전형의 기판에 제공되고, 서로 이격되어 제 1 방향으로 연장하는 상기 제 1 도전형과 다른 제 2 도전형의 공통 소오스 라인들;
    상기 공통 소오스 라인들 사이의 상기 기판에 제공되고, 상기 공통 소오스 라인들에 바로 인접한 주변 영역들 및 상기 주변 영역들 사이의 중앙 영역을 포함하는 기판 채널 영역; 및
    상기 기판 채널 영역으로부터 수직으로 제공된 복수 개의 수직 채널들을 포함하고,
    상기 주변 영역들은 상기 중앙 영역과 다른 불순물 도핑 농도를 갖는 비휘발성 메모리 장치.
  2. 청구항 1에 있어서,
    상기 주변 영역들 및 상기 중앙 영역은 상기 제 1 도전형을 갖고, 상기 주변 영역들의 불순물 도핑 농도는 상기 중앙 영역의 것보다 큰 비휘발성 메모리 장치.
  3. 청구항 1에 있어서,
    상기 중앙 영역은,
    상기 수직 채널들과 접촉하되 상기 제 1 방향으로 연장하는 제 1 영역들, 및 상기 제 1 영역들 사이에서 상기 제 1 방향으로 연장하는 제 2 영역을 포함하는 비휘발성 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제 1 영역들은 상기 주변 영역들보다 낮은 제 1 농도의 상기 제 1 도전형을 갖고, 상기 제 2 영역은 상기 제 1 농도보다 낮은 제 2 농도의 상기 제 1 도전형을 갖는 비휘발성 메모리 장치.
  5. 청구항 3에 있어서,
    상기 제 1 영역들은 상기 주변 영역들보다 낮은 제 1 농도의 상기 제 1 도전형을 갖고, 상기 제 2 영역은 상기 제 2 도전형을 갖는 비휘발성 메모리 장치.
  6. 청구항 1에 있어서,
    상기 주변 영역들은, 상기 공통 소오스 라인들에 가장 인접하여 제공된 수직 채널과 상기 공통 소오스 라인들 사이에 제공된 비휘발성 메모리 장치.
  7. 청구항 1에 있어서,
    상기 복수 개의 수직 채널들은 상기 제 1 방향 및 상기 제 1 방향에 교차하는 제 2 방향을 따르는 매트릭스로 배열되고, 상기 공통 소오스 라인들 사이에서 적어도 세 개의 수직 채널들은 상기 제 2 방향으로 배열된 비휘발성 메모리 장치.
  8. 청구항 1에 있어서,
    상기 복수 개의 수직 채널들은 바로 인접하여 교대로 오프셋되는 비휘발성 메모리 장치.
  9. 기판에 제공되고, 서로 이격되어 일 방향으로 연장하는 공통 소오스 라인들; 및
    상기 공통 소오스 라인들 사이에 제공되고, 상기 기판을 채널로 사용하는 복수 개의 트랜지스터들을 포함하고,
    상기 복수 개의 트랜지스터들은, 상기 공통 소오스 라인들로부터 제 1 거리에 위치하고 제 1 임계 전압을 갖는 제 1 트랜지스터들, 및 상기 공통 소오스 라인으로부터 이격되고 상기 제 1 거리보다 큰 제 2 거리에 위치하고 상기 제 1 임계 전압과 다른 제 2 임계 전압을 갖는 제 2 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  10. 청구항 9에 있어서,
    상기 제 1 임계 전압은 상기 제 2 임계 전압보다 큰 비휘발성 메모리 장치.
KR1020100083682A 2009-02-10 2010-08-27 비휘발성 메모리 장치 KR101642929B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020100083682A KR101642929B1 (ko) 2010-08-27 2010-08-27 비휘발성 메모리 장치
US13/219,178 US8614917B2 (en) 2010-02-05 2011-08-26 Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US14/095,597 US8743614B2 (en) 2010-02-05 2013-12-03 Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US14/272,765 US9202571B2 (en) 2010-02-05 2014-05-08 Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US14/921,845 US9331095B2 (en) 2009-02-10 2015-10-23 Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100083682A KR101642929B1 (ko) 2010-08-27 2010-08-27 비휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20120019998A KR20120019998A (ko) 2012-03-07
KR101642929B1 true KR101642929B1 (ko) 2016-07-26

Family

ID=46128780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100083682A KR101642929B1 (ko) 2009-02-10 2010-08-27 비휘발성 메모리 장치

Country Status (1)

Country Link
KR (1) KR101642929B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102054226B1 (ko) * 2013-03-14 2019-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104659207B (zh) * 2013-11-19 2019-04-26 三星电子株式会社 存储装置
KR102234273B1 (ko) * 2014-07-02 2021-04-02 삼성전자주식회사 반도체 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004517A (ja) 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009224574A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
KR101069420B1 (ko) * 2009-10-07 2011-09-30 서울대학교산학협력단 기둥형 단결정 채널 및 가상 소스/드레인을 갖는 낸드 플래시 메모리 어레이 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004517A (ja) 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009224574A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
KR20120019998A (ko) 2012-03-07

Similar Documents

Publication Publication Date Title
US9331095B2 (en) Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US10546877B2 (en) Semiconductor device and method of fabricating the same
US10566343B2 (en) Semiconductor memory device including 3-dimensional structure and method for manufacturing the same
US10680004B2 (en) Semiconductor memory device of three-dimensional structure
KR101762823B1 (ko) 비휘발성 메모리 장치 및 그것의 제조 방법
JP5866151B2 (ja) 垂直的に集積された不揮発性記憶セルサブストリングを含む不揮発性記憶装置の形成方法、及び形成された不揮発性記憶装置
KR101543331B1 (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US8923057B2 (en) Three-dimensional semiconductor memory device with active patterns and electrodes arranged above a substrate
KR101539697B1 (ko) 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
US8426272B2 (en) Non-volatile memory devices including shared bit lines and methods of fabricating the same
US20120003831A1 (en) Methods of Forming Nonvolatile Memory Devices Using Nonselective and Selective Etching Techniques to Define Vertically Stacked Word Lines
KR20170086746A (ko) 메모리 장치
KR20150060335A (ko) 3차원 반도체 메모리 장치
KR20160060850A (ko) 메모리 장치 및 그 형성방법
KR20110012806A (ko) 수직 채널 구조의 플래쉬 메모리 소자
KR20100089022A (ko) 수직 구조의 비휘발성 메모리 소자
US10991716B2 (en) Semiconductor device having a vertical channel layer with an impurity region surrounding a dielectric core
US10347318B2 (en) Semiconductor memory device
KR20150037165A (ko) 반도체 메모리 소자
KR101642929B1 (ko) 비휘발성 메모리 장치
KR20230092594A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN114784011A (zh) 三维存储器及其制作方法以及存储器***
KR20230135984A (ko) 선택 라인들을 포함하는 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant