KR20210081623A - 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치 - Google Patents

박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치 Download PDF

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KR20210081623A
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Abstract

본 명세서는 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치에 관한 것으로, 본 명세서의 실시 예에 따른 박막 트랜지스터는, 기판 상에 구현된 버퍼층, 버퍼층 상에 구현되고 채널 영역, 제1 도체화부 및 제2 도체화부를 포함하는 반도체층, 반도체층 상에 구현된 게이트 절연막, 게이트 절연막 상에 구현된 게이트 전극 및 제2 도체화부와 중첩된 보조 전극을 포함하며, 제1 도체화부는 채널 영역의 일측으로부터 연장되어 소스 영역이 되고, 제2 도체화부는 채널 영역의 타측으로부터 연장되어 드레인 영역이 된다.

Description

박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치{THIN FILM TRNASISTOR, AND DISPLAY PANEL AND DISPLAY APPARATUS USING THE SAME}
본본 명세서는 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching element)나 구동 소자(driving element)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor; TFT)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitteing Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는 액티브층을 구성하는 물질의 종류, 전극들(게이트 전극, 소스 전극, 드레인 전극)의 배치 구조, 채널 형성 방법 등에 따라 다양한 구조로 형성될 수 있다.
최근에는 아몰퍼스 실리콘(Amorphous Silicon) TFT보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) TFT보다 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) TFT(이하 산화물 TFT)가 널리 이용되고 있다.
산화물 TFT 구조로, 액티브층 상에 패터닝된 게이트 절연층 및 게이트 전극이 적층되고, 이 적층 구조를 덮는 층간 절연층 상에 위치하는 소스 전극 및 드레인 전극이 층간 절연층을 관통하는 컨택홀을 통해 액티브층의 소스 영역 및 드레인 영역과 각각 접속되는 코플래너(Coplanar) 구조가 대표적이다.
표시 장치는 표시 패널에 배치되는 게이트 라인을 통해 픽셀로 스캔 신호를 인가하는 게이트 드라이버를 포함하고, 게이트 드라이버가 표시 패널에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel; GIP) 구조라 한다.
게이트 드라이버에서는 스캔 신호를 게이트 라인으로 공급하는 스위칭 TFT가 배치되는데, 게이트 드라이버에 배치되는 스위칭 TFT는 표시 장치 내 다른 영역에 배치되는 TFT과 대비하여 드레인으로 고전압이 인가된다.
TFT의 드레인에 고전압이 인가되는 경우 순간적으로 TFT 온 전류(Ion)가 저하되는 현상이 발생하며, 이러한 Ion 저하 현상은 패널 불량을 야기하여 패널의 생산 수율이 저하되는 문제점이 있다.
드레인에 고전압이 인가되는 경우에 발생하는 Ion 저하 현상은 채널 영역과 드레인 영역의 경계 영역, 드레인의 영역 중 게이트 절연막 테일부(GI tail)의 하부에 위치하는 영역에 전계가 집중되기 때문에 발생하는 것으로 실험 결과 확인되었다.
본 명세서는 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체층 하부에 채널부를 중심으로 드레인 영역 측으로 비대칭 형성된 전계 제어 전극을 포함하는 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 반도체층 하부에 형성되는 전계 제어 전극에 인가되는 전압을 이용하여, 게이트 절연막의 테일부 하부에 집중되는 전계를 감소시킬 수 있도록 구현된 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 게이트 절연막의 테일부 하부에 집중되는 전계를 감소시켜 드레인에 고전압이 인가되는 경우에 발생하는 Ion 저하 현상을 방지할 수 있도록 구현된 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치를 제공하는 것을 기술적 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 본 명세서의 실시 예에 따른 박막 트랜지스터는, 기판 상에 구현된 버퍼층, 버퍼층 상에 구현되고 채널 영역, 제1 도체화부 및 제2 도체화부를 포함하는 반도체층, 반도체층 상에 구현된 게이트 절연막, 게이트 절연막 상에 구현된 게이트 전극 및 제2 도체화부와 중첩된 보조 전극을 포함하며, 제1 도체화부는 채널 영역의 일측으로부터 연장되어 소스 영역이 되고, 제2 도체화부는 채널 영역의 타측으로부터 연장되어 드레인 영역이 된다.
본 명세서의 실시 예에 따른 표시 패널은 표시부와 비표시부를 갖는 기판, 표시부에 배치되고 게이트 라인과 데이터 라인에 연결된 복수의 화소 및 비표시부에 배치되고 게이트 라인을 구동하기 위한 쉬프트 레지스터 회로를 갖는 게이트 구동부를 포함하며, 쉬프트 레지스터 회로는 기판 상에 배치된 복수의 박막 트랜지스터들에 의해 구현되고, 박막 트랜지스터 중 적어도 하나는 본 명세서의 실시 예에 따른 박막 트랜지스터이다.
본 명세서의 실시 예에 따른 표시 장치는 본 명세서의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 패널을 포함한다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
상기 과제의 해결 수단에 의하면, 본 명세서에 따른 박막 트랜지스터는 반도체층 하부에 채널부를 중심으로 드레인 영역 측으로 비대칭 형성된 전계 제어 전극을을 포함하고, 전계 제어 전극에 인가되는 전압을 이용하여 게이트 절연막의 테일부 하부에 집중되는 전계를 제어할 수 있는 효과가 있다.
따라서, 전계 제어 전극에 인가되는 전압의 제어를 통해 게이트 절연막의 테일부 하부에 집중되는 전계를 감소시켜 드레인에 고전압이 인가되는 경우에 발생하는 Ion 저하 현상을 방지할 수 있는 효과가 있다.
또한, 이러한 Ion 저하 현상에 따른 패널 불량을 방지할 수 있기 때문에, 대면적/고해상도 표시패널 제작 시 패널 생상 수율을 높일 수 있는 효과가 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 명세서의 실시 예에 따른 박막 트랜지스터가 구비된 GIP형 게이트 구동부를 포함하는 표시장치의 개략적인 구조를 나타내는 평면도이다.
도 2는 도 1의 표시장치에 대한 보다 상세한 구조를 나타내는 구성도이다.
도 3은 도 2에 도시된 게이트 구동부의 쉬프트 레지스터에 대한 일례의 회로 구성을 나타낸 도면이다.
도 4는 도 1의 GIP형 게이트 구동부에 구비되는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 5는 도 4에서 절취선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절취한 박막 트랜지스터의 단면을 나타낸 도면이다.
도 6 내지 16은 본 명세서의 다른 실시 예들에 따른 박막 트랜지스터의 단면을 도시한 도면들이다.
도 17a 내지 17h는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
도 18a 및 18b는 전계 변화를 확인하기 위한 시뮬레이션에 이용된 비교 예의 박막 트랜지스터 및 실시 예의 박막 트랜지스터 각각의 일부 영역을 나타낸 도면들이다.
도 18c는 도 18a 및 18b에 도시된 박막 트랜지스터에 있어서 소정 범위에서의 전계 강도를 나타낸 그래프이다.
도 18d는 도 18c의 그래프에 있어서의 각 곡선의 최대 전계 강도를 나타낸 그래프이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 명세서가 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 명세서의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
이하, 첨부된 도면 및 예를 참조하여 본 명세서의 실시 예에 따른 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치가 설명된다.
도 1은 본 명세서의 실시 예에 따른 박막 트랜지스터가 구비된 GIP형 게이트 구동부를 포함하는 표시장치의 개략적인 구조를 나타내는 평면도이고, 도 2는 도 1의 표시장치에 대한 보다 상세한 구조를 나타내는 구성도이고, 도 3은 도 2에 도시된 게이트 구동부의 쉬프트 레지스터에 대한 일례의 회로 구성을 나타낸 도면이다.
이하에서 도 1 내지 3을 참조하여 설명될 표시장치의 구조 및 게이트 구동부의 쉬프트 레지스터에 대한 회로 구성은 본 명세서의 기술 사상을 설명하기 위한 것으로, 표시장치의 구조 및 게이트 구동부의 쉬프트 레지스터에 대한 회로 구성은 다양하게 변경될 수 있다.
도 1을 참조하면, 표시패널(DP)의 상단부 일측변에는 TAB 방식으로 표시패널(DP)의 데이터 라인에 연결되는 데이터 구동부(DIC)가 배치된다. 반면에, 게이트 구동부(GIC)는 별도로 구비하지 않고, 표시패널(DP) 중에서 영상 데이터를 직접 나타내는 화소 영역(PA)이 형성되는 표시부(AA)의 일측 외부 영역인 비 표시부(NA)에 GIP 방식의 게이트 구동부(GP)가 직접 실장된다.
GIP 방식은 TAB 방식에 비해, 표시장치의 베젤 영역에 대해 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하다는 장점이 있다.
도 2를 참조하면, GIP 방식의 표시장치는, 표시패널(DP), 제어부(TCON), 그리고 데이터 구동부(DIC)를 포함한다. 표시패널(DP)은 비디오 데이터를 표시하는 화소 영역(PA)이 형성되는 표시부(AA)와 게이트 구동부(GP)가 형성되는 비 표시부(NA)로 구성된다.
특히, 표시패널(DP)의 표시부(AA)에는 유리 기판에 형성된 다수의 데이터 라인들(DL), 그리고 데이터 라인들(DL)과 직교하는 다수의 게이트 라인들(GL)로 이루어진 신호 라인들을 포함한다. 신호 라인들(DL, GL)의 교차 구조에 의해 표시패널(DP)의 화소 영역(PA)이 형성되는 표시부(AA)에는 다수의 화소(PIC)들이 매트릭스 형태로 배치된다. 화소(PIC) 각각은 적색 서브화소, 녹색 서브화소 및 청색 서브화소를 포함할 수 있다. 이때, 서브 화소는 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되는 것으로, 데이터 신호에 기초한 전계에 따라 액정을 구동하여 영상을 표시하는 액정 셀이거나, 데이터 신호에 따른 전류에 의해 발광하여 영상을 표시하는 자발광 셀이 될 수 있다.
제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상의 RGB 데이터를 구동부(DIC, GP)에 공급한다. 또한, 제어부(TCON)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍 신호들을 이용하여 구동부(DIC, GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
데이터 구동부(DIC)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1수평라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse: SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock: SSC), 데이터 구동부(DIC)의 출력을 제어하는 소스 출력 인에이블 신호(SOE), 및 표시패널(DP)에 공급될 데이터 전압의 극성을 제어하는 극성 제어신호(POL) 등을 포함한다.
게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 구동부(GP) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트 시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock: GSC), 그리고 게이트 구동부(GP)의 출력을 제어하는 게이트 출력 인에이블 신호(Gate Output Enable: GOE)등을 포함한다.
데이터 구동부(DIC)는 데이터 라인들(DL)을 구동시키기 위한 것으로서, 쉬프트 레지스터(Shift Register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog Converter, DAC), 출력 버퍼(Output Buffer) 등을 포함한다. 데이터 구동부(DIC)는 데이터 제어신호(SSP, SSC, SOE)에 따라 영상 데이터를 래치한다. 데이터 구동부(DIC)는 극성제어신호(POL)에 응답하여 영상 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 구동부(DIC)는 게이트 구동부(GP)로부터 출력되는 메인 스캔펄스에 동기되도록 데이터 전압을 데이터 라인들(DL)로 출력한다.
게이트 구동부(GP)는 복수의 게이트 라인(GL)들 각각에 스캔 신호(게이트 구동신호, Vgout)를 순차적으로 공급하기 위하여, 다수의 쉬프트 레지스터(쉬프트 레니지터 어레이)를 포함하고, 게이트 구동부(GP)의 쉬프트 레지스터 어레이는 표시패널(DP)에서 화소(PIC)가 형성된 표시부(AA) 외부의 비 표시부(NA)에 GIP 방식으로 형성된다. GIP 방식에 의해, 복수의 쉬프트 레지스터들은 화소(PIC)의 TFT 공정에서 화소의 TFT와 함께 형성된다.
턴 온 레벨의 스캔 펄스를 게이트 라인에 순차적으로 공급하는 다수의 쉬프트 레지스터 각각은 복수의 박막 트랜지스터들로 구성되며, 복수의 박막 트랜지스터는 본 명세서의 실시 예에 따른 박막 트랜지스터일 수 있다.
쉬프트 레지스터 회로는 기판 상에 배치된 복수의 박막 트랜지스터들에 의해 구현되고, 박막 트랜지스터 중 적어도 하나는 본 명세서의 실시 예에 따른 박막 트랜지스터이다.
도 4는 도 1의 GIP형 게이트 구동부의 쉬프트 레지스터에 구비되는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 나타내는 평면도이고, 도 5는 도 4에서 절취선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절취한 박막 트랜지스터의 단면을 나타낸 도면이다.
도 4에서는 본 명세서의 일 실시 예에 따른 박막 트랜지스터(100)가 게이트 전극(160)이 반도체층(140) 상부에 위치하는 탑 게이트(Top Gate) 구조로 형성되는 것이 예시되어 있으나, 게이트 전극(160)이 반도체층(140) 하부에 위치하는 바텀 게이트(Bottom Gate) 구조로 형성될 수도 있다.
도 4 및 5를 참조하면, 본 명세서의 일 실시 예에 따른 박막 트랜지스터(100)는 기판(110) 상에 형성되는 제1 전극(120), 제1 전극(120)을 덮도록 기판(110) 상에 형성되는 버퍼층(130), 버퍼층(130) 상의 반도체층(140), 반도체층(140) 상의 게이트 절연막(150), 게이트 절연막(150) 상의 게이트 전극(160)을 포함한다.
반도체층(140)은 중심 영역의 채널부(또는 채널 영역)(141), 채널부(141)를 중심으로 양측에 각각 배치되는 제1 도체화부(143) 및 제2 도체화부(145)를 포함한다. 도체화부(143, 145) 중 하나는 소스(source) 영역이고, 다른 하나는 드레인(drain) 영역인데, 설명을 위해 제1 도체화부(143)가 소스 영역이고, 제2 도체화부(145)가 드레인 영역인 것으로 가정한다.
게이트 절연막(150)은 게이트 전극(160)과 중첩되지 않는 영역인 테일부(GI tail)를 포함하며, 게이트 절연막(150)의 테일부(GI tail)는 제1 도체화부(143) 측과 제2 도체화부(145) 측 모두에 형성될 수 있으나, 이하에서는 제2 도체화부(145) 측에 형성되는 테일부(GI tail)를 중심으로 설명하며, 이하에서 설명되는 '테일부'는 제2 도체화부(145) 측에 형성되는 테일부를 의미한다.
드레인 영역으로 정의되는 제2 도체화부(145)는 게이트 절연막(150)의 테일부(GI tail)와 중첩하는 제1 영역(145a, '경계 영역')과, 제1 영역(145a)을 중심으로 채널부(141)와 마주하여 게이트 절연막(150)의 테일부(GI tail)와 중첩되지 않으며, 드레인 전극(190)이 접속되는 제2 영역(145b, '접속 영역')을 포함한다.
그리고, 박막 트랜지스터(100)는 하부의 구성을 덮도록 버퍼층(130) 상에 형성되는 절연막(170), 절연막(170) 상에 형성되어 제1 컨택홀(CH1)을 통해 제1 도체화부(143)와 접속되는 제2 전극(180), 및 절연막(170) 상에 형성되어 제2 컨택홀(CH2)을 통해 제2 도체화부(145)와 접속되는 제3 전극(190)을 포함할 수 있다.
기판(110)으로는, 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드(polyimide)가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
제1 전극(120)은 기판(110) 상에 적어도 게이트 절연막(150)의 테일부(GI tail)와 중첩되도록 형성된다. 앞서 기술하였듯이, 게이트 절연막(150)의 테일부(GI tail)는 게이트 절연막(150)의 영역 중 게이트 전극(160)과 중첩되지 않는 제2 도체화부(145) 측의 영역이다.
예를 들어, 제1 전극(120)은 보조 전극, 드레인 보조 전극, 또는 전계 제어 전극으로 표현될 수도 있다.
상기 제1 전극(120)은 반도체층(140)의 채널부(141)의 중앙을 중심으로 드레인 영역이 되는 도체화부(145) 측에만 형성된다.
제1 전극(120)은 예를 들면 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi) 등을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성될 수 있으나, 제1 전극(120)의 재질이 이에 한정되는 것은 아니다.
제1 전극(120)은 제2 도체화부(145)에 고전압이 인가되는 경우에 제1 영역(145a)에서 집중 발생하는 전계를 감소시켜 저항을 낮춤으로써 Ion 저하 현상을 방지하기 위해 배치되는 것으로, Ion 저하 현상이 방지되기 때문에 캐리어의 이동성을 향상시킬 수 있는 효과가 있다.
이를 위해, 제1 영역(145a)에서 발생하는 전계를 감소시키기 위한 전압(VED, '전계 강하 전압')이 제1 전극(120)으로 인가되며, 전계 강하 전압(VED)은 제2 도체화부(145)로 인가되는 전압(VD, '드레인 전압')에 따라 설정될 수 있다.
다만, 전계 강하 전압(VED)으로 negative(음, -) 전압이 인가되면 TFT의 문턱 전압(Vth)이 povitive(양, +)로 이동하게 되어 신뢰성 마진이 감소할 수 있고, 전계 강하 전압(VED)으로 드레인 전압(VD) 이상의 전압이 지속적으로 인가되면, 고전압인 전계 강하 전압(VED)에 반도체층(140)이 지속적으로 노출되어 TFT 동작 신뢰성을 유지하지 못할 수도 있다. 따라서 드레인 전압(VD)보다 낮은 positive(양, +) 전압이 전계 강하 전압(VED)으로 인가되는 것이 바람직하다.
제1 전극(120)은 전원배선(W)을 통해 전계 강하 전압(VED)을 인가하는 전원인가수단(미도시)과 연결된다. 즉, 제1 전극(120)은 전원인가수단으로부터 전계 강하 전압(VED)을 공급받는 전원배선(W)과 연결된다. 설명을 위해, 본 실시 예에서는 제1 전극(120)과 전원배선(W)이 구분되었으나, 제1 전극(120)과 전원배선(W)은 하나의 도전체에서의 구분된 영역으로 볼 수 있다.
버퍼층(130)은 기판(110) 상에 전면적으로 형성되어 제1 전극(120)을 덮으며, 무기 재질 혹은 유기 재질로 형성될 수 있으며, 예를 들어 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다.
버퍼층(130)은 기판(110)으로부터 유입되는 수분, 산소 등의 불순물을 차단하여 반도체층(140)을 보호하고, 제1 전극(120)이 배치된 기판(110)의 상부를 평탕화하는 역할을 하며, 단일층 혹은 복수층으로 형성될 수 있다.
반도체층(140)은 버퍼층(130) 상에 형성되며, 산화물 반도체 물질을 포함하고, 단일층으로 형성될 수 있으나, 2층 이상의 복층 구조로 형성될 수 있다.
예를 들어, 반도체층(140)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 반도체층(140)의 물질이 본 실시 예에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질을 포함할 수 있다.
반도체층(140)은 앞서 기술하였듯이, 게이트 단자(160)와 중첩하는 채널부(141), 채널부(141)를 중심으로 양측에 각각 배치되어 게이트 단자(160)와 중첩하지 않는 제1 도체화부(143) 및 제2 도체화부(145)를 포함하고, 제1 도체화부(143)가 소스 영역이고, 제2 도체화부(145)가 드레인 영역이다.
제2 도체화부(145)는 게이트 절연막(150)의 테일부(GI tail)와 중첩되는 제1 영역(145a, '경계 영역')과, 제1 영역(145a)을 중심으로 채널부(141)와 마주하여 게이트 절연막(150)의 테일부(GI tail)와 중첩되지 않는 제2 영역(145b, '접속 영역')을 포함한다.
게이트 절연막(150)은 반도체층(140) 상에 형성되며, 반도체층(140)의 채널부(141) 상에만 배치될 수 있으나, 반도체층(140)의 상부 전체를 덮도록 형성될 수 있다.
게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중 적어도 하나를 포함할 수 있고, 산화 알루미늄(Al2O3)를 포함할 수도 있으며, 단일막 구조를 가지거나 다층막 구조를 가질 수도 있다.
게이트 전극(160)은 게이트 절연막(150) 상에 형성되며, 적어도 반도체층(140)의 채널부(141)과 중첩한다.
게이트 전극(160)은 반도체층(140)의 채널부(141)와 중첩할 뿐만 아니라, 반도체층(140)의 도체화부(143, 145) 중 적어도 일부와도 중첩할 수 있다. 이 경우, 반도체층(140)의 채널부(141)와 중첩하는 게이트 전극(160)의 일부는 박막 트랜지스터를 온/오프 시키는 역할을 하며, 반도체층(140)의 도체화부(143, 145)와 중첩하는 게이트 전극(160)의 일부는 반도체층(140)의 도체화부(143, 145)와 함께 캐패시터(Capacitor)를 형성한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있으며, 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
절연막(170)은 버퍼층(130) 상에 전체적으로 형성되어, 하부의 구성을 덮어 보호하며, 박막 트랜지스터(100)의 상부를 평탄하게 하며, 층간 절연막(ILD: Inter layer dielectric)으로 이용될 수 있다.
절연막(170)은 무기물, 유기물, 혹은 유기물층과 무기물층의 적층체로 이루어질 수도 있으며, 단일층으로 형성될 수 있으나, 2층 이상의 복층 구조로 형성될 수도 있다.
제1 도체화부(143)와 연결되는 제1 컨택홀(CH1)이 절연막(170)을 관통하여 형성되고, 제2 도체화부(145)와 연결되는 제2 컨택홀(CH2)이 절연막(170)을 관통하여 형성된다.
제2 전극(180)은 절연막(170) 상에 형성되며, 절연막(170) 상에 형성된 제1 컨택홀(CH1)을 통해 제1 도체화부(143)와 접속하고, 제3 전극(190)은 절연막(170) 상에 형성되며, 절연막(170)에 형성된 제2 컨택홀(CH2)을 통해 제2 도체화부(145)와 접속한다.
제2 및 제3 전극(180, 190)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
이와 같이, 게이트 절연막(150)의 테일부(GI tail)와 중첩되도록 전계 제어 전극(120)이 반도체층(140) 하부에 형성되고, 전계 제어 전극(120)에 전계 강하 전압(VED)가 인가됨에 따라, 게이트 절연막(150)의 테일부(GI tail)의 하부에 위치하는 제2 도체화부(145)의 경계 영역(145a)에 형성되는 전계를 감소시킬 수 있다.
따라서, 전계 제어 전극(120)에 인가되는 전계 강하 전압(VED)의 제어를 통해 제2 도체화부(145)의 경계 영역(145a)에 형성되는 전계를 감소시켜 제2 도체화부(145)에 고전압의 드레인 전압(VD)이 인가되는 경우에 발생하는 Ion 저하 현상을 방지할 수 있는 효과가 있다.
또한, 이러한 Ion 저하 현상에 따른 패널 불량을 방지할 수 있기 때문에, 대면적/고해상도 표시패널 제작 시 패널 생상 수율을 높일 수 있는 효과가 있다.
도 6 내지 16은 본 명세서의 다른 실시 예들에 따른 박막 트랜지스터의 단면을 도시한 도면들이다. 이하에서는 도 6 내지 16을 참조하여 본 명세서의 제1 전극(120)과 관련한 다양한 실시 예들이 설명된다.
제1 전극(120)은 다층막 구조로 형성될 수 있으며, 도 6에는 제1 전극(120)이 제1 도전층(121)과, 제1 도전층(121) 상에 형성되는 제2 도전층(123)을 포함하는 2층의 다층막 구조로 형성되는 것이 예시되어 있으나, 3층 이상의 다층막 구조로 형성될 수도 있다.
제1 전극(120)은 도 7에 도시된 바와 같이 제2 도체화부(145)의 제1 영역(145a) 전부와 중첩하도록 형성되거나, 도 8 내지 10에 도시된 바와 같이 제2 도체화부(145)의 제1 영역(145a) 일부와 중첩하도록 형성될 수 있다.
도 11 및 12에 도시된 바와 같이, 제1 전극(120)은 제2 도체화부(145)의 제1영역(145a) 및 채널부(141)에 걸쳐 중첩하도록 형성될 수 있다.
상세하게, 제1 전극(120)은 제2 도체화부(145)의 제1 영역(145a) 전부와 중첩하면서 채널부(141)과 중첩할 수 있으며(도 11), 제2 도체화부(145)의 제1 영역(145a) 일부와 중첩하면서 채널부(141)와 중첩할 수 있다(도 12).
도 13 및 14에 도시된 바와 같이, 제1 전극(120)은 제2 도체화부(145)의 제1 영역(145a) 및 제2 영역(145b)에 걸쳐 중첩하도록 형성될 수 있다.
상세하게, 제1 전극(120)은 제2 도체화부(145)의 제1 영역(145a) 전부와 중첩하면서 제2 영역(145b)과 중첩할 수 있으며(도 13), 제2 도체화부(145)의 제1 영역(145a) 일부와 중첩하면서 제2 영역(145b)과 중첩할 수 있다(도 14).
제1 전극(120)이 제2 영역(145b)과 중첩하는 범위는 제한되지 않으며, 도 12에 도시된 바와 같이 제3 전극(190)과 중첩하도록 연장될 수 있으며, 제2 영역(145a) 전체와 중첩할 수도 있다.
도 15에 도시된 바와 같이, 제1 전극(120)은 채널부(141), 제2 도체화부(145)의 제1 및 제2 영역(145a, 145b)에 걸쳐 중첩하도록 형성될 수 있다.
다만, 제1 전극(120)에 인가되는 전계 강하 전압(VED)에 의해 TFT의 동작이 영향을 받지 않아야 하므로, 제1 전극(120)은 TFT의 동작에 영향을 미치지 않는다는 조건을 만족하는 하에서 채널부(141)와 중첩될 수 있다.
이상에서와 같이 제1 전극(120)은 실시 예에 따라 차이는 있으나, 제2 도체화부(145)의 제1 영역(145a)과 중첩되면서, 채널부(141) 및 도체화부(145)의 제2 영역(145b) 중 적어도 하나와 더 중첩될 수 있다. 하지만, 제1 전극(120)이 소스 영역으로서의 제1 도체화부(143)와 중첩되면 박막 트랜지스터의 동작에 영향을 미치기 때문에 제1 도체화부(143)와는 중첩되지 않는다.
도 16에 도시된 바와 같이, 제1 전극(120)은 이격되는 다수의 서브 전극들(120a, 120b, 120c)로 구성될 수 있으며, 다수의 서브 전극들(120a, 120b, 120c) 각각에 동일한 전계 강하 전압(VED)이 인가될 수 있고, 서로 다른 전계 강하 전압(VED)이 인가될 수 있다.
예를 들어, 제2 도체화부(145)의 제1 영역(145a) 내에서도 위치별로 전계 강도는 다를 수 있으며, 위치별 전계 강도에 상응하는 전계 강하 전압(VED)을 서브 전극들 각각에 인가하면 제1 도체화부(145)의 제1 영역(145a)에 형성되는 전계에 대한 정밀한 제어가 가능하다.
도 116는 다수의 서브 전극들(120a, 120b, 120c) 각각이 전원인가수단(미도시)으로부터 전계 강하 전압(VED1, VED2, VED3)을 공급받는 전원배선들(W1, W2, W3)과 연결된 것이 예시되어 있다.
이상에서는 도 4 내지 16을 참조하여 본 명세서의 실시 예들에 따른 박막 트랜지스터의 구조가 설명되었다. 이하에서는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 제조하는 방법이 도 17a 내지 17h를 참조하여 설명된다.
도 17a 내지 17h는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
먼저 도 17a에 도시된 바와 같이, 기판(110) 상에 제1 전극(120)이 패턴 형성된다.
기판(110)으로는, 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드(polyimide)가 이용될 수 있다.
플라스틱이 기판(110)으로 사용되는 경우, 플라스틱 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
제1 전극(120)은 예를 들면, 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi) 등을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성될 수 있다.
제1 전극(120)이 형성되는 경우, 제1 전극(120)으로 인가되는 전계 강하 전압(VED)을 공급받는 전원배선(W)이 제1 전극(120)과 연결되도록 형성될 수 있다.
제1 전극(120)이 다수의 서브 전극들로 구성되는 경우, 다수의 서브 전극들 각각으로 인가되는 서로 다른 값의 전계 강하 전압(VED)을 공급받는 전원배선(W)이 제1 전극(120)과 연결되도록 형성될 수 있다.
이후, 도 17b에 도시된 바와 같이, 제1 전극(120)이 형성된 기판(110) 상에 버퍼층(130)이 형성되어 제1 전극(120)이 버퍼층(130)에 의해 덮어지고, 버퍼층(130) 상에 반도체층(140)이 형성된다.
반도체층(140)은 산화물 반도체 물질을 포함하며, 단일층 혹은 2층 이상의 복층 구조로 형성될 수 있다. 반도체층(140) 형성을 위해 마스크 공정이 실시된다.
반도체층(140)은 예를 들면 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
이후, 도 17c 내지 17f에 도시된 바와 같이, 반도체층(140) 상에 게이트 절연막(150)이 적어도 반도체층(140)의 중앙 영역과 중첩되도록 패턴 형성되고, 게이트 절연막(150) 상에 게이트 전극(160)이 패턴 형성된다. 게이트 절연막(150) 및 게이트 전극(160) 형성을 위해 마스크 공정이 실시될 수 있으며, 게이트 절연막(150)은 게이트 전극(160)과 중첩하지 않는 테일부(GI tail)를 포함한다.
구체적으로, 도 17c에 도시된 바와 같이, 반도체층(140)을 덮도록 게이트 절연막 물질이 도포되어 게이트 절연막 물질층(150a)이 형성되고, 게이트 절연막 물질층(150a) 상에 게이트 전극 물질이 도포되어 게이트 전극 물질층(160a)가 형성된다. 그리고, 게이트 전극 물질층(160a) 상에 포토레지스트(PR)가 형성되며, 포토레지스트(PR)는 게이트 절연막(150) 및 게이트 전극(160)의 형성 위치에 따라 적절하게 게이트 전극 물질층(160a) 상에 위치한다.
이후, 도 17d에 도시된 바와 같이, 포토레지스트(PR)를 마스크로 한 습식 식각을 통해 게이트 전극 물질층(160a)이 패터닝되어 게이트 전극(160)이 형성된다.
이후, 도 17e에 도시된 바와 같이, 포토레지스트(PR)를 마스크로 한 건식 식각을 통해 게이트 절연막 물질층(150a)이 패터닝되어 게이트 절연막(150)이 형성된 후, 포토레지스트(PR)은 제거된다(도 17f).
이때 반도체층(140) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(141)가 되고, 반도체층(140) 중 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 도체화부(143, 145)가 된다.
게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중 적어도 하나를 포함할 수 있고, 산화 알루미늄(Al2O3)를 포함할 수도 있으며, 단일막 구조를 가지거나 다층막 구조를 가질 수도 있다.
게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있으며, 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
이후, 도 17g에 도시된 바와 같이, 절연막(170)이 버퍼층(130) 상에 형성되어, 반도체층(140), 게이트 절연막(150) 및 게이트 전극(160)을 덮어 보호하는 한편, 박막 트랜지스터(100)의 상부를 평탄하게 한다.
절연막(170)은 무기물, 유기물, 혹은 유기물층과 무기물층의 적층체로 이루어질 수도 있으며, 단일층으로 형성될 수 있으나, 2층 이상의 복층 구조로 형성될 수도 있다.
절연막(170)에는 제1 도체화부(143)와 연결되는 제1 컨택홀(CH1)이 형성되고, 제2 도체화부(145)와 연결되는 제2 컨택홀(CH2)이 형성된다. 콘택홀(CH1, CH2) 형성을 위해 마스크 공정이 실시될 수 있다.
이후, 도 17h에 도시된 바와 같이, 제1 컨택홀(CH1)을 통해 제1 도체화부(143)와 접속하는 제2 전극(180)이 절연막(170) 상에 형성되고, 제2 컨택홀(CH2)을 통해 제2 도체화부(145)와 접속하는 제3 전극(190)이 절연막(170) 상에 형성된다.
제2 및 제3 전극(180, 190)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
도 18a 및 18b는 전계 변화를 확인하기 위한 시뮬레이션에 이용된 비교 예의 박막 트랜지스터 및 실시 예의 박막 트랜지스터 각각의 일부 영역을 나타낸 도면들이고, 도 18c는 도 18a 및 18b에 도시된 박막 트랜지스터에 있어서 소정 범위에서의 전계 강도를 나타낸 그래프이고, 도 18d는 도 18c의 그래프에 있어서의 각 곡선의 최대 전계 강도를 나타낸 그래프이다.
도 18a 및 18b 각각에는 X축에 전계 강도 측정 범위 및 전계 제어용 전극(120)의 위치를 규정하기 위한 수치가 표기되어 있고, Y축에 두께를 위한 수치가 표기되어 있으며, X축의 수치는 도 17c의 그래프의 X축의 수치와 상응한다.
도 18a의 박막 트랜지스터에는 전계 제어용 전극이 형성되어 있지 않고, 도 18b의 박막 트랜지스터에는 전계 제어용 전극(120)이 형성되어 있다.
비교 예에 대한 전계 강도 그래프를 얻기 위하여, 도 18a의 박막 트랜지스터에 소스 전압(VS)으로 0V를 인가하고, 게이트 전압(VG)으로 1V를 인가하고, 드레인 전압(VD)으로 40V를 인가한 상태에서 소정 범위 내 전계 강도가 측정되었다.
실시 예들(실시 예1 ~ 실시 예4)에 대한 전계 강도 그래프를 얻기 위하여, 도 18b의 박막 트랜지스터에 소스 전압(VS)으로 0V를 인가하고, 게이트 전압(VG)으로 1V를 인가하고, 전계 강하 전압(VED)으로 3V를 인가하고, 드레인 전압(VD)으로 각각 40V, 45V, 50V, 55V를 인가한 상태에서 소정 범위 내 전계 강도가 측정되었다.
도 18c의 그래프에서 A 곡선은 비교 예로서 측정된 전계 강도를 나타내고, 도 18d에서 a은 A 곡선에서의 최대 전계값이다.
도 18c 그래프에서 B 곡선, C 곡선, D 곡선 및 E 곡선은 실시 예1 내지 실시 예4로서 측정된 전계 강도를 나타내고, 도 18d에서 b, c, d 및 e는 각각 B 곡선, C 곡선, D 곡선 및 E 곡선 각각에서의 최대 전계값이다.
도 18c 및 18d에 도시된 바와 같이, 실시 예들(실시 예1 ~ 실시 예4)에 따른 최대 전계값들(b, c, d, e)은 비교 예에 따른 최대 전계값(a)보다 낮아지기 때문에, 전계에 의한 저항을 낮추어 Ion 저하 현상을 방지할 수 있고, 낮아진 저항으로 인하여 캐리어의 이동도를 높일 수 있다.
본 명세서의 실시 예에 따른 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시 예에 따른 박막 트랜지스터는 기판 상에 구현된 버퍼층, 버퍼층 상에 구현되고 채널 영역, 제1 도체화부 및 제2 도체화부를 포함하는 반도체층, 반도체층 상에 구현된 게이트 절연막, 게이트 절연막 상에 구현된 게이트 전극 및 제2 도체화부와 중첩된 보조 전극을 포함하며, 제1 도체화부는 채널 영역의 일측으로부터 연장되어 소스 영역이 되고, 제2 도체화부는 채널 영역의 타측으로부터 연장되어 드레인 영역이 된다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 기판과 제2 도체화부 사이에 배치되고, 버퍼층에 의해 덮인다.
본 명세서의 몇몇 실시 예에 따르면, 게이트 절연막은 게이트 전극과 비중첩되고 보조 전극과 중첩된 테일부를 포함하고, 제2 도체화부는, 게이트 절연막에 비중첩된 제2 영역 및 채널 영역과 제2 영역 사이에 배치되고 테일부와 중첩된 제1 영역을 포함한다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 제1 영역 중 적어도 일부와 중첩될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 제1 영역 중 적어도 일부와 중첩되고, 보조 전극의 일측은 채널 영역 중 적어도 일부와 중첩되도록 연장될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극과 제1 영역이 중첩되는 영역의 폭은 보조 전극과 채널 영역이 중첩되는 영역의 폭과 동일하거나 상이할 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 제1 영역 중 적어도 일부와 중첩되고, 보조 전극의 타측은 제2 영역 중 적어도 일부와 중첩되도록 연장될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극과 제1 영역이 중첩되는 영역의 폭은 보조 전극과 제2 영역이 중첩되는 영역의 폭과 동일하거나 상이할 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 상기 제1 영역과 중첩되고, 보조 전극의 일측은 상기 채널 영역 중 적어도 일부와 중첩되도록 연장되고, 상기 보조 전극의 타측은 상기 제2 영역 중 적어도 일부와 중첩되도록 연장될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극과 채널 영역이 중첩되는 영역의 폭 및 보조 전극과 제2 영역이 중첩되는 영역의 폭은 보조 전극과 제1 영역이 중첩되는 영역의 폭과 동일하거나 상이할 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극과 채널 영역이 중첩되는 영역의 폭은 보조 전극과 제2 영역이 중첩되는 영역의 폭과 동일하거나 상이할 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 제1 영역에 형성되는 전계를 강하시키는 전계 강하 전압을 공급받는 전원배선과 연결된다.
본 명세서의 몇몇 실시 예에 따르면, 전계 강하 전압은 제2 도체화부에 인가되는 드레인 전압보다 낮은 양의 전압일 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 보조 전극은 소정 거리 이격되는 다수의 서브 전극들로 구성될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 다수의 서브 전극들 각각은 제1 영역에 형성되는 전계를 강하시키는 서로 다른 값의 전계 강하 전압을 공급받는 전원배선과 연결될 수 있다.
본 명세서의 실시 예에 따른 표시 패널은 표시부와 비표시부를 갖는 기판, 표시부에 배치되고 게이트 라인과 데이터 라인에 연결된 복수의 화소 및 비표시부에 배치되고 게이트 라인을 구동하기 위한 쉬프트 레지스터 회로를 갖는 게이트 구동부를 포함하며, 쉬프트 레지스터 회로는 기판 상에 배치된 복수의 박막 트랜지스터들에 의해 구현되고, 박막 트랜지스터 중 적어도 하나는 본 명세서의 실시 예에 따른 박막 트랜지스터이다.
본 명세서의 실시 예에 따른 표시 장치는 본 명세서의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 패널을 포함한다.
본 명세서의 몇몇 실시 예에 따르면, 복수의 화소 각각은, 게이트 라인과 데이터 라인에 연결된 화소 회로, 화소 회로에 연결된 발광 소자를 포함한다.
본 명세서의 실시 예에 따른 박막 트랜지스터의 제조방법은, 기판 상에 제1 전극을 패턴 형성하는 단계, 제1 전극이 형성된 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 반도체층을 형성하는 단계, 및 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하고, 게이트 절연막을 형성하는 과정에서, 반도체층 중 게이트 전극과 중첩하는 영역은 도체화되지 않아 채널부가 되고, 반도체층 중 게이트 전극과 중첩하지 않은 영역은 도체화되어 소스 영역인 제1 도체화 및 드레인 영역인 제2 도체화부가 되며, 제1 전극은 제2 도체화부와 중첩하도록 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 게이트 절연막은 게이트 전극과 중첩하지 않는 테일부를 포함하고, 제1 전극은 테일부와 중첩하도록 형성될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 제2 도체화부는 테일부와 중첩하는 제1 영역과 제1 영역을 중심으로 채널 측과 마주하여 형성되는 제2 영역을 포함하고, 제1 전극은 제1 영역 전부와 중첩하거나, 제1 영역 일부와 중첩하도록 형성될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 제1 전극은 제1 영역 및 채널부에 걸쳐 중첩하도록 형성되거나, 제1 영역 및 제2 영역에 걸쳐 중첩하도록 형성될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 제1 전극은 채널부, 제1 및 제2 영역에 걸쳐 중첩하도록 형성될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 제 1 전극은 소정 거리 이격되는 다수의 서브 전극들로 구성되도록 형성될 수 있다.
본 명세서의 몇몇 실시 예에 따르면, 제1 전극을 패턴 형성하는 단계는, 제1 전극으로 인가되는 전계 강하 전압을 공급받는 전원배선을 형성하는 것을 포함할 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100 : 박막 트랜지스터 110 : 기판
120 : 제1 전극 130 : 버퍼층
140 : 반도체 141 : 채널부
143 : 제1 도체화부 145 : 제2 도체화부
145a: 제1 영역 145b : 제2 영역
150 : 게이트 절연막 160 : 게이트 전극
170 : 절연막 180 : 제2 전극
190 : 제3 전극 CH1 : 제1 컨택홀
CH2 : 제2 컨택홀

Claims (18)

  1. 기판 상에 구현된 버퍼층;
    상기 버퍼층 상에 구현되고 채널 영역, 제1 도체화부 및 제2 도체화부를 포함하는 반도체층;
    상기 반도체층 상에 구현된 게이트 절연막;
    상기 게이트 절연막 상에 구현된 게이트 전극; 및
    상기 제2 도체화부와 중첩된 보조 전극을 포함하며,
    상기 제1 도체화부는 상기 채널 영역의 일측으로부터 연장되어 소스 영역이 되고, 상기 제2 도체화부는 상기 채널 영역의 타측으로부터 연장되어 드레인 영역이 되는, 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 보조 전극은 상기 기판과 상기 제2 도체화부 사이에 배치되고, 상기 버퍼층에 의해 덮이는, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극과 비중첩되고 상기 보조 전극과 중첩된 테일부를 포함하고, 상기 제2 도체화부는,
    상기 게이트 절연막에 비중첩된 제2 영역; 및
    상기 채널 영역과 상기 제2 영역 사이에 배치되고 상기 테일부와 중첩된 제1 영역을 포함하는, 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 보조 전극은 상기 제1 영역 중 적어도 일부와 중첩된, 박막 트랜지스터.
  5. 제 3 항에 있어서,
    상기 보조 전극은 상기 제1 영역 중 적어도 일부와 중첩되고,
    상기 보조 전극의 일측은 상기 채널 영역 중 적어도 일부와 중첩되도록 연장된, 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 보조 전극과 상기 제1 영역이 중첩되는 영역의 폭은 상기 보조 전극과 상기 채널 영역이 중첩되는 영역의 폭과 동일하거나 상이한, 박막 트랜지스터.
  7. 제 3 항에 있어서,
    상기 보조 전극은 상기 제1 영역 중 적어도 일부와 중첩되고,
    상기 보조 전극의 타측은 상기 제2 영역 중 적어도 일부와 중첩되도록 연장된, 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 보조 전극과 상기 제1 영역이 중첩되는 영역의 폭은 상기 보조 전극과 상기 제2 영역이 중첩되는 영역의 폭과 동일하거나 상이한, 박막 트랜지스터.
  9. 제 3 항에 있어서,
    상기 보조 전극은 상기 제1 영역과 중첩되고,
    상기 보조 전극의 일측은 상기 채널 영역 중 적어도 일부와 중첩되도록 연장되고, 상기 보조 전극의 타측은 상기 제2 영역 중 적어도 일부와 중첩되도록 연장된, 박막 트랜지스터.
  10. 제 9 항에 있어서,
    상기 보조 전극과 상기 채널 영역이 중첩되는 영역의 폭 및 상기 보조 전극과 상기 제2 영역이 중첩되는 영역의 폭은 상기 보조 전극과 제1 영역이 중첩되는 영역의 폭과 동일하거나 상이한, 박막 트랜지스터.
  11. 제 9 항에 있어서,
    상기 보조 전극과 상기 채널 영역이 중첩되는 영역의 폭은 상기 보조 전극과 상기 제2 영역이 중첩되는 영역의 폭과 동일하거나 상이한,
  12. 제 3 항에 있어서,
    상기 보조 전극은 상기 제1 영역에 형성되는 전계를 강하시키는 전계 강하 전압을 공급받는 전원배선과 연결되는, 박막 트랜지스터.
  13. 제 12 항에 있어서,
    상기 전계 강하 전압은 상기 제2 도체화부에 인가되는 드레인 전압보다 낮은 양의 전압인, 박막 트랜지스터.
  14. 제 3 항에 있어서,
    상기 보조 전극은 소정 거리 이격되는 다수의 서브 전극들로 구성되는, 박막 트랜지스터.
  15. 제 13 항에 있어서,
    상기 다수의 서브 전극들 각각은 상기 제1 영역에 형성되는 전계를 강하시키는 서로 다른 값의 전계 강하 전압을 공급받는 전원배선과 연결되는, 박막 트랜지스터.
  16. 표시부와 비표시부를 갖는 기판;
    상기 표시부에 배치되고 게이트 라인과 데이터 라인에 연결된 복수의 화소; 및
    상기 비표시부에 배치되고 상기 게이트 라인을 구동하기 위한 쉬프트 레지스터 회로를 갖는 게이트 구동부를 포함하며,
    상기 쉬프트 레지스터 회로는 상기 기판 상에 배치된 복수의 박막 트랜지스터들에 의해 구현되고,
    상기 박막 트랜지스터 중 적어도 하나는 청구항 1 내지 16 중 어느 한 항의 박막 트랜지스터인, 표시 패널.
  17. 청구항 16의 표시 패널을 포함하는, 표시 장치.
  18. 제 17 항에 있어서,
    상기 복수의 화소 각각은,
    상기 게이트 라인과 상기 데이터 라인에 연결된 화소 회로; 및
    상기 화소 회로에 연결된 발광 소자를 포함하는, 표시 장치.
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