KR20100004769A - 표시장치 - Google Patents

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Abstract

표시장치에서, 각 화소는 메인 화소, 서브 화소 및 부스팅 커패시터를 포함한다. 메인 화소는 제1 게이트 신호에 응답하여 데이터 신호를 입력받아 메인 화소전압을 충전하고, 서브 화소는 제1 게이트 신호보다 늦게 발생된 제2 게이트 신호에 응답하여 데이터 신호를 입력받아 서브 화소전압을 충전한다. 부스팅 커패시터는 메인 화소와 서브 화소 사이에 구비되어 제2 게이트 신호에 응답하여 서브 화소전압이 충전될 때 메인 화소전압을 부스트 업시킨다. 따라서, 표시장치의 측면 시인성을 개선할 수 있고, 휘도 저하를 방지할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 측면 시인성을 개선할 수 있는 표시장치에 관한 것이다.
액정표시장치는 다른 표시장치에 비하여 시야각 성능이 열세하다. 이러한 시야각 문제를 개선하기 위하여, 그 동안 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스피브이에이(Super Patterned Vertical Alignment: SPVA) 모드 등의 액정표시장치 구동방식이 제안되었다.
이 중 SPVA 모드 액정표시장치는 두 개의 서브화소로 이루어진 화소를 구비하고, 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 두 개의 서브화소는 서로 다른 서브전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 이때, 액정표시장치를 바라보는 사람의 눈은 두 개의 서브전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.
SPVA 모드 액정표시장치는 구동방식에 따라서 CC(Coupling Capacitor)-타입 과 TT(Two Transistors)-타입으로 구분된다. CC-타입은 메인 화소전극과 서브 화소전극과의 사이에 커플링 커패시터를 추가하여 서브 화소전극으로 인가되는 데이터 전압을 전압 강하시켜 메인 픽셀전압보다 낮은 전압을 서브 픽셀전압으로써 인가하는 구동방식이다. TT-타입은 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다.
CC-타입은 TT-타입보다 적은 수의 트랜지스터를 구비하므로, 소비 전력 측면에서 유리하지만, 입력 데이터 전압보다 낮은 서브 픽셀전압이 서브 화소전극으로 인가되어 화이트 계조에서 휘도값이 낮아지는 단점을 갖는다.
따라서, 본 발명의 목적은 측면 시인성을 개선하기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 다수의 화소를 구비하여 영상을 표시하고, 각 화소는 메인 화소, 서브 화소 및 부스팅 커패시터를 포함한다.
상기 메인 화소는 제1 게이트 신호에 응답하여 데이터 신호를 입력받아 메인 화소전압을 충전하고, 상기 서브 화소는 상기 제1 게이트 신호보다 늦게 발생된 제2 게이트 신호에 응답하여 상기 데이터 신호를 입력받아 서브 화소전압을 충전한다. 상기 부스팅 커패시터는 상기 메인 화소와 상기 서브 화소 사이에 구비되어 상 기 제2 게이트 신호에 응답하여 상기 서브 화소전압이 충전될 때 상기 메인 화소전압을 부스트 업시킨다.
이와 같은 표시장치에 따르면, 메인 화소에 메인 화소전압이 기 충전된 상태에서 서브 화소에 서브 화소전압이 충전되면 부스팅 커패시터에 의해서 메인 화소전압이 부스트 업된다. 이처럼, 메인 화소와 서브 화소에 서로 다른 전압이 충전됨으로써 표시장치의 측면 시인성이 개선될 수 있다.
또한, 메인 화소전압은 데이터 신호에 대응하는 입력 전압보다 높은 전압레벨로 부스트 업되므로, 고계조에서 표시장치의 휘도가 저하되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 1을 참조하면, 액정표시장치에는 다수의 화소가 매트릭스 형태로 배치된다. 다수의 화소는 서로 동일한 구조로 이루어지므로, 도 1에서는 하나의 화소(100)에 대한 등가 회로를 도시하여 한 화소의 구조에 대해서 구체적으로 설명하기로 한다.
상기 액정표시장치에는 다수의 메인 게이트 라인, 상기 다수의 메인 게이트 라인과 평행한 다수의 서브 게이트 라인 및 상기 메인 및 서브 게이트 라인들과 절 연되게 교차하는 다수의 데이터 라인이 구비된다. 도 1에 도시된 바와 같이, 화소(100)는 상기 다수의 메인 게이트 라인 중 대응하는 하나의 메인 게이트 라인(GLm), 상기 다수의 서브 데이터 라인 중 대응하는 하나의 서브 게이트 라인(GLs) 및 상기 다수의 데이터 라인 중 대응하는 하나의 데이터 라인(DL)과 전기적으로 연결된다.
화소(100)는 상기 메인 게이트 라인(GLm)과 상기 데이터 라인(DL)에 전기적으로 연결된 메인 화소(110), 상기 서브 게이트 라인(GLs)과 상기 데이터 라인(DL)에 전기적으로 연결된 서브 화소(120), 및 부스트 커패시터(Cboost)로 이루어진다. 상기 메인 게이트 라인(GLm)에는 제1 게이트 신호(GSm)가 인가되고, 상기 서브 게이트 라인(GLs)에는 제2 게이트 신호(GSs)가 인가되며, 상기 데이터 라인(DL)에는 데이터 신호(DS)가 인가된다.
상기 메인 화소(110)는 제1 박막 트랜지스터(T1), 제1 액정 커패시터(CLC1) 및 제1 스토리지 커패시터(CST1)를 포함한다. 상기 제1 박막 트랜지스터(T1)는 상기 메인 게이트 라인(GLm)에 전기적으로 연결된 게이트 전극, 상기 데이터 라인(DL)에 전기적으로 연결된 소오스 전극 및 상기 제1 액정 커패시터(CLC1)에 전기적으로 연결된 드레인 전극을 구비한다. 상기 제1 액정 커패시터(CLC1)는 상기 드레인 전극과 전기적으로 연결된 제1 전극(이하, 제1 화소전극) 및 공통전압(Vcom)을 입력받는 제2 전극(이하, 공통전극)을 포함한다. 상기 제1 스토리지 커패시터(CST1)는 상기 제1 화소전극과 전기적으로 연결된 제1 전극 및 스토리지 전압(Vcst)을 입력받는 제2 전극을 포함한다.
상기 서브 화소(120)는 제2 박막 트랜지스터(T2), 제2 액정 커패시터(CLC2) 및 제2 스토리지 커패시터(CST2)를 포함한다. 상기 제2 박막 트랜지스터(T2)는 상기 서브 게이트 라인(GLs)에 전기적으로 연결된 게이트 전극, 상기 데이터 라인(DL)에 전기적으로 연결된 소오스 전극 및 상기 제2 액정 커패시터(CLC2)에 전기적으로 연결된 드레인 전극을 구비한다. 상기 제2 액정 커패시터(CLC2)는 상기 드레인 전극과 전기적으로 연결된 제1 전극(이하, 제2 화소전극) 및 상기 공통전압(Vcom)을 입력받는 제2 전극을 포함한다. 상기 제2 스토리지 커패시터(CST2)는 상기 제2 화소전극과 전기적으로 연결된 제1 전극 및 상기 스토리지 전압(Vst)을 입력받는 제2 전극을 포함한다.
상기 부스트 커패시터(Cboost)는 상기 제1 박막 트랜지스터(T1)의 드레인 전극에 전기적으로 연결된 제1 전극 및 상기 제2 박막 트랜지스터(T2)의 드레인 전극에 연결된 제2 전극을 포함한다. 상기 부스트 커패시터(Cboost)의 제1 전극은 상기 제1 박막 트랜지스터(T1)의 드레인 전극과 직접적으로 연결되거나, 상기 제1 화소전극 및 상기 제1 스토리지 커패시터(CST1)의 제1 전극 중 어느 하나와 직접적으로 연결될 수 있다. 상기 부스트 커패시터(Cboost)의 제2 전극은 상기 제2 박막 트랜지스터(T2)의 드레인 전극과 직접적으로 연결될 수 있고, 상기 제2 화소전극 및 상 기 제2 스토리지 커패시터(CST2)의 제2 전극 중 어느 하나와 직접적으로 연결될 수 있다.
상기 부스트 커패시터(Cboost)와 상기 메인 및 서브화소(110, 120)의 연결 구조에 대해서는 이후 도 4 및 도 5를 참조하여 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 신호들의 파형도이다.
표시장치에 구비되는 전체 메인 게이트 라인의 개수가 n(n은 1이상의 자연수임)개이고, 전체 서브 게이트 라인의 개수가 n개이며, 한 프레임이 1F 시간으로 이루어진다고 가정할 수 있다. 이때, 도 2에 도시된 바와 같이 상기 제1 게이트 신호(GSm)는 1F/2n(이하, 1H라 함) 시간 중 전기 H/2 시간동안 하이 상태로 발생되고, 상기 제2 게이트 신호(GSs)는 상기 1H 시간 중 후기 H/2 시간동안 하이 상태로 발생된다. 상기 데이터 신호(DS)는 1H 시간동안 동일한 값을 유지하고, 상기 데이터 신호(DS)의 극성은 1H 시간 단위로 반전된다. 도면에 도시하지는 않았지만, 상기 데이터 신호(DS)의 극성은 한 프레임 단위로도 반전된다.
상기 메인 게이트 라인(GLm)으로 상기 제1 게이트 신호(GSm)가 인가되면, 상기 제1 박막 트랜지스터(T1)가 턴-온되어 상기 데이터 신호(DS)가 상기 제1 박막 트랜지스터(T1)로부터 출력된다. 출력된 상기 데이터 신호(DS)에 의해서 상기 제1 액정 커패시터(CLC1)에는 메인 화소전압(Vp1)이 충전된다.
도 2에 도시된 바와 같이, 현재 프레임에서 상기 데이터 신호(DS)가 상기 공통전압(Vcom)에 대해서 (+)극성을 갖는다면, 상기 제1 게이트 신호(GS1)의 하이 구 간(H/2)동안 상기 메인 화소전압(Vp1)은 상기 데이터 신호(DS)와 상기 공통전압(Vcom) 사이의 전압차에 대응하는 입력 전압(Vinput)까지 상승한다.
상기 메인 화소(110)는 상기 부스트 커패시터(Cboost)에 의해서 상기 서브 화소(120)에 연결되므로, 상승된 상기 메인 화소전압(Vp1)에 의해서 상기 제1 게이트 신호(GS1)의 하이 구간(H/2)동안 상기 제2 액정 커패시터(CLC2)에는 프리챠지 전압이 충전된다.
상기 프리챠지 전압(ΔVp2)은 다음 <수학식 1>에 의해서 정의된다.
Figure 112008048602439-PAT00001
여기서, V'p1은 이전 프레임의 메인 화소전압을 나타내고, Vp1은 현재 프레임의 메인 화소전압을 나타낸다.
이후, 상기 서브 게이트 라인(GLs)으로 상기 제2 게이트 신호(GSs)가 인가되면, 상기 제2 박막 트랜지스터(T2)가 턴-온되어 상기 데이터 신호(DS)가 상기 제2 박막 트랜지스터(T2)로부터 출력된다. 출력된 상기 데이터 신호(DS)에 의해서 상기 제2 액정 커패시터(CLC2)에는 서브 화소전압(Vp2)이 충전된다.
도 2에 도시된 바와 같이, 상기 제2 게이트 신호(GS2)의 하이 구간(H/2)동안 상기 서브 화소전압(Vp2)은 상기 입력 전압(Vinput)까지 상승한다. 여기서, 상기 제2 액정 커패시터(CLC2)에는 프리챠지전압이 기 충전되어 있으므로, 상기 서브 화 소전압(Vp2)가 상기 입력 전압(Vinput)까지 상승하는데 소요되는 시간이 단축되고, 그 결과 액정의 응답속도를 향상시킬 수 있다.
상기 제2 게이트 신호(GS2)의 하이 구간(H/2)에서 상기 서브 화소전압(Vp2)이 상승하면, 이에 연동하여 상기 제1 액정 커패시터(CLC1)에 충전된 상기 메인 화소전압(Vp1)이 부스트 업된다.
여기서, 상기 메인 화소전압(Vp1)의 변화량(ΔVp1)은 다음 <수학식 2>에 의해서 정의된다.
Figure 112008048602439-PAT00002
여기서, ΔVp2는 <수학식 1>에 의해서 정의된 프리챠지 전압이다.
<수학식 2>에서 정의된 변화량(ΔVp1)만큼 상기 메인 화소전압(Vp1)이 부스트 업되면, 상기 메인 화소전압(Vp1)은 상기 서브 화소전압(Vp2)보다 높은 하이 전압(Vhigh)까지 상승한다. 상기 메인 화소전압(Vp1)이 상기 입력 전압(Vinput)보다 높은 하이 전압(Vhigh)까지 상승하므로, 상기 메인 화소(110)에서 액정의 응답 속도가 향상될 수 있다. 상기 제1 및 제2 게이트 신호(GSm, GSs)가 로우 레벨로 다운된 이후에도 상기 서브 화소전압(Vp2)은 상기 입력 전압(Vinput)으로 유지되고, 상기 메인 화소전압(Vp1)은 상기 입력 전압(Vinput)보다 높은 하이 전압(Vhigh)으로 유지된다.
도 3은 계조에 따른 메인 화소와 서브 화소의 휘도를 나타낸 그래프이다. 도 3에서 제1 그래프(G1)는 메인 화소의 휘도를 나타내고, 제2 그래프(G2)는 서브 화소의 휘도를 나타내며, 제3 그래프(G3)는 메인 화소의 휘도와 서브 화소의 휘도를 합한 값을 나타낸다.
도 3을 참조하면, 화이트 계조(Wgray)에서 상기 서브 화소(120)는 입력 전압(Vinput)에 대응하는 제1 휘도(Llow)를 나타내고, 상기 메인 화소(110)는 상기 입력 전압(Vinput)보다 높은 하이 전압(Vhigh)에 대응하는 제2 휘도(Lhigh)를 나타낸다.
이처럼, 상기 메인 화소(110)와 상기 서브 화소(120)에 서로 다른 전압이 인가되면, 액정표시장치를 바라보는 사람의 눈은 상기 제1 및 제2 휘도(Llow, Lhigh)의 중간값을 인식한다. 따라서, 중간 계조 이하에서 감마 커브가 왜곡되어 발생하는 측면 시인성 저하를 방지할 수 있다.
또한, 화이트 계조(Wgrsy)에서 상기 메인 화소(110)는 입력 전압에 대응하는 상기 제1 휘도(Llow)보다 높은 상기 제2 휘도(Lhigh)를 가짐으로써 상기 액정표시장치의 전체 휘도를 향상시킬 수 있다.
도 4는 도 1에 도시된 화소의 레이 아웃을 나타낸 평면도이고, 도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 액정표시장치는 영상을 표시하는 액정표시패널(200)을 구비하고, 액정표시패널(200)은 박막 트랜지스터 기판(210), 상기 박막 트랜지스터 기판(210)과 마주하는 대향기판(220) 및 상기 박막 트랜지스터 기 판(210)과 대향기판(220)과의 사이에 개재된 액정층(미도시)을 포함한다.
상기 박막 트랜지스터 기판(210)은 제1 베이스 기판(211), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제1 화소전극(PE1), 제2 화소전극(PE2), 제1 스토리지 커패시터(CST1), 제2 스토리지 커패시터(CST2) 및 부스트 커패시터(Cboost)를 포함한다.
상기 제1 베이스 기판(211) 상에는 메인 게이트 라인(GLm) 및 상기 메인 게이트 라인(GLm)과 평행하게 연장된 서브 게이트 라인(GLs)이 구비된다. 상기 제1 박막 트랜지스터(T1)의 게이트 전극(GE1)은 상기 메인 게이트 라인(GLm)으로부터 분기되고, 상기 제2 박막 트랜지스터(T2)의 게이트 전극(GE2)은 상기 서브 게이트 라인(GLs)으로부터 분기된다.
상기 메인 게이트 라인(GLm)과 상기 서브 게이트 라인(GLs) 사이에는 제1 및 제2 스토리지 라인(SL1, SL2)이 상기 메인 게이트 라인(GLm)과 평행하게 연장되어 배치되고, 상기 제1 및 제2 스토리지 라인(SL1, SL2)은 서로 소정 간격 이격된다. 상기 제1 및 제2 스토리지 라인(SL1, SL2)은 상기 메인 및 서브 게이트 라인(GLm, GLs)과 동일한 물질로 이루어져 상기 제1 베이스 기판(211) 상에 구비된다. 상기 제1 및 제2 스토리지 라인(SL1, SL2)에는 스토리지 전압(Vcst, 도 1에 도시됨)이 인가된다.
상기 제1 스토리지 라인(SL1)으로부터 연장되어 제1 스토리지 전극(SSE1)이 형성되고, 상기 제2 스토리지 라인(SL2)으로부터 연장되어 제2 스토리지 전 극(SSE2)이 형성된다.
상기 제1 베이스 기판(211) 상에는 게이트 절연막(212)이 전체적으로 도포되어 상기 제1 베이스 기판(211) 상에 형성된 라인들(GLm, GLs, SL1, SL2) 및 전극들(GE1, GE2, SSE1, SSE2)을 커버한다. 상기 게이트 절연막(212) 상에는 제1 내지 제4 액티브 패턴(213a)이 형성되고, 그 위로 제1 내지 제4 오믹 콘택패턴(213b)이 각각 적층된다. 상기 제1 액티브 패턴(213a) 및 제1 오믹 콘택패턴(213b)은 상기 제1 박막 트랜지스터(T1)의 게이트 전극(GE1)이 형성된 영역에 대응하여 구비되고, 상기 제2 액티브 패턴(213c) 및 상기 제2 오믹 콘택패턴(213d)은 상기 제2 박막 트랜지스터(T2)의 게이트 전극(GE2)이 형성된 영역에 대응하여 구비된다.
또한, 상기 제3 액티브 패턴(213e) 및 제3 오믹 콘택패턴(213f)은 상기 제1 스토리지 전극(SE1)이 형성된 영역에 대응하여 구비되고, 상기 제4 액티브 패턴(213g) 및 제4 오믹 콘택패턴(214h)은 상기 제2 스토리지 전극(SSE2)이 형성된 영역에 대응하여 구비된다.
상기 게이트 절연막(212) 상에는 상기 메인 게이트 라인(GLm)과 직교하는 방향으로 연장된 데이터 라인(DL)이 배치된다. 상기 제1 박막 트랜지스터(T1)의 소오스 전극(SE1)은 상기 데이터 라인(DL)으로부터 분기되어 상기 제1 오믹 콘택패턴(213b) 상에 배치되고, 상기 제1 박막 트랜지스터(T1)의 드레인 전극(DE1)은 상기 제1 오믹 콘택패턴(213b) 상에서 상기 소오스 전극(SE1)과 소정 간격 이격하여 배치된다. 또한, 상기 제2 박막 트랜지스터(T2)의 소오스 전극(SE2)은 상기 데이터 라인(DL)으로부터 분기되어 상기 제2 오믹 콘택패턴(213d) 상에 배치되고, 상기 제 2 박막 트랜지스터(T2)의 드레인 전극(DE2)은 상기 제2 오믹 콘택패턴(213d) 상에서 상기 소오스 전극(SE2)과 소정 간격 이격하여 배치된다.
이로써, 상기 제1 베이스 기판(211) 상에는 제1 및 제2 박막 트랜지스터(T1, ㅆ2)가 완성된다.
한편, 상기 제3 오믹 콘택패턴(213e) 상에는 상기 제1 스토리지 전극(SSE1)과 마주하는 제1 대향전극(OE1)이 형성되고, 상기 제4 오믹 콘택패턴(213h) 상에는 상기 제2 스토리지 전극(SSE2)과 마주하는 제2 대향전극(OE2)이 형성된다. 상기 제1 대향전극(OE1)은 상기 제1 박막 트랜지스터(T1)의 드레인 전극(DE1)으로부터 연장되고, 상기 제2 대향전극(OE2)은 상기 제2 박막 트랜지스터(T2)의 드레인 전극(DE2)으로부터 연장된다.
이로써, 제1 스토리지 커패시터(CST1)는 상기 제1 스토리지 전극(SSE1)과 상기 제1 대향전극(OE1) 사이에 형성되고, 제2 스토리지 커패시터(CST2)는 상기 제2 스토리지 전극(SSE2)과 상기 제2 대향전극(OE2) 사이에 형성된다.
상기 게이트 절연막(212) 상에는 상기 제1 대향전극(OE1)으로부터 연장된 부스팅 전극(BE1)이 더 구비된다. 상기 부스팅 전극(BE1)은 상기 제1 대향전극(OE1)을 통해서 상기 제1 박막 트랜지스터(T1)의 드레인 전극(DE1)과 전기적으로 연결된다. 여기서, 상기 부스팅 전극(BE1)은 도 1에 도시된 부스팅 커패시터(Cboost)의 하부 전극으로 정의된다.
상기 제1 베이스 기판(211) 상에 형성된 상기 제1 및 제2 박막 트랜지스 터(T1, T2), 제1 및 제2 스토리지 커패시터(CST1, CST2)의 상부전극(OE1, OE2), 및 부스팅 전극(BE1)은 보호막(214)에 의해서 커버된다. 상기 보호막(214) 위로는 유기 절연막(215)이 도포된다. 상기 보호막(214) 및 유기 절연막(215)에는 상기 제1 대향전극(OE1)을 노출시키는 제1 콘택홀(CNT1) 및 상기 제2 대향전극(OE2)을 노출시키는 제2 콘택홀(CNT2)이 제공된다.
상기 유기 절연막(215) 위로는 제1 및 제2 화소전극(PE1, PE2)이 형성된다. 상기 제1 및 제2 화소전극(PE1, PE2)은 서로 소정 간격으로 이격되어 전기적으로 분리된다. 상기 제1 및 제2 화소전극(PE1, PE2)은 투명한 도전성 물질로 이루어질 수 있다.
상기 제1 화소전극(PE1)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 대향전극(OE1)과 접촉되고, 상기 제1 대향전극(OE1)을 경유하여 상기 제1 박막 트랜지스터(T1)의 드레인 전극(DE1)과 전기적으로 연결된다. 상기 제2 화소전극(PE2)은 상기 제2 콘택홀(CNT2)을 통해 상기 제2 대향전극(OE2)과 접촉되고, 상기 제2 대향전극(OE2)을 경유하여 상기 제2 박막 트랜지스터(T2)의 드레인 전극(DE2)과 전기적으로 연결된다.
상기 제2 화소전극(PE2)의 일부분은 상기 보호막(214) 및 유기 절연막(215)을 사이에 두고 상기 부스팅 전극(BE1)과 마주한다. 따라서, 상기 제2 화소전극(PE2)과 상기 부스팅 전극(BE1) 사이에는 부스팅 커패시터(Cboost)가 형성된다.
도 4 및 도 5에서는 상기 부스팅 커패시터(Cboost)의 제1 전극이 상기 제1 대향전극(OE1)으로부터 연장된 구조 및 상기 부스팅 커패시터(Cboost)의 제2 전극이 상기 제2 화소전극(PE2)의 일부분으로 형성된 구조를 제시하였다. 그러나, 상기 부스팅 커패시터(Cboost)의 제1 전극이 상기 제1 화소전극(PE1)의 일부분으로 형성되고, 상기 부스팅 커패시터(Cboost)의 제2 전극이 상기 제2 대향전극(OE2)으로부터 연장되어 형성될 수도 있다.
본 발명의 일 예로, 상기 제2 화소전극(PE2)은 상기 제1 화소전극(PE1)보다 넒은 면적을 갖는다. 특히, 상기 제2 화소전극(PE2)은 상기 제1 화소전극(PE1)보다 2배 큰 면적을 가질 수 있다. 상기 제2 화소전극(PE2)의 소정 영역에는 제1 개구부(OP1)가 제공될 수 있다. 상기 제1 개구부(OP1)는 상기 제2 화소전극(PE2)이 제거되어 형성된다.
한편, 상기 대향기판(220)은 제2 베이스 기판(221) 및 상기 제2 베이스 기판(221) 상에 형성된 공통전극(222)을 포함한다. 상기 공통전극(222)은 투명한 도전성 물질로 이루어지고, 상기 제1 및 제2 화소전극(PE1, PE2)과 마주한다. 상기 공통전극(222)과 상기 제1 화소전극(PE1) 사이에는 제1 액정 커패시터(CLC1)가 형성되고, 상기 공통전극(222)과 상기 제2 화소전극(PE2) 사이에는 제2 액정 커패시터(CLC2)가 형성된다.
상기 공통전극(222)에는 제2 개구부(222a)가 형성된다. 상기 제2 개구부(222a)는 상기 공통전극(222)이 제거되어 형성된다. 상기 제2 개구부(OP2)는 상기 제1 및 제2 화소전극(PE1, PE2)이 각각 형성된 영역을 다수의 도메인으로 분할 한다. 상기한 구조에 따르면, 제1 및 제2 베이스 기판(211, 221) 사이에 개재된 액정층이 각 도메인에서 서로 다른 방향으로 배열됨으로써, 액정표시장치의 측면 시야각이 개선될 수 있다.
도면에 도시하지는 않았지만, 상기 대향기판(220)은 블랙 매트릭스 및 컬러필터층을 더 구비할 수 있다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이고, 도 7은 도 6에 도시된 제1 및 제2 게이트 신호의 파형도이다.
도 6을 참조하면, 액정표시장치(300)는 영상을 표시하는 액정표시패널(200), 상기 액정표시패널(200)의 일측에 구비되어 데이터 신호를 제공하는 데이터 구동부(310) 및 상기 액정표시패널(200)의 다른 일측에 구비되어 제1 및 제2 게이트 신호를 제공하는 게이트 구동부(320)를 포함한다.
상기 액정표시패널(200)은 다수의 메인 게이트 라인(GL1m~GLnm), 다수의 서브 게이트 라인(GL1s~GLns), 다수의 데이터 라인(DL1~DLm) 및 다수의 화소(100)를 포함한다. 상기 액정표시패널(200)에 대해서는 도 1 내지 도 5를 참조하여 구체적으로 설명하였으므로, 여기에서 상기 액정표시패널(200) 및 상기 액정표시패널(200)에 구비되는 각 화소(100)의 구조에 대한 설명은 생략한다.
상기 데이터 구동부(310)는 상기 액정표시패널(200)에 구비된 상기 다수의 데이터 라인(DL1~DLm)에 전기적으로 연결된다. 상기 데이터 구동부(310)는 외부로부터 영상 데이터 신호(I-data) 및 데이터측 제어신호(CS1)를 입력받아서 적절한 시기에 상기 데이터 신호를 상기 다수의 데이터 라인(DL1~DLm)으로 인가한다.
상기 게이트 구동부(320)는 상기 액정표시패널(200)에 구비된 상기 다수의 메인 게이트 라인(GL1m~GLnm)과 상기 다수의 서브 게이트 라인(GL1s~GLns)에 전기적으로 연결된다. 상기 게이트 구동부(320)는 서로 종속적으로 연결된 다수의 스테이지(SCO1, SCE1~SCOn, SCEn)로 이루어진 하나의 쉬프트 레지스터를 포함한다.
상기 다수의 스테이지(SCO1, SCE1~SCOn, SCEn) 중 홀수번째 스테이지들(SCO1~SCOn)은 상기 메인 게이트 라인들(GL1m~GLnm)에 각각 연결되어 상기 제1 게이트 신호를 공급하고, 짝수번째 스테이지들(SCE1~SCEn)은 상기 서브 게이트 라인들(GL1s~Glns)에 각각 연결되어 상기 제2 게이트 신호를 공급한다.
도 7을 참조하면, 한 프레임이 1F 시간으로 이루어진다고 가정하면, 한 프레임 중 첫번째 1H 시간(1H 시간은 1F/2n 시간으로 정의됨) 중 전기 H/2 시간동안 상기 제1 메인 게이트 라인(GL1m)에 제1 게이트 신호가 인가되고, 후기 H/2 시간동안 상기 제1 서브 게이트 라인(GL1s)에 제2 게이트 신호가 인가된다.
다음 두번째 1H 시간 중 전기 H/2 시간동안 상기 제2 메인 게이트 라인(GL2m)에 제1 게이트 신호가 인가되고, 후기 H/2 시간동안 상기 제2 서브 게이트 라인(GL2s)에 제2 게이트 신호가 인가된다.
이러한 과정은 n번째 1H 시간까지 반복된다. 이처럼, 상기 제1 게이트 신호와 상기 제2 게이트 신호는 서로 교번하여 순차적으로 출력된다. 따라서, 게이트 구동회로는 상기 제1 및 제2 게이트 신호를 출력하는 하나의 쉬프트 레지스터로 이루어질 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2는 도 1에 도시된 신호들의 파형도이다.
도 3은 계조에 따른 메인 화소와 서브 화소의 휘도를 나타낸 그래프이다.
도 4는 도 1에 도시된 화소의 레이 아웃을 나타낸 평면도이다.
도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이다.
도 7은 도 6에 도시된 제1 및 제2 게이트 신호의 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 화소 110 : 메인 화소
120 : 서브 화소 200 : 액정표시패널
210 : 박막 트랜지스터 기판 220 : 대향기판

Claims (15)

  1. 다수의 화소를 구비하여 영상을 표시하는 표시장치에서,
    각 화소는,
    제1 게이트 신호에 응답하여 데이터 신호를 입력받아 메인 화소전압을 충전하는 메인 화소;
    제2 게이트 신호에 응답하여 상기 데이터 신호를 입력받아 서브 화소전압을 충전하는 서브 화소; 및
    상기 메인 화소와 상기 서브 화소 사이에 구비되어 상기 제2 게이트 신호에 응답하여 상기 서브 화소전압이 충전될 때 상기 메인 화소전압을 부스트 업시키는 부스팅 커패시터를 포함하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 부스트 업된 상기 메인 화소전압은 상기 서브 화소전압보다 높은 전압레벨을 갖는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 제1 게이트 신호에 응답하여 상기 메인 화소전압이 충전될 때 상기 서브 화소에 프리챠지 전압이 기 충전되는 것을 특징으로 하는 표시장치.
  4. 제1항에 있어서, 상기 제1 게이트 신호가 순차적으로 인가되는 다수의 메인 게이트 라인;
    상기 다수의 메인 게이트 라인과 평행하게 연장되고, 상기 제2 게이트 신호가 순차적으로 인가되는 다수의 서브 게이트 라인;
    상기 다수의 메인 게이트 라인과 상기 다수의 서브 게이트 라인과 절연되게 교차하고, 상기 데이터 신호가 인가되는 다수의 데이터 라인을 더 포함하고,
    상기 다수의 화소는 상기 다수의 메인 게이트 라인, 상기 다수의 서브 게이트 라인 및 상기 다수의 데이터 라인에 의해서 정의된 다수의 화소영역에 각각 구비되는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 메인 화소는,
    대응하는 메인 게이트 라인과 대응하는 데이터 라인에 연결된 제1 박막 트랜지스터; 및
    상기 메인 박막 트랜지스터의 출력단자에 전기적으로 연결되어 상기 메인 화소전압을 충전하는 제1 액정 커패시터를 포함하고,
    상기 서브 화소는,
    대응하는 서브 게이트 라인과 상기 데이터 라인에 연결된 제2 박막 트랜지스터; 및
    상기 제2 박막 트랜지스터의 출력단자에 전기적으로 연결되어 상기 서브 화소전압을 충전하는 제2 액정 커패시터를 포함하는 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서, 상기 부스팅 커패시터는 상기 제1 박막 트랜지스터의 출력단자와 상기 제2 박막 트랜지스터의 출력단자 사이에 전기적으로 연결되는 것을 특징으로 하는 표시장치.
  7. 제5항에 있어서, 상기 메인 화소는 상기 제1 액정 커패시터에 병렬 연결된 제1 스토리지 커패시터를 더 포함하고,
    상기 서브 화소는 상기 제2 액정 커패시터에 병렬 연결된 제2 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시장치.
  8. 제5항에 있어서, 상기 다수의 메인 게이트 라인, 상기 다수의 서브 게이트 라인 및 상기 다수의 데이터 라인이 배치되는 제1 기판;
    상기 제1 기판과 대향하여 결합하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 더 포함하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 제1 액정 커패시터는 상기 제1 박막 트랜지스터의 출력단자에 전기적으로 연결된 제1 화소전극, 상기 액정층 및 상기 대향기판에 배치된 공통전극에 의해서 정의되고,
    상기 제2 액정 커패시터는 상기 제2 박막 트랜지스터의 출력단자에 전기적으로 연결된 제2 화소전극, 상기 액정층 및 상기 공통전극에 의해서 정의되는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 부스팅 커패시터는 상기 제1 박막 트랜지스터의 출력단자로부터 연장된 제1 전극, 상기 제2 화소전극의 일부분으로 이루어져 상기 제1 전극과 마주하는 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 개재된 절연층에 의해서 정의되는 것을 특징으로 하는 표시장치.
  11. 제1항에 있어서, 상기 메인 게이트 라인들과 상기 서브 게이트 라인들 각각이 n개로 이루어지고, 한 프레임을 1F 시간으로 정의하면,
    각 메인 게이트 라인들로 인가되는 상기 제1 게이트 신호는 1F/2n(이하, 1H라 함) 시간 중 전기 H/2 시간동안 하이 상태로 발생되고, 각 서브 게이트 라인들로 인가되는 상기 제2 게이트 신호는 상기 1H 시간 중 후기 H/2 시간동안 하이 상태로 발생되는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 제1 및 제2 게이트 신호를 출력하는 게이트 드라이버; 및
    상기 데이터 신호를 출력하는 데이터 드라이버를 더 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 게이트 드라이버는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 쉬프트 레지스터를 포함하고,
    상기 다수의 스테이지 중 홀수번째 스테이지들은 상기 메인 게이트 라인들에 각각 연결되어 상기 제1 게이트 신호를 공급하고, 짝수번째 스테이지들은 상기 서브 게이트 라인들에 각각 연결되어 상기 제2 게이트 신호를 공급하는 것을 특징으로 하는 표시장치.
  14. 제11항에 있어서, 상기 데이터 신호는 상기 1H 시간동안 동일한 값을 유지하는 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서, 상기 데이터 신호의 극성은 한 프레임 단위로 반전되는 것을 특징으로 하는 표시장치.
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