KR20090124976A - 신호 처리 장치, 신호 처리 시스템, 및 신호 처리 방법 - Google Patents

Abstract

하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형, 복수의 하이 레벨 및 복수의 로우 레벨 중의 한쪽의 제2 비트값에 따른 천이 전의 신호 레벨, 및 다른 쪽의 제3 비트값에 따른 천이 후의 신호 레벨을 갖는 데이터 신호를 생성하는 신호 처리 장치가 제공된다.

신호 처리 장치, 신호 파형, 주파수, 클럭 신호, 가산부, 판정부, 신호 처리 시스템, 로우 레벨, 하이 레벨

Description

신호 처리 장치, 신호 처리 시스템, 및 신호 처리 방법{SIGNAL PROCESSING APPARATUS, SIGNAL PROCESSING SYSTEM AND SIGNAL PROCESSING METHOD}

본 발명은 신호 처리 장치, 신호 처리 시스템, 및 신호 처리 방법에 관한 것이다.

휴대 전화 등으로 대표되는 휴대 단말기는, 유저가 조작하는 조작 부분과, 정보가 표시되는 표시 부분이 접속되는 접속 부분이 가동 부재로 구성되어 있는 경우가 많다. 예를 들면, 폴딩형 휴대 전화의 개폐 구조 등이 대표적인 것이다. 또한, 최근의 휴대 전화는, 통화 기능이나 메일 기능 외에도, 영상의 시청 기능이나 촬상 기능 등이 탑재되어 있고, 유저의 용도에 따라서 상기의 접속 부분이 복잡하게 가동하는 것이 요구된다. 예를 들면, 영상의 시청 기능을 이용하는 경우, 유저는, 표시 부분을 자신에게 향하고, 시청에 불필요한 조작 부분을 수납하고자 생각할 것이다. 이와 같이, 휴대 전화를 통상의 전화로서 이용하는 경우, 디지털 카메라로서 이용하는 경우, 텔레비전 수상기로서 이용하는 경우 등에서, 그 용도에 따라서 표시 부분의 방향이나 위치를 간단히 변경할 수 있는 구조가 요구되고 있다.

사실, 조작 부분과 표시 부분 사이의 접속 부분에는, 다수의 신호선이나 전 력선이 배선되어 있다. 예를 들면, 표시 부분에는, 수십 개의 배선이 병렬 접속되어 있다. 그 때문에, 상기한 바와 같은 복잡한 움직임이 가능한 가동 부재를 접속 부분에 이용하면, 이러한 배선의 신뢰성 등이 현저하게 저하하게 된다. 이러한 이유로, 접속 부분의 신호선을 줄이기 위하여, 병렬 전송 방식으로부터 직렬 전송 방식으로 기술이 시프트되어 오고 있다. 물론, 마찬가지의 이유에 의한 기술적인 시프트는, 휴대 전화의 세계에 한하지 않고, 복잡한 배선이 요구되는 다양한 전자 기기의 세계에서 생기고 있다. 또한, 시리얼화하는 이유로서는, 상기 외에, EMI( Electro Magnetic Interference)의 저감이라는 목적도 있다.

직렬 전송 방법에서, 소정 방법에 따라서 부호화된 후 전송 데이터가 전송된다. 부호화 방식으로서는, 예를 들면, NRZ(Non Return to Zero) 부호 방식이나 맨체스터 부호 방식, 혹은 AMI(Alternate Mark Inversion) 부호 방식 등이 이용된다. 맨체스터 부호 방식은, 1주기 내에서의 신호 레벨을 하이 레벨로부터 로우 레벨, 또는 로우 레벨로부터 하이 레벨로 천이시킴으로써 비트값을 표현하는 방식이다. 또한, 일본 특허 공개 제2006-5651호 공보에는, 맨체스터 부호 방식에서, 로우 레벨을 고정하면서, 하이 레벨을 가변함으로써 1주기 내에서 복수의 비트값을 표현하는 기술이 기재되어 있다.

그러나, 일본 특허 공개 제2006-5651호 공보에 따르면, 로우 레벨이 고정되어 있기 때문에, 전체의 신호 레벨이 로우 레벨측으로 크게 치우쳐, 직류 성분이 발생하게 되는 것이 예상된다. 따라서, 일본 특허 공개 제2006-5651호 공보는, 부호화된 신호를, 직류 성분을 갖는 전원 등에 중첩하는 것이 곤란하다고 하는 문제가 있었다.

본 발명은, 상기 문제를 감안하여 이루어진 것으로, 본 발명의 목적으로 하는 바는, 직류 성분의 발생을 억제하면서, 데이터 전송량을 증대하는 것이 가능한, 신규이고 또한 개량된 신호 처리 장치, 신호 처리 시스템, 및 신호 처리 방법을 제공하는 데에 있다.

본 발명의 일 실시예에 따르면, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형의 제1 비트값에 따른 신호 파형, 복수의 하이 레벨 및 복수의 로우 레벨 중의 한쪽의 제2 비트값에 따른 천이 전의 신호 레벨, 및 다른 쪽의 제3 비트값에 따른 천이 후의 신호 레벨을 갖는 데이터 신호를 생성하는 생성부를 포함하는 신호 처리 장치가 제공된다.

신호 처리 장치는 또한 소정 주파수를 갖는 클럭 신호를 생성하는 클럭 생성부, 생성부에 의해 생성된 데이터 신호의 소정 주파수 부근의 신호 성분을 감쇠시키는 제1 감쇠부, 및 클럭 신호와 제1 감쇠부에 의해서 감쇠된 신호 성분을 갖는 데이터 신호를 가산하는 가산기를 포함할 수 있다.

신호 처리 장치는, 클럭 신호를 감쇠시키는 제2 감쇠부를 포함할 수 있으며, 가산기는 제1 감쇠부에 의해 신호 성분이 감쇠된 데이터 신호와 제2 감쇠부에 의해 감쇠된 클럭 신호를 가산할 수 있다.

본 발명의 다른 실시예에 따르면, 데이터 신호의 신호 파형이 하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형인지에 기초하여 제1 비트값을 판정하는 제1 판정부, 데이터 신호의 천이 전의 신호 레벨에 기초하여 제1 비트값을 판정하는 제2 판정부, 및 데이터 신호의 천이 후의 신호 레벨에 기초하여 제3 비트값을 판정하는 제3 판정부를 포함하는 신호 처리 장치가 제공된다.

신호 처리 장치는 또한 데이터 신호의 신호 레벨의 절대값을 생성하는 절대값 생성부를 포함하며, 제1 판정부는 절대값 생성부에 의해 절대값으로서 생성된 천이 전의 절대 레벨에 기초하여 제2 비트값을 판정하고, 제3 판정부는 절대값 생성부에 의해서 절대값으로서 생성된 천이 후의 절대 레벨에 기초하여 제3 비트값을 판정할 수 있다.

신호 처리 장치는 또한 소정 주파수를 갖는 클럭 신호를 포함하는 입력 신호가 입력되는 입력부, 입력 신호로부터 클럭 신호를 추출하는 추출부, 및 입력 신호의 소정 주파수 부근의 신호 성분을 감쇠하는 감쇠부를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형의 제1 비트값에 따른 신호 파형, 복수의 하이 레벨과 복수의 로우 레벨 중의 한쪽의 제2 비트값에 따른 천이 전의 신호 레벨, 및 다른 쪽의 제3 비트값과 제2 신호 처리 장치에 따른 천이 후의 신호 레벨을 갖는 데이터 신호를 생성하는 제1 신호 처리 장치를 포함하고, 제1 신호 처리 장치로부터의 데이터 신호의 신호 파형이 하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형인지에 기초하여 제1 비트값을 판정하는 제1 판정부, 데이터 신호의 천이 전의 신호 레벨에 기초하여 제2 비트값을 판정하는 제2 판정부, 및 데이터 신호의 천이 후의 레벨에 기초하여 제3 비트값을 판정하는 제3 판정부를 포함하는 신호 처리 시스템이 제공된다.

본 발명의 다른 실시예에 따르면, 제1 비트값에 따라서 하이 레벨로부터 로우 레벨로 천이하는 신호 레벨 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 레벨을 갖는 신호 파형 중 하나를 선택하는 단계, 상기 단계 동안 선택된 신호 파형을 갖고 천이 전의 신호 레벨이 복수의 하이 레벨 중의 하나 또는 복수의 로우 레벨 중의 한쪽인 레벨이며, 천이 후의 신호 레벨이 다른 쪽인 데이터 신호를 생성하는 단계, 데이터 신호의 신호 파형이 하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형인지에 기초하여 제1 비트값을 판정하는 단계, 데이터 신호의 천이 전의 레벨에 기초하여 제2 비트값을 판정하는 단계, 및 데이터 신호의 천이 후의 레벨에 기초하여 제3 비트값을 판정하는 단계를 포함하는 신호 처리 방법이 제공된다.

이상 설명한 바와 같이 본 발명의 실시예에 따르면, 직류 성분의 발생을 억제하면서, 데이터 전송량을 증대할 수 있다.

이하에 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대하여 상 세하게 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 붙임으로써 중복 설명을 생략한다는 것에 유의한다.

이하에 나타내는 항목 순서에 따라서 해당 "발명을 실시하기 위한 최선의 형태"를 설명한다.

[1] 본 실시 형태의 개요

병렬 전송 방식

직렬 전송 방식

휴대 단말기의 전체 구성

응용예

일반적인 맨체스터 부호에 대하여

[2] 제1 실시 형태의 상세한 설명

시리얼라이저

디시리얼라이저

디코더의 변형예

[3] 제2 실시 형태의 상세한 설명

[4] 정리

[1] 본 실시 형태의 개요

(병렬 전송 방식)

우선, 도 1을 참조하면서, 병렬 전송 방식을 채용한 휴대 단말기(100)의 구성예에 대하여 간단히 설명한다. 도 1은, 병렬 전송 방식을 채용한 휴대 단말기(100)의 구성예를 나타내는 설명도이다. 도 1에는, 휴대 단말기(100)의 일례로서 휴대 전화가 모식적으로 도시되어 있다. 그러나, 이하의 설명에 따른 기술은, 휴대 전화에 한정되는 것은 아니다.

도 1에 도시한 바와 같이, 휴대 단말기(100)는, 주로, 표시부(102)와, 액정부(104)(LCD; Liquid Crystal Display)와, 접속부(106)와, 조작부(108)와, 베이스밴드 프로세서(110)(BBP)와, 병렬 신호 선로(112)에 의해 구성된다. 표시부(102)를 표시측, 조작부(108)를 본체측이라고 부르는 경우가 있다. 이하의 설명 중에서, 영상 신호가 본체측으로부터 표시측으로 전송되는 경우를 예로 들어 설명한다. 물론, 이하의 기술은, 이것에 한정되는 것은 아니다.

도 1에 도시한 바와 같이, 표시부(102)에는, 액정부(104)가 설치되어 있다. 그리고, 액정부(104)에는, 병렬 신호 선로(112)를 통하여 전송된 영상 신호가 표시된다. 접속부(106)는, 표시부(102)와 조작부(108)를 접속하는 부재이다. 접속부(106)를 형성하는 접속 부재는, 예를 들면, 표시부(102)를 Z-Y 평면 내에서 180도 회전할 수 있는 구조를 갖는다. 접속 부재는, X-Y 평면 내에서 표시부(102)가 회전 가능하게 형성되고, 휴대 단말기(100)를 폴딩할 수 있는 구조를 갖는다. 덧붙여, 접속 부재는 자유로운 방향으로 표시부(102)를 가동으로 하는 구조를 갖고 있어도 된다.

베이스밴드 프로세서(110)는, 휴대 단말기(100)의 통신 제어, 및 어플리케이 션의 실행 기능을 제공하는 연산 처리부이다. 베이스밴드 프로세서(110)로부터 출력되는 병렬 신호는, 병렬 신호 선로(112)를 통하여 표시부(102)의 액정부(104)에 전송된다. 병렬 신호 선로(112)에는, 다수의 신호선이 배선되어 있다. 예를 들면, 휴대 전화의 경우, 이 신호선수 n은 50개 정도이다. 또한, 영상 신호의 전송 속도는, 액정부(104)의 해상도가 QVGA인 경우, 200Mbps 정도로 된다. 그리고, 병렬 신호 선로(112)는, 접속부(106)를 통과하도록 배선되어 있다.

즉, 접속부(106)에는, 병렬 신호 선로(112)를 형성하는 다수의 신호선이 배선되어 있다. 상기한 바와 같이, 접속부(106)의 가동 범위를 넓히면, 그 움직임에 의해 병렬 신호 선로(112)에 손상이 발생할 위험성이 높아진다. 그 결과, 병렬 신호 선로(112)의 신뢰성이 손상되게 된다. 한편, 병렬 신호 선로(112)의 신뢰성을 유지하고자 하면, 접속부(106)의 가동 범위가 크게 제약되게 된다. 이러한 이유로, 접속부(106)를 형성하는 가동 부재의 자유도, 및 병렬 신호 선로(112)의 신뢰성을 양립시킬 목적으로, 직렬 전송 방식이 휴대 단말기(100)에 채용되는 경우가 많아지고 있다. 또한, 방사 전자 잡음(EMI)의 관점으로부터도, 전송 선로의 시리얼화가 진행되고 있다.

(직렬 전송 방식)

따라서, 도 2를 참조하면서, 직렬 전송 방식을 채용한 휴대 단말기(200)의 구성예에 대하여 간단히 설명한다. 도 2는, 직렬 전송 방식을 채용한 휴대 단말기(200)의 구성예를 나타내는 설명도이다. 도 2에는, 휴대 단말기(200)의 일례로서 휴대 전화가 모식적으로 도시되어 있다. 그러나, 이하의 설명에 따른 기술은, 휴대 전화에 한정되는 것은 아니다. 또한, 도 1에 나타낸 병렬 전송 방식의 휴대 단말기(100)와 실질적으로 동일한 기능을 갖는 구성 요소에 대해서는, 동일한 부호를 붙임으로써 상세한 설명을 생략한다.

도 2에 도시한 바와 같이, 휴대 단말기(200)는, 주로 표시부(102)와, 액정부(104)(LCD)와, 접속부(106)와, 조작부(108)와, 베이스밴드 프로세서(110)(BBP)와, 병렬 신호 선로(202, 210)와, 시리얼라이저(204)와, 시리얼 신호 선로(206)와, 디시리얼라이저(208)에 의해 구성된다.

휴대 단말기(200)는, 상기의 휴대 단말기(100)와는 달리, 접속부(106)에 배선된 시리얼 신호 선로(206)를 통하여 직렬 전송 방식에 의해 영상 신호를 전송하고 있다. 그 때문에, 조작부(108)에는, 베이스밴드 프로세서(110)로부터 출력된 병렬 신호를 시리얼화하기 위한 시리얼라이저(204)가 설치되어 있다. 한편, 표시부(102)에는, 시리얼 신호 선로(206)를 통하여 전송되는 시리얼 신호를 병렬화하기 위한 디시리얼라이저(208)가 설치되어 있다.

시리얼라이저(204)는, 베이스밴드 프로세서(110)로부터 출력되고, 병렬 신호 선로(202)를 통하여 입력된 병렬 신호를 시리얼 신호로 변환한다. 시리얼라이저(204)에 의해 변환된 시리얼 신호는, 시리얼 신호 선로(206)를 통하여 디시리얼라이저(208)에 입력된다. 그리고, 디시리얼라이저(208)는, 입력된 시리얼 신호를 원래의 병렬 신호로 복원하고, 병렬 신호 선로(210)를 통하여 액정부(104)에 입력한다.

시리얼 신호 선로(206)에는, 예를 들면, 임의의 방식에 의해 부호화된 데이 터 신호가 단독으로 전송되거나, 혹은 데이터 신호와 클럭 신호가 함께 전송된다. 시리얼 신호 선로(206)의 배선수 k는, 도 1의 휴대 단말기(100)가 갖는 병렬 신호 선로(112)의 배선수 n보다도 대폭 적다(k≪n). 예를 들면, 배선수 k는, 수개 정도까지 삭감할 수 있다. 그 때문에, 시리얼 신호 선로(206)가 배선되는 접속부(106)의 가동 범위에 관한 자유도는, 병렬 신호 선로(112)가 배선되는 접속부(106)에 비하여 매우 크다고 할 수 있다. 동시에, 시리얼 신호 선로(206)의 신뢰성도 높다고 할 수 있다. 또한, 시리얼 신호 선로(206)를 흐르는 시리얼 신호에는, 통상적으로, LVDS(Low Voltage Differential Signal) 등의 차동 신호가 이용된다.

(휴대 단말기의 전체 구성)

여기에서, 도 3을 참조하면서, 직렬 전송 방식을 채용한 휴대 단말기(200)의 기능 구성에 대하여 설명한다. 도 3은, 직렬 전송 방식을 채용한 휴대 단말기(200)의 기능 구성의 일례를 나타내는 설명도이다. 단, 도 3은, 시리얼라이저(204), 및 디시리얼라이저(208)의 기능 구성을 중심으로 도시한 설명도이며, 다른 구성 요소에 관한 기재를 생략하고 있다.

도 3에 도시한 바와 같이, 시리얼라이저(204)는, P/S 변환부(232), 인코더(234), LVDS 드라이버(236), PLL부(238), 및 타이밍 제어부(240)에 의해 구성된다.

도 3에 도시한 바와 같이, 시리얼라이저(204)에는 베이스밴드 프로세서(110)로부터, 병렬 신호(P-DATA)와 병렬 신호용 클럭(P-CLK)이 입력된다. 시리얼라이저(204)에 입력된 병렬 신호는, P/S 변환부(232)에 의해 시리얼 신호로 변환된다. P/S 변환부(232)에 의해 변환된 시리얼 신호는, 인코더(234)에 입력된다. 인코더(234)는, 시리얼 신호를 예를 들면 맨체스터 부호화 방식에 의해 인코드하고, 헤더 등을 부가하여 LVDS 드라이버(236)에 입력한다. LVDS 드라이버(236)는, 입력된 시리얼 신호를 LVDS에 의한 차동 전송 방식에 의해 디시리얼라이저(208)에 전송한다.

한편, 시리얼라이저(204)에 입력된 병렬 신호용 클럭은, PLL부(238)에 입력된다. PLL부(238)는, 병렬 신호용 클럭으로부터 시리얼 신호용 클럭을 생성하고, P/S 변환부(232) 및 타이밍 제어부(240)에 입력한다. 타이밍 제어부(240)는, 입력되는 시리얼 신호용 클럭에 기초하여 인코더(234)에 의한 시리얼 신호의 송신 타이밍을 제어한다.

도 3에 도시한 바와 같이, 디시리얼라이저(208)는, 주로, LVDS 리시버(252), 디코더(254), S/P 변환부(256), 클럭 재생부(258), PLL부(260), 및 타이밍 제어부(262)에 의해 구성된다.

도 3에 도시한 바와 같이, 디시리얼라이저(208)에는, LVDS에 의한 차동 전송 방식에 의해 시리얼라이저(204)로부터 시리얼 신호가 전송된다. 시리얼 신호는, LVDS 리시버(252)에 의해 수신된다. LVDS 리시버(252)에 의해 수신된 시리얼 신호는, 디코더(254) 및 클럭 재생부(258)에 입력된다. 디코더(254)는, 입력된 시리얼 신호의 헤더를 참조하여 데이터의 선두 부분을 검출하고, S/P 변환부(256)에 입력한다. S/P 변환부(256)는, 입력된 시리얼 신호를 병렬 신호(P-DATA)로 변환한다. S/P 변환부(256)에서 변환된 병렬 신호는 액정부(104)에 출력된다.

한편, 클럭 재생부(258)는, 외부로부터 입력되는 레퍼런스 클럭을 참조하여, 내장된 PLL부(260)를 이용하여 시리얼 신호용 클럭으로부터 병렬 신호용 클럭을 재생한다. 클럭 재생부(258)에 의해 재생된 병렬 신호용 클럭은, 디코더(254) 및 타이밍 제어부(262)에 입력된다. 타이밍 제어부(262)는, 클럭 재생부(258)로부터 입력된 병렬 신호용 클럭에 기초하여 수신 타이밍을 제어한다. 타이밍 제어부(262)에 입력된 병렬 신호용 클럭(P-CLK)은, 액정부(104)에 출력된다.

이와 같이, 베이스밴드 프로세서(110)로부터 시리얼라이저(204)에 입력된 병렬 신호(P-DATA), 및 병렬 신호용 클럭(P-CLK)은, 시리얼 신호로 변환된 후 디시리얼라이저(208)에 전송된다. 그리고, 입력된 시리얼 신호는, 디시리얼라이저(208)에 의해 원래의 병렬 신호, 및 병렬 신호용 클럭으로 복원되고, 액정부(104)에 출력된다.

이상 설명한 휴대 단말기(200)와 같이, 병렬 신호를 시리얼 신호로 변환하여 전송함으로써, 그 전송 선로가 시리얼화된다. 그 결과, 시리얼 신호 선로가 배치되는 부분의 가동 범위가 확대되고, 표시부(102)의 배치에 관한 자유도가 향상된다. 그 때문에, 예를 들면, 휴대 단말기(200)를 이용하여 텔레비전 방송 등을 시청하는 경우에, 표시부(102)의 배치가 유저로부터 보아 가로로 길어지도록 휴대 단말기(200)를 변형시킬 수 있게 된다. 이러한 자유도의 향상에 수반하여, 휴대 단말기(200)의 용도가 넓어지고, 통신 단말기로서의 각종 기능 외에, 영상이나 음악의 시청 등, 다양한 이용 형태가 생성되고 있다.

이러한 기술 속에, 휴대 단말기(200)의 액정부(104)는, 보다 섬세한 표시를 가능하게 하기 위해 고밀도화되고 있으며, 정밀한 문자나 영상에 의해 많은 정보가 표시되도록 되고 있다. 그런데, 이러한 정밀한 문자나 영상은, 유저가 보기 어려운 것이다. 따라서, 휴대 단말기(200)의 액정부(104)에 표시되는 문자나 영상 등을 외부에 설치된 텔레비전 수상기나 디스플레이 장치 등의 큰 화면에 출력하고자 하는 유저의 요망이 있다. 이러한 요망에 응답하여, 도 4a에 도시하는 휴대 단말기(300)와 같은 출력 형태가 제안되어 있다. 이하, 이 출력 형태에 대하여 간단히 설명한다.

(응용예 1: 전자 결합(electromagnetic coupling)을 이용한 외부 출력 방식)

우선, 도 4a를 참조한다. 도 4a는, 전자 결합을 이용하여 영상 등의 데이터를 외부 출력 기기에 전송하는 것이 가능한 휴대 단말기(300)의 구성예를 나타내는 설명도이다. 외부 출력 기기로서는, 예를 들면, 카 내비게이션 시스템(10)이나 텔레비전 수상기(20) 등이 있다. 그 외에도, 퍼스널 컴퓨터의 디스플레이 장치나 스크린에 영상을 투영하는 프로젝터 등도 외부 출력 기기의 일례이다.

이들 외부 출력 기기에 영상 등의 데이터를 전송하기 위하여, 예를 들면, 도 4a에 도시한 바와 같은 신호 판독기(400)가 이용된다. 신호 판독기(400)는, 예를 들면, 카 내비게이션 시스템(10)이나 텔레비전 수상기(20) 등에 접속되어 있거나, 혹은 이들의 기기에 내장된다. 휴대 단말기(300)와 신호 판독기(400) 사이에서는, 전자 결합을 이용하여 신호가 전송된다. 그 때문에, 휴대 단말기(300)에는, 코일(302)이 설치되어 있다. 또한, 신호 판독기(400)에도, 코일(402)이 설치되어 있다.

예를 들면, 영상 신호가 휴대 단말기(300)로부터 텔레비전 수상기(20)에 전송되는 경우의 동작에 대하여 생각해 본다. 우선, 휴대 단말기(300)는, 베이스밴드 프로세서(110)에 의해 영상 신호를 병렬 전송하기 위한 병렬 신호를 생성한다. 그리고, 병렬 신호는, 병렬 신호 선로(202)를 통하여 시리얼라이저(204)에 전송된다. 시리얼라이저(204)는, 전송되어 온 병렬 신호를 시리얼 신호로 변환하여 시리얼 신호 선로(206)에 전송한다. 이 때, 시리얼 신호에 대응하는 전류 신호가 코일(302)에 인가되고, 코일(302)로부터 전자장이 발생한다. 그리고, 이 전자장에 유도되어 신호 판독기(400)의 코일(402)에 전류가 발생하고, 이 전류에 의해 시리얼 신호가 복조되는 것이다.

이와 같이, 휴대 단말기(300)와 신호 판독기(400) 사이의 전자 결합을 이용하여 영상 신호에 대응하는 시리얼 신호가 전송된다. 물론, 시리얼 신호는 소정의 부호화 방식에 의해 부호화되고, ASK(Amplitude Shift Keying) 등의 소정의 변조 방식에 의해 변조되고 나서 전송된다. 단, NRZ 부호 방식에 의해 부호화된 신호는, 직류 성분을 포함하게 되므로, 전자 결합을 이용하여 신호 전송하는 데에 적합하지 않다. 그 때문에, 전자 결합에 의한 신호 전송에는, 부호화된 신호에 직류 성분을 포함하지 않는 맨체스터 부호 방식 등이 이용된다.

도 4a의 예의 경우, 시리얼라이저(204)에 의해, 시리얼 신호가 맨체스터 부호 방식에 의해 부호화되고, 전자 결합을 이용하여 전송된다. 이 경우, 신호 판독기(400) 측에서도, 당연히, 맨체스터 부호 방식에 의한 복호에 대응하고 있다. 따라서, 신호 판독기(400)는, 부호화 신호를 수신하여 시리얼 신호로 복호한 후, 그 시리얼 신호를 병렬 신호로 변환하여 텔레비전 수상기(20) 등에 출력한다. 맨체스터 부호에서는, "1"이 "10"으로서, "0"이 "01"로서 전송되므로, 단순히 "1" 및 "0"으로 전송하는 방식에 비하여 전송 속도가 2배 걸리게 된다. 그러나, 맨체스터 부호는 직류 성분을 포함하지 않고, 클럭의 추출이 용이하기 때문에, 전자 결합을 이용한 신호 전송에 적합하다.

덧붙여, 휴대 단말기(300)와 신호 판독기(400)는, 도 4b에 도시한 바와 같이 근접되었을 때에 신호 전송이 실현된다. 이러한 형태에 의한 통신을 비접촉 통신이라고 부르는 경우가 있다. 도 4b의 예에서는, 휴대 단말기(300)의 표시부(102)가 열린 상태로 배치되어 있지만, 표시부(102)가 닫힌 상태로 배치되어도 된다. 통상적으로, 휴대 단말기(300)의 표시부(102)가 닫히면, 액정부(104)에의 통전이 오프로 되는 경우가 많으므로, 절전으로 된다. 이때, 닫힌 상태에서도 외부 출력에의 데이터 전송이 가능한 모드 설정이 이루어진다.

여기에서, 도 5를 참조하면서, 휴대 단말기(300)의 기능 구성에 대하여 간단히 설명한다. 도 5는, 휴대 단말기(300)의 기능 구성의 일례를 나타내는 설명도이다. 단, 도 5는, 시리얼라이저(204), 및 디시리얼라이저(208)의 기능 구성을 중심으로 묘화한 설명도로서, 다른 구성 요소에 관한 기재를 생략하고 있다. 또한, 휴대 단말기(300)가 갖는 각 구성 요소 중, 이미 설명한 휴대 단말기(200)와 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는 동일한 부호를 붙임으로써 상세한 설명을 생략하였다.

도 5에 도시한 바와 같이, 시리얼라이저(204)는, P/S 변환부(232), 인코 더(234), LVDS 드라이버(236), PLL부(238), 타이밍 제어부(240), 및 드라이버(332)에 의해 구성된다.

도 5에 도시한 바와 같이, 시리얼라이저(204)에는, 베이스밴드 프로세서(110)로부터, 병렬 신호(P-DATA)와 병렬 신호용 클럭(P-CLK)이 입력된다. 시리얼라이저(204)에 입력된 병렬 신호는 P/S 변환부(232)에 의해 시리얼 신호로 변환된다. P/S 변환부(232)에 의해 변환된 시리얼 신호는 인코더(234)에 입력된다. 인코더(234)는, 시리얼 신호에 헤더 등을 부가하고, 맨체스터 부호 방식에 의해 부호화하여 LVDS 드라이버(236), 및 드라이버(332)에 입력한다. LVDS 드라이버(236)는, 입력된 시리얼 신호를 LVDS에 의한 차동 전송 방식에 의해 디시리얼라이저(208)에 전송한다. 한편, 드라이버(332)는 코일(302)에 의한 전자 결합을 이용하여, 입력된 시리얼 신호를 신호 판독기(400)에 전송한다.

한편, 시리얼라이저(204)에 입력된 병렬 신호용 클럭은, PLL부(238)에 입력된다. PLL부(238)는, 병렬 신호용 클럭으로부터 시리얼 신호용 클럭을 생성하고, P/S 변환부(232), 및 타이밍 제어부(240)에 입력한다. 타이밍 제어부(240)는, 입력되는 시리얼 신호용 클럭에 기초하여 인코더(234)에 의한 시리얼 신호의 송신 타이밍을 제어한다.

도 5에 도시한 바와 같이, 디시리얼라이저(208)는, 주로, LVDS 리시버(252), 디코더(254), S/P 변환부(256), 클럭 재생부(258), PLL부(260), 및 타이밍 제어부(262)에 의해 구성된다.

도 5에 도시한 바와 같이, 디시리얼라이저(208)에는, LVDS에 의한 차동 전송 방식에 의해 시리얼라이저(204)로부터 시리얼 신호가 전송된다. 시리얼 신호는, LVDS 리시버(252)에 의해 수신된다. LVDS 리시버(252)에 의해 수신된 시리얼 신호는, 디코더(254), 및 클럭 재생부(258)에 입력된다. 디코더(254)는, 입력된 시리얼 신호의 헤더를 참조하여 데이터의 선두 부분을 검출하고, 맨체스터 부호 방식에 의해 부호화된 시리얼 신호를 복호하여 S/P 변환부(256)에 입력한다. S/P 변환부(256)는, 입력된 시리얼 신호를 병렬 신호(P-DATA)로 변환한다. S/P 변환부(256)에서 변환된 병렬 신호는, 액정부(104)에 출력된다.

한편, 클럭 재생부(258)는, 외부로부터 입력되는 레퍼런스 클럭을 참조하여, 내장된 PLL부(260)를 이용하여 시리얼 신호용 클럭으로부터 병렬 신호용 클럭을 재생한다. 클럭 재생부(258)에 의해 재생된 병렬 신호용 클럭은, 디코더(254), 및 타이밍 제어부(262)에 입력된다. 타이밍 제어부(262)는, 클럭 재생부(258)로부터 입력된 병렬 신호용 클럭에 기초하여 수신 타이밍을 제어한다. 타이밍 제어부(262)에 입력된 병렬 신호용 클럭(P-CLK)은 액정부(104)에 출력된다.

이와 같이, 베이스밴드 프로세서(110)로부터 시리얼라이저(204)에 입력된 병렬 신호(P-DATA), 및 병렬 신호용 클럭(P-CLK)은, 시리얼 신호로 변환되어 디시리얼라이저(208)에 전송된다. 그리고, 입력된 시리얼 신호는, 디시리얼라이저(208)에 의해 원래의 병렬 신호, 및 병렬 신호용 클럭으로 복원되고, 액정부(104)에 출력된다.

다음으로, 도 6을 참조하면서, 신호 판독기(400)의 기능 구성에 대하여 간단히 설명한다. 도 6은, 신호 판독기(400)의 기능 구성의 일례를 나타내는 설명도이 다.

도 6에 도시한 바와 같이, 신호 판독기(400)는, 주로, 코일(402), 차동 리시버(432), 증폭기(434), 디코더(436), S/P 변환부(438), 인터페이스(440), 클럭 재생부(442), PLL부(444), 및 타이밍 제어부(446)에 의해 구성된다.

상기와 같이, 신호 판독기(400)에는, 휴대 단말기(300)로부터 전자 결합을 이용하여 시리얼 신호가 전송된다. 시리얼 신호는, 코일(402)을 이용하여 차동 리시버(432)에 의해 수신된다. 차동 리시버(432)는, 수신한 시리얼 신호를 증폭기(434)에 입력한다. 증폭기(434)는 전자 결합에 의한 신호 전송에 의해 저하된 시리얼 신호의 신호 레벨을 증폭하기 위하여 설치된다. 증폭기(434)에 의해 증폭된 시리얼 신호는, 디코더(436), 및 클럭 재생부(442)에 입력된다.

디코더(436)는, 입력된 시리얼 신호의 헤더를 참조하여 데이터의 선두 부분을 검출하고, 맨체스터 부호 방식에 의해 부호화된 시리얼 신호를 복호하여 S/P 변환부(438)에 입력한다. S/P 변환부(438)는 입력된 시리얼 신호를 병렬 신호(P-DATA)로 변환한다. S/P 변환부(438)에서 변환된 병렬 신호는, 인터페이스(440)에 입력된다.

한편, 클럭 재생부(442)는, 외부로부터 입력되는 레퍼런스 클럭을 참조하여, 내장된 PLL부(444)를 이용하여 시리얼 신호용 클럭으로부터 병렬 신호용 클럭을 재생한다. 클럭 재생부(442)에 의해 재생된 병렬 신호용 클럭은, 디코더(436), 및 타이밍 제어부(446)에 입력된다. 타이밍 제어부(446)는, 클럭 재생부(442)로부터 입력된 병렬 신호용 클럭에 기초하여 수신 타이밍을 제어한다. 타이밍 제어 부(446)에 입력된 병렬 신호용 클럭(P-CLK)은, 인터페이스(440)에 입력된다.

인터페이스(440)는, 입력된 병렬 신호와, 병렬 신호용 클럭을 외부 출력 기기에 적합한 신호로 변환하여 출력한다. 예를 들면, 인터페이스(440)는, 입력된 병렬 신호를 아날로그 RGB 신호나 DVI 신호(Digital Visual Interface signal)로 변환하여 카 내비게이션 시스템(10)이나 텔레비전 수상기(20) 등에 출력한다.

이상, 휴대 단말기(300), 및 신호 판독기(400)의 기능 구성에 대하여 설명하였다. 이러한 기능이 있음으로써, 유저는 휴대 단말기(300)를 신호 판독기(400) 위에 재치하는 것만으로 간단히 영상 등을 외부 표시 장치에 출력하는 것이 가능하게 된다. 그 때문에, 휴대 단말기(300)의 영상 등을 큰 화면에 출력하는 것이 가능하게 된다. 그 결과, 휴대 단말기(300)를 단순한 개인용의 통신 장치 등으로서 이용하는 용도 외에, 예를 들면, 그 휴대 단말기(300)를 다수인이 이용하는 영상 전화로서 기능시키는 것이 가능하게 된다.

(일반적인 맨체스터 부호에 대하여)

계속해서, 도 7 내지 도 9를 참조하여, 일반적인 맨체스터 부호에 대하여 설명한다. 맨체스터 부호에서는, 도 7에 도시한 바와 같이, 비트값 "0"에 대해서는 신호 레벨이 하이 레벨로부터 로우 레벨로 천이하는 신호로 표현되고, 비트값 "1"에 대해서는 신호 레벨이 로우 레벨로부터 하이 레벨로 천이하는 신호로 표현된다. 따라서, 예를 들면 "0, 1, 1, 1, 1, 0, 0, 1, 1, 1, 1, 0, 0, 0, 0, 1"이라는 비트열은, 맨체스터 부호에 의해, 도 8에 나타낸 신호로 표현된다.

이러한 맨체스터 부호에 의해 얻어지는 신호의 주파수 스펙트럼을 도 9에 나 타내었다. 도 9에 도시한 바와 같이, 맨체스터 부호에 의해 얻어지는 신호는, DC 성분을 포함하지 않고, 클럭 성분을 포함하며, 좁은 주파수 대역에 에너지가 집중하지 않는 등의 이점을 갖는다.

그러나, 전술한 바와 같이, 시리얼 신호로서 송신되는 데이터는, 예를 들면 영상의 고정밀화에 수반하여 증대되고 있다. 따라서, 해당 사정을 하나의 착안점으로 하여 본 실시 형태에 따른 휴대 단말기(500)를 창작하기에 이르렀다. 본 실시예에서의 휴대 단말기(500)에 따르면, 직류 성분의 발생을 억제하면서, 맨체스터 부호에 의해 데이터 전송량을 증대하는 것이 가능하다. 이하, 이러한 휴대 단말기(500)에 대하여 상세하게 설명한다.

[2] 제1 실시 형태의 상세한 설명

도 10은, 본 발명의 제1 실시 형태에 따른 휴대 단말기(500)(신호 처리 시스템)의 구성을 도시한 기능 블록도이다. 이하에서는, 휴대 단말기(500)가 갖는 각 구성 요소 중, 이미 설명한 휴대 단말기(300)와 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는 동일한 부호를 붙임으로써 상세한 설명을 생략한다.

(시리얼라이저)

도 10에 도시한 바와 같이, 시리얼라이저(204)(신호 처리 장치)는 P/S 변환부(232), 인코더(234)(생성부), LVDS 드라이버(236), PLL부(238), 타이밍 제어부(240), 드라이버(332), 및 중첩부(532)에 의해 구성된다. 중첩부(532)는 신호 중첩부의 일례이다.

도 10에 도시한 바와 같이, 시리얼라이저(204)에는, 베이스밴드 프로세 서(110)로부터 병렬 신호(P-DATA)와 병렬 신호용 클럭(P-CLK)이 입력된다. 시리얼라이저(204)에 입력된 병렬 신호는, P/S 변환부(232)에 의해 시리얼 신호로 변환된다. P/S 변환부(232)에 의해 변환된 시리얼 신호는, 인코더(234)에 입력된다. 인코더(234)는, 시리얼 신호에 헤더 등을 부가하고, 맨체스터 부호 방식 등의 직류 성분이 없는(또는 적은) 방식에 의해 부호화하여 LVDS 드라이버(236), 및 드라이버(332)에 입력한다.

LVDS 드라이버(236)는, 입력된 시리얼 신호를 LVDS로 하여 중첩부(532)에 입력한다. 중첩부(532)는, LVDS 드라이버(236)로부터 입력된 신호를 전원 라인에 중첩시켜 디시리얼라이저(208)에 전송한다. 예를 들면, 중첩부(532)는, 신호를 컨덴서에서, 전원을 초크 코일에서 결합시킨다. 전원 라인에는, 예를 들면, 전송 선로로서 동축 케이블이 이용된다. 전원 라인은, 조작부(108)로부터 표시부(102)에 전원을 공급하기 위하여 설치된 선로이다. 한편, 드라이버(332)는, 코일(302)에 의한 전자 결합을 이용하여, 입력된 시리얼 신호를 신호 판독기(400)에 전송한다.

덧붙여, 시리얼라이저(204)에 입력된 병렬 신호용 클럭은 PLL부(238)에 입력된다. PLL부(238)는 병렬 신호용 클럭으로부터 시리얼 신호용 클럭을 생성하고, P/S 변환부(232) 및 타이밍 제어부(240)에 입력한다. 타이밍 제어부(240)는, 입력되는 시리얼 신호용 클럭(이하, 간단히 클럭 신호라고 칭함)에 기초하여 인코더(234)에 의한 시리얼 신호의 송신 타이밍을 제어한다.

시리얼라이저(204)는 인코더(234)에 의한 시리얼 신호의 인코드에 의해, 디시리얼라이저에의 데이터 전송량의 증대를 도모할 수 있다. 이하, 도 11 내지 도 18을 참조하여, 인코더(234)에 의한 시리얼 신호(데이터 신호)의 인코드에 대하여 상세하게 설명한다.

도 11은, 인코더(234)에 의해 생성되는 신호 파형을 나타낸 설명도이다. 도 11에 도시한 바와 같이, 인코더(234)는 하이 레벨 및 로우 레벨의 쌍방에 대하여 복수의 서로 다른 신호 레벨을 생성 가능하고, 복수의 신호 레벨을 선택적으로 이용함으로써 효율적인 인코드를 행할 수 있다.

좀더 구체적으로는, 인코더(234)는, 어느 비트 a가 "0"인 경우에는 하이 레벨로부터 로우 레벨로 천이하는 신호 파형을 선택하고, 비트 a가 "1"인 경우에는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형을 선택한다. 또한, 인코더(234)는, 비트 b의 크기에 기초하여 전반(천이 전)의 진폭 레벨을 선택하고, 비트 c의 크기에 기초하여 후반(천이 후)의 진폭 레벨을 선택한다. 그리고, 인코더(234)는, 선택한 신호 파형, 및 진폭 레벨을 갖는 신호를 생성하여 출력한다. 도 12에, 이러한 신호의 생성을 실현 가능한 인코더(234)의 상세한 구성예를 나타낸다.

도 12는, 인코더(234)의 구성예를 나타낸 설명도이다. 도 12에 도시한 바와 같이, 인코더(234)는, 선택부(506), 이득 제어부(508), 및 AMP(510)를 포함한다.

선택부(506)는, 비트 a가 입력된 후, 비트 a의 값에 기초하여 신호 파형(파형 패턴)을 선택한다. 좀더 구체적으로는, 선택부(506)는 비트 a가 "0"인 경우에는 하이 레벨로부터 로우 레벨로 천이하는 신호 파형(502)을 선택하고, 비트 a가 "1"인 경우에는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형(504)을 선택한다. 그리고, 선택부(506)는, 선택한 신호 파형을 AMP(510)에 출력한다.

이득 제어부(508)는, 비트 b 및 비트 c가 입력된 후, AMP(510)에서의 이득을 비트 b 및 비트 c의 값에 따른 이득으로 제어하기 위한 제어 신호를 출력한다. 예를 들면, 이득 제어부(508)는, 비트 b의 값이 "1"인 경우, 전반의 진폭 레벨을, 비트 b의 값이 "0"인 경우보다 큰 진폭 레벨로 제어하기 위한 제어 신호를 출력한다. 마찬가지로, 이득 제어부(508)는, 비트 c의 값이 "1"인 경우, 후반의 진폭 레벨을, 비트 c의 값이 "0"인 경우보다 큰 진폭 레벨로 제어하기 위한 제어 신호를 출력한다.

타이밍 제어부(240)는 PLL부(238)로부터 입력되는 클럭 신호에 기초하여, 신호 파형의 전반인지 후반인지를 나타내는 신호를 생성하고, 선택부(506) 및 이득 제어부(508)에 출력한다. 선택부(506) 및 이득 제어부(508)는, 타이밍 제어부(240)로부터 입력되는 신호에 의해 신호 파형의 전반인지 후반인지를 파악함으로써 상기 기능을 실현할 수 있다.

AMP(510)는, 선택부(506)로부터 입력된 신호 파형을 이득 제어부(508)로부터 입력되는 제어 신호에 기초하여 증폭하여 출력한다. 이와 같이 하여 인코더(234)로부터 출력되는 신호의 구체예를 도 13에 나타낸다.

도 13은, 인코더(234)로부터 출력되는 신호의 구체예를 나타낸 설명도이다. 도 13에 도시한 바와 같이, 타이밍 제어부(240)는, 클럭 신호에 동기하여, 신호 파형의 전반인지 후반인지를 나타내는 신호(전반/후반 신호)를 생성한다. 도 13에서는, 신호 레벨이 하이 레벨인 기간이 전반에 해당하고, 로우 레벨인 기간이 후반에 해당하는 예를 나타내고 있다.

도 13에는, 우선, 비트 a "0", 비트 b "1", 비트 c "0"이 입력된 예를 나타내고 있다. 이 경우, 선택부(506)는, 비트 a가 "0"이기 때문에, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형을 선택한다. 이득 제어부(508)는, 비트 b가 "1"이고, 비트 c가 "0"이기 때문에, 전반의 이득을 고이득으로 제어하고, 후반의 이득을 저이득으로 제어하는 제어 신호를 생성한다. 그 결과, 도 13에 도시한 바와 같이, AMP(510)에 의해, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형에서, 전반의 진폭 레벨이 "2"(고이득)이고, 후반의 진폭 레벨이 "1"(저이득)인 신호가 출력된다. 도 13에는, 이후, 비트 a "1", 비트 b "1", 비트 c "1"이 입력되고, 또한 비트 a "0", 비트 b "0", 비트 c "1"이 입력된 경우에 인코더(234)로부터 출력되는 신호를 나타내고 있다.

도 14에, 인코더(234)로부터 출력되는 보다 현실적인 신호 파형예를 나타낸다. 도 14에 도시한 바와 같이, 최초의 주기의 신호 파형은, 하이 레벨로부터 로우 레벨로 천이하고 있고, 전반의 진폭 레벨이 "2"이고, 후반의 진폭 레벨도 "2"이므로, 비트 a "0", 비트 b "1", 비트 c "1"을 표현한 것이다.

도 15에, NRZ 부호 방식에 의해 얻어지는 신호의 주파수 스펙트럼을 나타낸다. 도 15에 도시한 바와 같이, NRZ 부호 방식은, DC 성분을 많이 포함하므로, 직류 오프셋값의 변동의 영향을 강하게 받게 되는 점에서 불리하였다. 이에 대하여, 본 실시 형태에 따른 인코더(234)에 의해 출력되는 신호의 주파수 스펙트럼은, 도 16에 도시한 바와 같이, NRZ 부호 방식에 의해 DC 성분이 저감되는 것을 확인할 수 있다. 이 때문에, 본 실시 형태에 따른 인코더(234)에 의해 출력되는 신호를, 하 이패스 필터 등을 이용하여 DC 성분을 커트하여도, 도 17 및 도 18에 도시한 바와 같이, 다소의 왜곡이 생기지만, 복호로 인해 충분한 신호 파형을 유지할 수 있다. 도 17은 본 실시 형태에 따른 인코더(234)에 의해 출력된 신호의 파형을, 도 18은 도 17에 나타낸 파형을 갖는 신호를 하이패스 필터에 통과시켜 얻어진 신호의 파형을 나타내고 있다.

(디시리얼라이저)

이상, 도 10 내지 도 18을 참조하여 시리얼라이저(204)에 대하여 상세하게 설명하였다. 계속해서, 도 10 및 도 19 내지 도 23을 참조하여, 디시리얼라이저(208)에 대하여 상세하게 설명한다.

도 10에 도시한 바와 같이, 디시리얼라이저(208)(신호 처리 장치)는, 주로, LVDS 리시버(252), 디코더(254), S/P 변환부(256), 클럭 재생부(258), PLL부(260), 타이밍 제어부(262), 및 분리부(552)에 의해 구성된다. 분리부(552)는 신호 분리부의 일례이다.

도 10에 도시한 바와 같이, 디시리얼라이저(208)에는, 전원 라인(동축 케이블)을 통하여 전원과 시리얼 신호(입력 신호)가 중첩된 신호가 전송된다. 예를 들면, 분리부(552)는 컨덴서에 의해 직류 성분을 커트하여 시리얼 신호를 추출하고, 초크 코일에 의해 고주파 성분을 커트하여 전원을 추출한다. 분리부(552)에 의해 분리된 시리얼 신호는, LVDS 리시버(252)에 의해 수신된다.

LVDS 리시버(252)에 의해 수신된 시리얼 신호는, 디코더(254) 및 클럭 재생부(258)에 입력된다. 디코더(254)는, 입력된 시리얼 신호의 헤더를 참조하여 데이 터의 선두 부분을 검출하고, 맨체스터 부호 방식 등에 의해 부호화된 시리얼 신호를 복호하여 S/P 변환부(256)에 입력한다. S/P 변환부(256)는 입력된 시리얼 신호를 병렬 신호(P-DATA)로 변환한다. S/P 변환부(256)에서 변환된 병렬 신호는 액정부(104)에 출력된다.

한편, 클럭 재생부(258)는, 외부로부터 입력되는 레퍼런스 클럭을 참조하여, 내장된 PLL부(260)를 이용하여 시리얼 신호용 클럭으로부터 병렬 신호용 클럭을 재생한다. 클럭 재생부(258)에 의해 재생된 병렬 신호용 클럭은, 디코더(254) 및 타이밍 제어부(262)에 입력된다. 타이밍 제어부(262)는, 클럭 재생부(258)로부터 입력된 병렬 신호용 클럭에 기초하여 수신 타이밍을 제어한다. 타이밍 제어부(262)에 입력된 병렬 신호용 클럭(P-CLK)은 액정부(104)에 출력된다.

"시리얼라이저"에서 설명한 부호 방식에 의해 부호화되어 있는 시리얼 신호를 복호하는 디코더(254)의 기능을 도 19 내지 도 23을 참조하여 설명한다.

도 19는 디코더(254)의 구성을 도시한 기능 블록도이다. 도 19에 도시한 바와 같이, 디코더(254)는, 전반/후반 판정부(540), 비트 a 판정부(562), 비트 b 판정부(564), 및 비트 c 판정부(566)를 포함한다.

전반/후반 판정부(540)는, 시리얼 신호의 신호 패턴으로부터 각 주기의 전반 및 후반의 경계의 타이밍을 판정하고, 현재 전반인지 후반인지를 나타내는 전반/후반 신호를 생성한다. 이러한 전반/후반 판정부(540)의 상세한 구성에 대하여 도 20 내지 도 22를 참조하여 설명한다.

도 20은 전반/후반 판정부(540)의 구성을 도시한 기능 블록도이다. 도 20에 도시한 바와 같이, 전반/후반 판정부(540)는, 비교기(542), 반전 회로(544), 1비트 카운터(546), 지연 회로(548), 지연 회로(550), 및 논리 회로군(552)을 포함한다.

비교기(542)는 시리얼 신호를 제1 임계값에 의해 2치화하여 2치화 신호를 출력한다. 여기에서, 제1 임계값은 복수의 로우 레벨 중에서 진폭 레벨이 최저인 로우 레벨보다 크고, 복수의 하이 레벨 중에서 진폭 레벨이 최저인 하이 레벨보다 작은 레벨이어도 된다. 반전 회로(544)는 클럭 신호의 극성을 반전시킨다. 1비트 카운터(546)는 클럭 신호의 상승 하강(반전 회로(544)에 의해 극성이 반전된 클럭 신호의 상승)에서 극성이 반전되는 신호를 출력한다. 지연 회로(548)는, 1비트 카운터(546)로부터 출력되는 신호를 반클럭 지연시킴으로써 전반/후반 신호를 생성한다. 이와 같이 하여 생성되는 전반/후반 신호의 구체예를 도 21을 참조하여 설명한다.

도 21은, 전반/후반 신호가 생성되는 모습을 나타낸 설명도이다. 도 21에 도시한 바와 같이, 1비트 카운터(546)로부터 출력되는 신호가 로우 레벨인 기간은, 맨체스터 부호에서의 1심볼(주기)의 중앙을 포함하고, 그 기간 중에 2치화 신호의 극성이 반전하는 것이 요구된다. 그러나, 1비트 카운터(546)가 정확하게 2치화 신호에 동기하고 있지 않은 경우, 즉, 1비트 카운터(546)로부터 출력되는 신호가 로우 레벨인 기간 중에 2치화 신호의 극성이 반전하지 않는 경우가 상정된다. 이와 같은 경우에 대비하여, 전반/후반 판정부(540)에는 지연 회로(550) 및 논리 회로군(552)이 설치되어 있다.

지연 회로(550)는 2치화 신호를 1클럭 지연시킨다. 논리 회로군(552)은, 제 1 논리 연산부(554), 제2 논리 연산부(555), 제3 논리 연산부(556), 및 제4 논리 연산부(557)를 포함하고, 1비트 카운터(546)로부터 출력되는 신호가 로우 레벨인 동안에 2치화 신호의 극성이 반전하고 있는지의 여부를 판정한다.

보다 상세하게는, 제1 논리 연산부(554)는, 2치화 신호 및 지연 회로(550)에 의해 지연된 2치화 신호의 쌍방이 하이 레벨인 경우에 하이 레벨의 신호를 출력한다. 또한, 제2 논리 연산부(555)는 2치화 신호 및 지연 회로(550)에 의해 지연된 2치화 신호의 쌍방이 로우 레벨인 경우에 하이 레벨 신호를 출력한다.

제3 논리 연산부(556)는 제1 논리 연산부(554) 또는 제2 논리 연산부(555)로부터 출력되는 신호 중 적어도 한쪽인 하이 레벨이었던 경우, 즉 2치화 신호의 극성이 2클럭에 걸쳐 연속된 경우 하이 레벨의 신호를 출력한다.

제4 논리 연산부(557)는, 제3 논리 연산부(556)로부터 출력되는 신호가 하이 레벨이고, 또한, 1비트 카운터(546)로부터 출력되는 신호가 로우 레벨인 경우에 하이 레벨의 신호를 출력한다. 즉, 제4 논리 연산부(557)는, 1비트 카운터(546)로부터 출력되는 신호가 로우 레벨인 동안에 2치화 신호의 극성이 반전하지 않았던 경우에 하이 레벨의 신호를 출력한다. 제4 논리 연산부(557)로부터 출력되는 신호는 1비트 카운터(546)에 입력되고, 1비트 카운터(546)는 하이 레벨인 신호가 제4 논리 연산부(557)로부터 입력되면, 카운터의 동작 타이밍을 리셋한다. 1비트 카운터(546)의 동작 타이밍이 리셋되는 구체예를 도 22를 참조하여 설명한다.

도 22는, 1비트 카운터(546)의 동작 타이밍이 리셋되는 모습을 나타낸 설명도이다. 1비트 카운터(546)가 정확하게 2치화 신호에 동기하고 있지 않은 경우, 도 22에 도시한 바와 같이, 1비트 카운터(546)로부터 출력되는 신호가 로우 레벨인 동안에 2치화 신호의 극성이 반전되지 않는다고 하는 사태가 생긴다(타이밍 t1). 이 경우, 제4 논리 연산부(557)로부터 하이 레벨의 신호가 1비트 카운터(546)에 입력되고, 1비트 카운터(546)는 그 신호에 기초하여 동작 타이밍을 리세트한다(타이밍 t2). 이에 의해, 1비트 카운터(546)의 동작 타이밍이 2치화 신호(시리얼 신호)와 동기하고 있지 않은 경우에도, 동작 타이밍을 정상의 타이밍으로 수정하는 것이 가능하게 되어 있다.

여기에서, 도 19를 참조하여 디코더(254)의 설명으로 되돌아간다. 비트 a 판정부(562)는, 전반/후반 판정부(540)로부터 전반/후반 신호가 입력되고, 전반/후반 신호가 하이 레벨인 심볼의 전반에서의 시리얼 신호의 신호 레벨이 하이 레벨(포지티브)인지 로우 레벨(네거티브)인지에 기초하여 비트 a의 값을 판정한다. 즉, 비트 a 판정부(562)는, 비트 a의 값을, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형인 경우에는 "0"으로 판정하고, 로우 레벨로부터 하이 레벨로 천이하는 신호 파형인 경우에는 "1"로 판정하는 제1 판정부로서 기능한다. 또한, 실제로는 비트 a 판정부(562), 비트 b 판정부(564), 및 비트 c 판정부(566)에 클럭 신호가 입력되지만, 도 19에서는 도면의 명료성의 관점으로부터, 클럭 재생부(258)로부터 각 판정부에의 화살표를 생략하고 있다.

비트 b 판정부(564)는, 전반/후반 판정부(540)로부터 전반/후반 신호가 입력되고, 전반/후반 신호가 하이 레벨인 심볼의 전반에서의 시리얼 신호의 진폭 레벨에 기초하여 비트 b의 값을 판정한다. 즉, 비트 b 판정부(564)는, 비트 b의 값을, 심볼의 전반에서의 시리얼 신호의 진폭 레벨이 높은 경우에는 "1"로 판정하고, 신호 레벨이 낮은 경우에는 "0"으로 판정하는 제2 판정부로서 기능한다.

비트 c 판정부(566)는, 전반/후반 판정부(540)로부터 전반/후반 신호가 입력된 후, 전반/후반 신호가 로우 레벨인 심볼의 후반에서의 시리얼 신호의 진폭 레벨에 기초하여 비트 c의 값을 판정한다. 즉, 비트 c 판정부(566)는, 비트 c의 값을 심볼의 후반에서의 시리얼 신호의 진폭 레벨이 높은 경우에는 "1"로 판정하고, 낮은 경우에는 "0"으로 판정하는 제3 판정부로서 기능한다.

도 23은, 각 비트 판정부에 의한 비트값 판정의 구체예를 나타낸 설명도이다. 도 23에 도시한 바와 같이, 비트 a 판정부(562)는, 전반/후반 신호가 하이 레벨인 기간 중의 클럭 신호의 상승 하강에서의 시리얼 신호의 신호 레벨이 하이 레벨인지 로우 레벨인지에 기초하여 비트 a의 값을 판정한다.

비트 b 판정부(564)는, 전반/후반 신호가 하이 레벨인 기간 중의 클럭 신호의 상승 하강에서의 시리얼 신호의 진폭 레벨에 따라서 비트 b의 값을 판정한다. 좀더 구체적으로는, 비트 b 판정부(564)는, 진폭 레벨이 제2 임계값과 제3 임계값의 범위 내인 "1"인 경우에는 비트 b가 "0"이라고 판정하여도 된다. 비트 b 판정부(564)는, 진폭 레벨이 제2 임계값과 제3 임계값의 범위 외인 "2"인 경우에는 비트 b가 "1"이라고 판정하여도 된다.

마찬가지로, 비트 c 판정부(566)는, 전반/후반 신호가 로우 레벨인 기간 중의 클럭 신호의 상승 하강에서의 시리얼 신호의 진폭 레벨에 따라서 비트 c의 값을 판정한다. 좀더 구체적으로는, 비트 c 판정부(566)는 진폭 레벨이 제2 임계값과 제3 임계값의 범위 내인 "1"인 경우에는 비트 c가 "0"이라고 판정하여도 된다. 비트 c 판정부(566)는 진폭 레벨이 제2 임계값과 제3 임계값의 범위 외인 "2"인 경우에는 비트 c가 "1"이라고 판정하여도 된다.

이상 설명한 바와 같이, 디시리얼라이저(208)의 디코더(254)는, 시리얼라이저(204)의 인코더(234)에 의해 효율적으로 인코드된 시리얼 신호를 적절하게 디코드하는 것이 가능하다. 단, 상기에서는 디코더(254)의 구성의 일례를 설명한 것에 지나지 않으며, 본 발명은 이러한 디코더(254)에 한정되지 않는다. 따라서, 변형예에 따른 디코더(254')에 대하여 도 24를 참조하여 설명한다.

(디코더의 변형)

도 24는, 변형예에 따른 디코더(254')의 구성을 도시한 기능 블록도이다. 도 25는, 변형예에 따른 디코더(254')에 의한 비트 판정의 모습을 나타낸 설명도이다. 도 24에 도시한 바와 같이, 변형예에 따른 디코더(254')는, 전반/후반 판정부(540), 비트 a 판정부(562'), 비트 b 판정부(564'), 비트 c 판정부(566'), 절대값화부(570), 및 임계값 판정부(572)를 포함한다. 전반/후반 판정부(540)의 기능은, "디시리얼라이저"에서 설명한 바와 같으므로, 여기에서는 설명을 생략한다.

절대값 생성부(570)는, 도 25에 도시한 바와 같이 시리얼 신호의 절대값을 제1 임계값에 의해 생성하여 절대값 신호를 출력한다. 그리고, 절대값 신호는 임계값 판정부(572)에 입력되고, 임계값 판정부(572)는, 절대값 신호가 제3 임계값을 상회하고 있는 경우에는 하이 레벨의 신호를, 제3 임계값을 하회하고 있는 경우에 로우 레벨의 신호를 출력한다. 절대값 신호에는, 비트 b의 값을 표현하는 부분 및 비트 c의 값을 표현하는 부분이 시간적으로 교대로 포함되어 있다.

비트 a 판정부(562')는, 전반/후반 신호가 하이 레벨인 기간 중의 클럭 신호의 상승 하강에서 시리얼 신호를 제1 임계값에 의해 2치화하고, 2치화한 결과를 래치하여(latches) 출력한다. 비트 b 판정부(564')는, 전반/후반 신호가 하이 레벨인 기간 중의 클럭 신호의 상승 하강에서, 임계값 판정부(572)로부터 입력된 신호를 래치하여 출력한다. 마찬가지로, 비트 c 판정부(566')는, 전반/후반 신호가 로우 레벨인 기간 중의 클럭 신호의 상승 하강에서, 임계값 판정부(572)로부터 입력된 신호를 래치하여 출력한다.

이상 설명한 바와 같이, 변형예에 따른 디코더(254')에서는, 2개의 임계값(제1 임계값 및 제3 임계값)에 의해 비트 a 내지 c의 값을 판정할 수 있는 점에서, 3개의 임계값(제1∼제3 임계값)을 이용하는 디코더(254)보다 유리하다.

[3] 제2 실시예의 상세한 설명

다음으로, 본 발명의 제2 실시예에 대하여 설명한다. 시리얼라이저(204)에서 데이터 신호에 클럭 신호를 중첩하여 시리얼 신호를 출력하면, 디시리얼라이저(208)에서의 클럭 재생이 용이해진다. 클럭 신호가 중첩된 시리얼 신호의 주파수 스펙트럼에 대하여 도 26을 참조하여 간단히 설명한다.

도 26은 클럭 신호가 중첩된 시리얼 신호의 주파수 스펙트럼을 모식적으로 나타낸 설명도이다. 도 26에 도시한 바와 같이, 클럭 신호는 데이터 신호의 주파와 고조파 사이의 0점의 신호 성분을 갖도록 중첩된다. 그러나, 클럭 신호는 협대역의 신호이기 때문에, 데이터 신호와 동등한 진폭을 갖는 클럭 신호를 중첩하면, 특정한 주파수에서 클럭 성분이 돌출하게 되어(스펙트럼 애널라이저에 의해 관측 가능), EMI의 관점으로부터 바람직하지 않다. 따라서, 해당 사정을 하나의 착안점으로 하여 본 발명의 제2 실시 형태를 창작하기에 이르렀다. 본 발명의 제2 실시예에 따르면, 디시리얼라이저(208)에서의 클럭 재생을 간이화하면서, EMI에 의한 악영향을 억제할 수 있다. 이하, 이러한 본 발명의 제2 실시 형태에 대하여 도 27 내지 도 30을 참조하여 설명한다.

도 27은 본 실시예에 따른 시리얼라이저(204)의 일부의 구성을 도시한 기능 블록도이다. 도 27에 도시한 바와 같이, 본 실시 형태에 따른 시리얼라이저(204)는, 인코더(234), PLL부(238), LVDS 드라이버(236), LPF(272), 감쇠기(attenuator)(274)(ATT), 및 가산기(276)를 포함한다.

PLL부(238)는, 클럭 신호를 생성하고, 생성한 클럭 신호를 인코더(234) 및 감쇠기(274)에 출력한다. 인코더(234)는, 예를 들면 "[2] 제1 실시예의 상세한 설명"에서 설명한 방법에 의해 데이터를 인코드한다.

LPF(272)는, 인코더(234)에 의해 인코드된 데이터 신호가 입력되고, 데이터 신호 중에서 클럭 주파수대를 포함하는 주파수 성분을 감쇠시키는 제1 감쇠부로서 기능한다. 감쇠기(274)는, 클럭 신호를 소정의 신호 레벨로 감쇠하는 제2 감쇠부로서 기능한다. 가산기(276)는, LPF(272)로부터 출력된 데이터 신호 및 감쇠기(274)로부터 출력된 클럭 신호를 합성하여 출력한다.

도 28은 가산기(276)로부터 출력되는 신호의 주파수 스펙트럼을 모식적으로 나타낸 설명도이다. 도 28에 도시한 바와 같이, 본 실시 형태에 따르면, 클럭 주 파수 부근의 클럭 성분의 데이터 성분에 대한 SN비를 향상시킬 수 있다.

도 29는, 본 실시예에 따른 디시리얼라이저(208)의 일부의 구성을 도시한 기능 블록도이다. 본 실시예에서 시리얼라이저(204)로부터 입력되는 시리얼 신호(입력 신호)에는 데이터 신호 및 클럭 신호가 중첩되어 있기 때문에, 클럭 성분이 데이터 성분의 0점에 배치되어 있지만, 각각이 악영향을 서로 미치지 않도록 하는 것이 요구된다. 따라서, 본 실시예에 따른 디시리얼라이저(208)에는, 도 29에 도시한 바와 같이, LVDS 리시버(252), 디코더(254), BPF(284) 및 AMP(286)를 포함하는 클럭 재생부(258), 및 LPF(282)를 설치하였다.

BPF(284)는, 데이터 신호 및 클럭 신호가 중첩되어 있는 시리얼 신호로부터, 클럭 주파수 부근의 신호 성분을 추출하여 출력하는 추출부로서 기능한다. 도 30에, BPF(284)로부터 출력되는 신호의 주파수 스펙트럼을 모식적으로 나타내었다. 도 30에 도시한 바와 같이, BPF(284)로부터 출력되는 신호는 데이터 성분이 크게 감쇠되어 있기 때문에, 클럭 신호가 데이터 성분에 의해 악영향을 받는 경우를 억제할 수 있다. 이와 같이 BPF(284)로부터 출력된 신호는, AMP(286)에 의해 증폭되어, 클럭 신호로서 디코더(254)에 공급된다.

LPF(282)는, 데이터 신호 및 클럭 신호가 중첩되어 있는 시리얼 신호로부터, 클럭 주파수 부근의 신호 성분을 감쇠하여 데이터 신호로서 출력하는 감쇠부로서 기능한다. 이와 같이 LPF(282)로부터 출력된 데이터 신호는 디코더(254)에 입력되고, 디코더(254)는, AMP(286)로부터 입력되는 클럭 신호를 이용하여, 예를 들면 "[2] 제1 실시예의 상세한 설명"에서 설명한 방법에 의해 데이터 신호를 디코드한 다.

[4] 정리

이상 설명한 바와 같이, 본 발명의 제1 실시예에 따르면, 맨체스터 부호 방식을 응용하여, 심볼의 전반 및 후반의 진폭 레벨을 비트값에 대응시킴으로써, 직류 성분의 발생을 억제하면서, 데이터 전송량을 증대할 수 있다. 또한, 본 발명의 제2 실시예에 따르면, 클럭 신호와 데이터 신호의 각각의 주파수 성분을 조정하여 중첩함으로써, 디시리얼라이저(208)에서의 클럭 재생을 간이화하면서, EMI에 의한 악영향을 억제할 수 있다.

본 출원은 2008년 5월 29일에 일본특허청에 제출된 일본 우선 특허출원 제2008-140992호에 개시된 기술 내용에 관한 것이며, 그 전체는 본 명세서에 참조로서 포함된다.

당업자라면, 첨부된 특허청구범위나 그 균등물의 범위를 벗어나지 않고, 다양한 변형, 조합, 부조합 및 변경이 설계 요구나 다른 인자에 따라서 가능함을 이해할 것이다.

예를 들면, 상기 실시예에서는, 맨체스터 부호의 1심볼로 3비트를 표현하는 예를 설명하였지만, 본 발명은 이러한 예에 한정되지 않는다. 즉, 인코더(234)에 의해 다수의 진폭 레벨의 생성 기능을 실장하고, 전반의 진폭 레벨에 복수 비트를 대응시키고, 후반의 진폭 레벨에도 복수 비트를 대응시킴으로써, 데이터 전송량을 한층 증가시키는 것이 가능하다. 예를 들면, 인코더(234)에 의해 4종의 진폭 레벨의 생성 기능을 실장하고, 인코더(234)는, 제1 비트값을 신호 파형으로 표현하고, 전반에서 4종의 진폭 레벨 중 어느 하나로 제2 및 제3 비트값을 표현하고, 후반에서 4종의 진폭 레벨 중 어느 하나로 제4 및 제5 비트값을 표현하여도 된다.

도 1은 휴대 단말기의 일 구성예를 나타내는 설명도.

도 2는 휴대 단말기의 일 구성예를 나타내는 설명도.

도 3은 직렬 전송에 따른 휴대 단말기의 기능 구성예를 나타내는 설명도.

도 4a는 휴대 단말기의 일 구성예를 나타내는 설명도.

도 4b는 휴대 단말기와 신호 판독 장치의 접촉 상태를 나타내는 설명도.

도 5는 직렬 전송에 따른 휴대 단말기의 기능 구성예를 나타내는 설명도.

도 6은 직렬 전송에 따른 신호 판독기의 기능 구성예를 나타내는 설명도.

도 7은 일반적인 맨체스터 부호에 대하여 나타낸 설명도.

도 8은 일반적인 맨체스터 부호에 대하여 나타낸 설명도.

도 9는 맨체스터 부호에 의해 얻어지는 주파수 스펙트럼을 나타낸 설명도.

도 10은 본 발명의 제1 실시 형태에 따른 휴대 단말기의 구성을 도시한 기능 블록도.

도 11은 인코더에 의해 생성되는 신호 파형을 나타낸 설명도.

도 12는 인코더의 구성예를 나타낸 설명도.

도 13은 인코더로부터 출력되는 신호의 구체예를 나타낸 설명도.

도 14는 인코더로부터 출력되는 보다 현실적인 신호 파형예를 나타낸 설명도.

도 15는 NRZ 부호 방식에 의해 얻어지는 신호의 주파수 스펙트럼을 나타낸 설명도.

도 16은 제1 실시 형태에 따른 인코더에 의해 출력되는 신호의 주파수 스펙트럼을 나타낸 설명도.

도 17은 제1 실시 형태에 따른 인코더에 의해 출력된 신호의 파형을 나타낸 설명도.

도 18은 도 17에 나타낸 파형을 갖는 신호를 하이패스 필터를 통해서 얻어진 신호의 파형을 나타낸 설명도.

도 19는 디코더의 구성을 도시한 기능 블록도.

도 20은 전반/후반 판정부의 구성을 도시한 기능 블록도.

도 21은 전반/후반 신호가 생성되는 모습을 나타낸 설명도.

도 22는 1비트 카운터의 동작 타이밍이 리셋되는 모습을 나타낸 설명도.

도 23은 각 비트 판정부에 의한 비트값 판정의 구체예를 나타낸 설명도.

도 24는 변형예에 따른 디코더의 구성을 도시한 기능 블록도.

도 25는 변형예에 따른 디코더에 의한 비트 판정의 모습을 나타낸 설명도.

도 26은 클럭 신호가 중첩된 시리얼 신호의 주파수 스펙트럼을 모식적으로 나타낸 설명도.

도 27은 제2 실시 형태에 따른 시리얼라이저의 일부의 구성을 도시한 기능 블록도.

도 28은 가산기로부터 출력되는 신호의 주파수 스펙트럼을 모식적으로 나타낸 설명도.

도 29는 제2 실시 형태에 따른 디시리얼라이저의 일부의 구성을 도시한 기능 블록도.

도 30은 BPF로부터 출력되는 신호의 주파수 스펙트럼을 모식적으로 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

100, 200, 300, 500: 휴대 단말기

102: 표시부

104: 액정부

204: 시리얼라이저

206: 시리얼 신호 선로

208: 디시리얼라이저

232: P/S 변환부

234: 인코더

238, 260: PLL부

240: 타이밍 제어부

254: 디코더

256: S/P 변환부

258: 클럭 재생부

262: 타이밍 제어부

272, 282: LPF

274: 감쇠기

276: 가산기

284: BPF

506: 선택부

508: 이득 제어부

510, 286: AMP

540: 전반/후반 판정부

562: 비트 a 판정부

564: 비트 b 판정부

566: 비트 c 판정부

570: 절대값화부

572: 임계값 판정부

Claims (8)

1. 하이 레벨로부터 로우 레벨로 천이하는 신호 파형, 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형의 제1 비트값에 대응하는 신호 파형과,

   복수의 하이 레벨 및 복수의 로우 레벨 중의 한쪽의 제2 비트값에 대응하는 천이 전(pre-transition)의 신호 레벨과,

   다른 쪽의 제3 비트값에 대응하는 천이 후(post-transition)의 신호 레벨

   을 갖는 데이터 신호를 생성하는 생성부를 포함하는 신호 처리 장치.
2. 제1항에 있어서,

   소정 주파수를 갖는 클럭 신호를 생성하는 클럭 생성부와,

   상기 생성부에 의해 생성된 데이터 신호의 상기 소정 주파수 부근의 신호 성분을 감쇠시키는 제1 감쇠부와,

   상기 클럭 신호와, 상기 제1 감쇠부에 의해서 감쇠된 신호 성분을 갖는 상기 데이터 신호를 가산하는 가산기

   를 더 포함하는 신호 처리 장치.
3. 제2항에 있어서,

   상기 클럭 신호를 감쇠시키는 제2 감쇠부를 더 포함하고,

   상기 가산기는, 상기 제1 감쇠부에 의해 감쇠된 신호 성분을 갖는 데이터 신 호 및 상기 제2 감쇠부에 의해 감쇠된 클럭 신호를 가산하는 신호 처리 장치.
4. 데이터 신호의 신호 파형이, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형, 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형인지의 여부에 기초하여 제1 비트값을 판정하는 제1 판정부와,

   상기 데이터 신호의 천이 전의 신호 레벨에 기초하여 제2 비트값을 판정하는 제2 판정부와,

   상기 데이터 신호의 천이 후의 신호 레벨에 기초하여 제3 비트값을 판정하는 제3 판정부

   를 포함하는 신호 처리 장치.
5. 제4항에 있어서,

   상기 데이터 신호의 신호 레벨의 절대값을 생성하는 절대값 생성부를 더 포함하고,

   상기 제2 판정부는 상기 절대값 생성부에 의해 절대값으로서 생성된 천이 전의 절대값 레벨에 기초하여 상기 제2 비트값을 판정하고,

   상기 제3 판정부는 상기 절대값 생성부에 의해 절대값으로서 생성된 천이 후의 절대값 레벨에 기초하여 상기 제3 비트값을 판정하는 신호 처리 장치.
6. 제4항에 있어서,

   소정 주파수를 갖는 클럭 신호를 포함하는 입력 신호가 입력되는 입력부와,

   상기 입력 신호로부터 상기 클럭 신호를 추출하는 추출부와,

   상기 입력 신호의 상기 소정 주파수 부근의 신호 성분을 감쇠하여 상기 데이터 신호로서 상기 신호 성분을 출력하는 감쇠부를 포함하는 신호 처리 장치.
7. 하이 레벨로부터 로우 레벨로 천이하거나 로우 레벨로부터 하이 레벨로 천이하는 신호 파형의 제1 비트값에 대응하는 신호 파형,

   복수의 하이 레벨 및 복수의 로우 레벨의 한쪽의 제2 비트값에 대응하는 천이 전의 신호 레벨, 및

   다른 쪽의 제3 비트값에 대응하는 천이 후의 신호 레벨을 갖는 데이터 신호를 생성하는 제1 신호 처리 장치와,

   상기 제1 신호 처리 장치로부터의 데이터 신호의 신호 파형이 하이 레벨로부터 로우 레벨로 천이하는 신호 파형 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형인지의 여부에 기초하여 제1 비트값을 판정하는 제1 판정부,

   상기 데이터 신호의 천이 전의 신호 레벨에 기초하여 상기 제2 비트값을 판정하는 제2 판정부, 및

   상기 데이터 신호의 천이 후의 레벨에 기초하여 상기 제3 비트값을 판정하는 제3 판정부를 포함하는 제2 신호 처리 장치

   를 포함하는 신호 처리 시스템.
8. 제1 비트값에 따라서, 신호 레벨이 하이 레벨로부터 로우 레벨로 천이하는 신호 파형과, 로우 레벨로부터 하이 레벨로 천이하는 신호 파형 중 하나를 선택하는 단계와,

   상기 선택하는 단계에서 선택된 신호 파형을 갖고, 천이 전의 신호 레벨이 복수의 하이 레벨 또는 복수의 로우 레벨의 한쪽 중의 하나의 레벨이며, 천이 후의 신호 레벨이 다른 쪽의 하나의 레벨인 데이터 신호를 생성하는 단계와,

   상기 데이터 신호의 신호 파형이, 하이 레벨로부터 로우 레벨로 천이하는 신호 파형, 또는 로우 레벨로부터 하이 레벨로 천이하는 신호 파형 중 어느 것인지의 여부에 기초하여 제1 비트값을 판정하는 단계와,

   상기 데이터 신호의 천이 전의 신호 레벨에 기초하여 제2 비트값을 판정하는 단계와,

   상기 데이터 신호의 천이 후의 신호 레벨에 기초하여 제3 비트값을 판정하는 단계

   을 포함하는 신호 처리 방법.

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