JP4492734B2

JP4492734B2 - 信号処理装置、信号処理システム、および信号処理方法

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Publication number: JP4492734B2
Application number: JP2008140992A
Authority: JP
Inventors: 武弘杉田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2010-06-30
Anticipated expiration: 2028-05-29
Also published as: EP2129063A3; KR20090124976A; ATE536027T1; CN101594155B; US20090295450A1; EP2129063A2; CN101594155A; US8144038B2; JP2009290555A; EP2129063B1

Description

本発明は、信号処理装置、信号処理システム、および信号処理方法に関する。

携帯電話等に代表される携帯端末は、ユーザが操作する操作部分と、情報が表示される表示部分とが接続される接続部分が可動部材で構成されていることが多い。例えば、折り畳み式の携帯電話の開閉構造等が代表的なものである。さらに、最近の携帯電話は、通話機能やメール機能の他にも、映像の視聴機能や撮像機能等が搭載されており、ユーザの用途に応じて上記の接続部分が複雑に可動することが求められる。例えば、映像の視聴機能を利用する場合、ユーザは、表示部分を自身に向け、視聴に不要な操作部分を収納したいと考えるであろう。このように、携帯電話を通常の電話として利用する場合、デジタルカメラとして利用する場合、テレビジョン受像機として利用する場合等において、その用途に応じて表示部分の向きや位置を簡単に変更出来る構造が求められている。

ところが、操作部分と表示部分との間の接続部分には、多数の信号線や電力線が配線されている。例えば、表示部分には、数十本の配線がパラレルに接続されている。そのため、上記のような複雑な動きができる可動部材を接続部分に用いると、こうした配線の信頼性等が著しく低下してしまう。こうした理由から、接続部分の信号線を減らすため、パラレル伝送方式からシリアル伝送方式に技術がシフトしてきている。もちろん、同様の理由による技術的なシフトは、携帯電話の世界に限らず、複雑な配線が求められる様々な電子機器の世界において生じている。なお、シリアル化する理由としては、上記の他、放射電磁雑音（ＥＭＩ；ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）の低減という目的もある。

さて、上記のようなシリアル伝送方式においては、伝送データが所定の方式で符号化されてから伝送される。この符号化方式としては、例えば、ＮＲＺ（ＮｏｎＲｅｔｕｒｎｔｏＺｅｒｏ）符号方式やマンチェスタ符号方式、或いは、ＡＭＩ（ＡｌｔｅｒｎａｔｅＭａｒｋＩｎｖｅｒｓｉｏｎ）符号方式等が利用される。ここで、マンチェスタ符号方式は、１周期内での信号レベルをハイレベルからローレベル、またはローレベルからハイレベルに遷移させることによりビット値を表現する方式である。さらに、下記の特許文献１には、マンチェスタ符号方式において、ローレベルを固定しつつ、ハイレベルを可変することにより、１周期内で複数のビット値を表現する技術が記載されている。

特開２００６−５６５１号公報

しかし、特許文献１に記載の技術では、ローレベルが固定されているため、全体の信号レベルがローレベル側に大きく偏り、直流成分が発生してしまうことが予想される。したがって、特許文献１に記載の技術では、符号化した信号を、直流成分を有する電源などに重畳することが困難であるという問題があった。

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、直流成分の発生を抑制しつつ、データ伝送量を増大することが可能な、新規かつ改良された信号処理装置、信号処理システム、および信号処理方法を提供することにある。

上記課題を解決するために、本発明のある観点によれば、信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のうちの第１のビット値に応じた信号波形であり、遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちの第２のビット値に応じたレベルであり、遷移後の信号レベルが、他方のうちの第３のビット値に応じたレベルであるデータ信号を生成する生成部、を備える信号処理装置が提供される。

前記信号処理装置は、所定周波数を有するクロック信号を生成するクロック生成部と、前記生成部により生成されたデータ信号の前記所定周波数付近の信号成分を減衰させる第１の減衰部と、前記クロック信号と前記第１の減衰部により信号成分が減衰されたデータ信号を加算する加算部と、をさらに備えてもよい。

前記信号処理装置は、前記クロック信号を減衰させる第２の減衰部をさらに備え、前記加算部は、前記第１の減衰部により信号成分が減衰されたデータ信号、および前記第２の減衰部により減衰されたクロック信号を加算してもよい。

また、上記課題を解決するために、本発明の別の観点によれば、データ信号の信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれであるかに基づいて第１のビット値を判定する第１の判定部と、前記データ信号の遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちのいずれのレベルであるかに基づいて第２のビット値を判定する第２の判定部と、前記データ信号の遷移後の信号レベルが、他方のうちのいずれのレベルであるかに基づいて第３のビット値を判定する第３の判定部と、を備える信号処理装置が提供される。

前記信号処理装置は、前記データ信号の信号レベルを絶対値化する絶対値化部をさらに備え、前記第２の判定部は、前記絶対値化部により絶対値化された遷移前の絶対値レベルに基づいて前記第２のビット値を判定し、前記第３の判定部は、前記絶対値化部により絶対値化された遷移後の絶対値レベルに基づいて前記第３のビット値を判定してもよい。

所定周波数を有するクロック信号を含む入力信号が入力される入力部と、前記入力信号から前記クロック信号を抽出する抽出部と、前記入力信号の前記所定周波数付近の信号成分を減衰して前記データ信号として出力する減衰部と、を備えてもよい。

また、上記課題を解決するために、本発明の別の観点によれば、信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のうちの第１のビット値に応じた信号波形であり、遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちの第２のビット値に応じたレベルであり、遷移後の信号レベルが、他方のうちの第３のビット値に応じたレベルであるデータ信号を生成する第１の信号処理装置と、前記第１の信号処理装置からのデータ信号の信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれであるかに基づいて第１のビット値を判定する第１の判定部、前記データ信号の遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちのいずれのレベルであるかに基づいて第２のビット値を判定する第２の判定部、前記データ信号の遷移後の信号レベルが、他方のうちのいずれのレベルであるかに基づいて第３のビット値を判定する第３の判定部、を有する第２の信号処理装置と、を備える信号処理システムが提供される。

また、上記課題を解決するために、本発明の別の観点によれば、第１のビット値に応じ、信号レベルがハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれかを選択するステップと、前記ステップにおいて選択された信号波形を有し、遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちのいずれかのレベルであり、遷移後の信号レベルが他方のうちのいずれかのレベルであるデータ信号を生成するステップと、前記データ信号の信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれであるかに基づいて第１のビット値を判定するステップと、前記データ信号の遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちのいずれのレベルであるかに基づいて第２のビット値を判定するステップと、前記データ信号の遷移後の信号レベルが、他方のうちのいずれのレベルであるかに基づいて第３のビット値を判定するステップと、を含む信号処理方法が提供される。

以上説明したように本発明にかかる信号処理装置、信号処理システム、および信号処理方法によれば、直流成分の発生を抑制しつつ、データ伝送量を増大することができる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

また、以下に示す項目順序に従って当該「発明を実施するための最良の形態」を説明する。
〔１〕本実施形態の概要
（パラレル伝送方式について）
（シリアル伝送方式について）
（携帯端末の全体構成）
（応用例）
（一般的なマンチェスタ符号について）
〔２〕第１の実施形態の詳細な説明
（シリアライザについて）
（デシリアライザについて）
（デコーダの変形例）
〔３〕第２の実施形態の詳細な説明
〔４〕まとめ

〔１〕本実施形態の概要
（パラレル伝送方式について）
まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末１００の構成例について簡単に説明する。図１は、パラレル伝送方式を採用した携帯端末１００の構成例を示す説明図である。尚、図１には、携帯端末１００の一例として携帯電話が模式的に描画されている。しかし、以下の説明に係る技術は、携帯電話に限定されるものではない。

図１に示すように、携帯端末１００は、主に、表示部１０２と、液晶部１０４（ＬＣＤ；ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）と、接続部１０６と、操作部１０８と、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１１２とにより構成される。尚、表示部１０２を表示側、操作部１０８を本体側と呼ぶ場合がある。また、以下の説明の中で、映像信号が本体側から表示側へと伝送される場合を例に挙げて説明する。もちろん、以下の技術は、これに限定されるものではない。

図１に示すように、表示部１０２には、液晶部１０４が設けられている。そして、液晶部１０４には、パラレル信号線路１１２を介して伝送された映像信号が表示される。また、接続部１０６は、表示部１０２と操作部１０８とを接続する部材である。この接続部１０６を形成する接続部材は、例えば、表示部１０２をＺ−Ｙ平面内で１８０度回転できる構造を有する。また、この接続部材は、Ｘ−Ｚ平面内で表示部１０２が回転可能に形成され、携帯端末１００を折り畳みできる構造を有する。尚、この接続部材は、自由な方向に表示部１０２を可動にする構造を有していてもよい。

ベースバンドプロセッサ１１０は、携帯端末１００の通信制御、及びアプリケーションの実行機能を提供する演算処理部である。ベースバンドプロセッサ１１０から出力されるパラレル信号は、パラレル信号線路１１２を通じて表示部１０２の液晶部１０４に伝送される。パラレル信号線路１１２には、多数の信号線が配線されている。例えば、携帯電話の場合、この信号線数ｎは５０本程度である。また、映像信号の伝送速度は、液晶部１０４の解像度がＱＶＧＡの場合、２００Ｍｂｐｓ程度となる。そして、パラレル信号線路１１２は、接続部１０６を通るように配線されている。

つまり、接続部１０６には、パラレル信号線路１１２を形成する多数の信号線が配線されている。上記のように、接続部１０６の可動範囲を広げると、その動きによりパラレル信号線路１１２に損傷が発生する危険性が高まる。その結果、パラレル信号線路１１２の信頼性が損なわれてしまう。一方で、パラレル信号線路１１２の信頼性を維持しようとすると、接続部１０６の可動範囲が大きく制約されてしまう。こうした理由から、接続部１０６を形成する可動部材の自由度、及びパラレル信号線路１１２の信頼性を両立させる目的で、シリアル伝送方式が携帯端末１００に採用されることが多くなってきている。また、放射電磁雑音（ＥＭＩ）の観点からも、伝送線路のシリアル化が進められている。

（シリアル伝送方式について）
そこで、図２を参照しながら、シリアル伝送方式を採用した携帯端末２００の構成例について簡単に説明する。図２は、シリアル伝送方式を採用した携帯端末２００の構成例を示す説明図である。尚、図２には、携帯端末２００の一例として携帯電話が模式的に描画されている。しかし、以下の説明に係る技術は、携帯電話に限定されるものではない。また、図１に示したパラレル伝送方式の携帯端末１００と実質的に同一の機能を有する構成要素については、同一の符号を付することにより詳細な説明を省略する。

図２に示すように、携帯端末２００は、主に、表示部１０２と、液晶部１０４（ＬＣＤ）と、接続部１０６と、操作部１０８と、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路２０２、２１０と、シリアライザ２０４と、シリアル信号線路２０６と、デシリアライザ２０８とにより構成される。

携帯端末２００は、上記の携帯端末１００とは異なり、接続部１０６に配線されたシリアル信号線路２０６を通じてシリアル伝送方式により映像信号を伝送している。そのため、操作部１０８には、ベースバンドプロセッサ１１０から出力されたパラレル信号をシリアル化するためのシリアライザ２０４が設けられている。一方、表示部１０２には、シリアル信号線路２０６を通じて伝送されるシリアル信号をパラレル化するためのデシリアライザ２０８が設けられている。

シリアライザ２０４は、ベースバンドプロセッサ１１０から出力され、パラレル信号線路２０２を介して入力されたパラレル信号をシリアル信号に変換する。シリアライザ２０４により変換されたシリアル信号は、シリアル信号線路２０６を通じてデシリアライザ２０８に入力される。そして、デシリアライザ２０８は、入力されたシリアル信号を元のパラレル信号に復元し、パラレル信号線路２１０を通じて液晶部１０４に入力する。

シリアル信号線路２０６には、例えば、任意の方式で符号化されたデータ信号が単独で伝送されるか、或いは、データ信号とクロック信号とが一緒に伝送される。シリアル信号線路２０６の配線数ｋは、図１の携帯端末１００が有するパラレル信号線路１１２の配線数ｎよりも大幅に少ない（ｋ≪ｎ）。例えば、配線数ｋは、数本程度まで削減することができる。そのため、シリアル信号線路２０６が配線される接続部１０６の可動範囲に関する自由度は、パラレル信号線路１１２が配線される接続部１０６に比べて非常に大きいと言える。同時に、シリアル信号線路２０６の信頼性も高いと言える。尚、シリアル信号線路２０６を流れるシリアル信号には、通常、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌ）等の差動信号が用いられる。

（携帯端末の全体構成）
ここで、図３を参照しながら、シリアル伝送方式を採用した携帯端末２００の機能構成について説明する。図３は、シリアル伝送方式を採用した携帯端末２００の機能構成の一例を示す説明図である。但し、図３は、シリアライザ２０４、及びデシリアライザ２０８の機能構成を中心に描画した説明図であり、他の構成要素に関する記載を省略している。

図３に示すように、シリアライザ２０４は、Ｐ／Ｓ変換部２３２と、エンコーダ２３４と、ＬＶＤＳドライバ２３６と、ＰＬＬ部２３８と、タイミング制御部２４０とにより構成される。

図３に示すように、シリアライザ２０４には、ベースバンドプロセッサ１１０から、パラレル信号（Ｐ−ＤＡＴＡ）と、パラレル信号用クロック（Ｐ−ＣＬＫ）とが入力される。シリアライザ２０４に入力されたパラレル信号は、Ｐ／Ｓ変換部２３２によりシリアル信号に変換される。Ｐ／Ｓ変換部２３２により変換されたシリアル信号は、エンコーダ２３４に入力される。エンコーダ２３４は、シリアル信号を例えばマンチェスタ符号化方式によりエンコードし、ヘッダ等を付加してＬＶＤＳドライバ２３６に入力する。ＬＶＤＳドライバ２３６は、入力されたシリアル信号をＬＶＤＳによる差動伝送方式でデシリアライザ２０８に伝送する。

一方、シリアライザ２０４に入力されたパラレル信号用クロックは、ＰＬＬ部２３８に入力される。ＰＬＬ部２３８は、パラレル信号用クロックからシリアル信号用クロックを生成し、Ｐ／Ｓ変換部２３２、及びタイミング制御部２４０に入力する。タイミング制御部２４０は、入力されるシリアル信号用クロックに基づいてエンコーダ２３４によるシリアル信号の送信タイミングを制御する。

図３に示すように、デシリアライザ２０８は、主に、ＬＶＤＳレシーバ２５２と、デコーダ２５４と、Ｓ／Ｐ変換部２５６と、クロック再生部２５８と、ＰＬＬ部２６０と、タイミング制御部２６２とにより構成される。

図３に示すように、デシリアライザ２０８には、ＬＶＤＳによる差動伝送方式でシリアライザ２０４からシリアル信号が伝送される。このシリアル信号は、ＬＶＤＳレシーバ２５２により受信される。ＬＶＤＳレシーバ２５２により受信されたシリアル信号は、デコーダ２５４、及びクロック再生部２５８に入力される。デコーダ２５４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、Ｓ／Ｐ変換部２５６に入力する。Ｓ／Ｐ変換部２５６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部２５６で変換されたパラレル信号は液晶部１０４に出力される。

一方、クロック再生部２５８は、外部から入力されるリファレンスクロックを参照し、内蔵するＰＬＬ部２６０を用いてシリアル信号用クロックからパラレル信号用クロックを再生する。クロック再生部２５８により再生されたパラレル信号用クロックは、デコーダ２５４、及びタイミング制御部２６２に入力される。タイミング制御部２６２は、クロック再生部２５８から入力されたパラレル信号用クロックに基づいて受信タイミングを制御する。また、タイミング制御部２６２に入力されたパラレル信号用クロック（Ｐ−ＣＬＫ）は、液晶部１０４に出力される。

このように、ベースバンドプロセッサ１１０からシリアライザ２０４に入力されたパラレル信号（Ｐ−ＤＡＴＡ）、及びパラレル信号用クロック（Ｐ−ＣＬＫ）は、シリアル信号に変換されてデシリアライザ２０８に伝送される。そして、入力されたシリアル信号は、デシリアライザ２０８により元のパラレル信号、及びパラレル信号用クロックに復元され、液晶部１０４に出力される。

以上説明した携帯端末２００のように、パラレル信号をシリアル信号に変換して伝送することにより、その伝送線路がシリアル化される。その結果、シリアル信号線路が配置される部分の可動範囲が拡大し、表示部１０２の配置に関する自由度が向上する。そのため、例えば、携帯端末２００を利用してテレビジョン放送等を視聴する場合において、表示部１０２の配置がユーザから見て横長になるように携帯端末２００を変形させることができるようになる。こうした自由度の向上に伴い、携帯端末２００の用途が広がり、通信端末としての各種機能に加えて、映像や音楽の視聴等、様々な利用形態が生まれている。

このような背景の中、携帯端末２００の液晶部１０４は、より繊細な表示を可能にすべく高密度化しており、細かい文字や映像で多くの情報が表示されるようになってきている。ところが、こうした細かい文字や映像は、ユーザにとって見難いものである。そこで、携帯端末２００の液晶部１０４に表示される文字や映像等を外部に設置されたテレビジョン受像機やディスプレイ装置等の大きな画面に出力したいというユーザの要望がある。こうした要望を受け、図４Ａに示す携帯端末３００のような出力形態が提案されている。以下、この出力形態について簡単に説明する。

（応用例１：電磁結合を利用した外部出力方式）
まず、図４Ａを参照する。図４Ａは、電磁結合を利用して映像等のデータを外部出力機器に伝送することが可能な携帯端末３００の構成例を示す説明図である。外部出力機器としては、例えば、カーナビゲーションシステム１０やテレビジョン受像機２０等がある。その他にも、パーソナルコンピュータのディスプレイ装置やスクリーンに映像を投影するプロジェクタ等も外部出力機器の一例である。

これらの外部出力機器に映像等のデータを伝送するために、例えば、図４Ａに示すような信号読取装置４００が利用される。信号読取装置４００は、例えば、カーナビゲーションシステム１０やテレビジョン受像機２０等に接続されているか、或いは、これらの機器に内蔵される。携帯端末３００と信号読取装置４００との間では、電磁結合を利用して信号が伝送される。そのため、携帯端末３００には、コイル３０２が設けられている。また、信号読取装置４００にも、コイル４０２が設けられている。

例えば、映像信号が携帯端末３００からテレビジョン受像機２０に伝送される場合の動作について考えてみる。まず、携帯端末３００は、ベースバンドプロセッサ１１０により映像信号をパラレル伝送するためのパラレル信号を生成する。そして、このパラレル信号は、パラレル信号線路２０２を介してシリアライザ２０４に伝送される。シリアライザ２０４は、伝送されてきたパラレル信号をシリアル信号に変換してシリアル信号線路２０６に伝送する。このとき、シリアル信号に対応する電流信号がコイル３０２に印加され、コイル３０２から電磁場が発生する。そして、この電磁場に誘導されて信号読取装置４００のコイル４０２に電流が発生し、この電流によりシリアル信号が復調されるのである。

このように、携帯端末３００と信号読取装置４００との間の電磁結合を利用して映像信号に対応するシリアル信号が伝送される。もちろん、このシリアル信号は、所定の符号化方式で符号化され、ＡＳＫ（ＡｍｐｌｉｔｕｄｅＳｈｉｆｔＫｅｙｉｎｇ）等の所定の変調方式で変調されてから伝送される。但し、ＮＲＺ符号方式で符号化された信号は、直流成分を含んでしまうため、電磁結合を利用して信号伝送するのに適さない。そのため、電磁結合による信号伝送には、符号化された信号に直流成分を含まないマンチェスター符号方式等が利用される。

図４Ａの例で言えば、シリアライザ２０４により、シリアル信号がマンチェスター符号方式で符号化され、電磁結合を利用して伝送される。この場合、信号読取装置４００の側においても、当然に、マンチェスター符号方式による復号に対応している。従って、信号読取装置４００は、符号化信号を受信してシリアル信号に復号した後、そのシリアル信号をパラレル信号に変換してテレビジョン受像機２０等に出力する。マンチェスタ符号では、“１”が“１０”として、“０”が“０１”として伝送されるため、単純に“１”“０”で伝送する方式に比べて伝送速度が２倍かかってしまう。しかしながら、マンチェスター符号は直流成分を含まず、クロックの抽出が容易であるため、電磁結合を利用した信号伝送に適している。

ところで、携帯端末３００と信号読取装置４００とは、図４Ｂに示すように近接された際に信号伝送が実現される。このような形態による通信のことを非接触通信と呼ぶ場合がある。図４Ｂの例では、携帯端末３００の表示部１０２が開いた状態で載置されているが、表示部１０２が閉じた状態で載置されてもよい。通常、携帯端末３００の表示部１０２が閉じられると、液晶部１０４への通電がオフになる場合が多いため、節電になる。このとき、閉じた状態でも外部出力へのデータ伝送が可能なモード設定がされる。

ここで、図５を参照しながら、携帯端末３００の機能構成について簡単に説明する。図５は、携帯端末３００の機能構成の一例を示す説明図である。但し、図５は、シリアライザ２０４、及びデシリアライザ２０８の機能構成を中心に描画した説明図であり、他の構成要素に関する記載を省略している。また、携帯端末３００が有する各構成要素のうち、既に述べた携帯端末２００と実質的に同一の機能構成を有する構成要素については同一の符号を付することにより詳細な説明を省略した。

図５に示すように、シリアライザ２０４は、Ｐ／Ｓ変換部２３２と、エンコーダ２３４と、ＬＶＤＳドライバ２３６と、ＰＬＬ部２３８と、タイミング制御部２４０と、ドライバ３３２とにより構成される。

図５に示すように、シリアライザ２０４には、ベースバンドプロセッサ１１０から、パラレル信号（Ｐ−ＤＡＴＡ）と、パラレル信号用クロック（Ｐ−ＣＬＫ）とが入力される。シリアライザ２０４に入力されたパラレル信号は、Ｐ／Ｓ変換部２３２によりシリアル信号に変換される。Ｐ／Ｓ変換部２３２により変換されたシリアル信号は、エンコーダ２３４に入力される。エンコーダ２３４は、シリアル信号にヘッダ等を付加し、マンチェスター符号方式で符号化してＬＶＤＳドライバ２３６、及びドライバ３３２に入力する。ＬＶＤＳドライバ２３６は、入力されたシリアル信号をＬＶＤＳによる差動伝送方式でデシリアライザ２０８に伝送する。一方、ドライバ３３２は、コイル３０２による電磁結合を利用して、入力されたシリアル信号を信号読取装置４００に伝送する。

図５に示すように、デシリアライザ２０８は、主に、ＬＶＤＳレシーバ２５２と、デコーダ２５４と、Ｓ／Ｐ変換部２５６と、クロック再生部２５８と、ＰＬＬ部２６０と、タイミング制御部２６２とにより構成される。

図５に示すように、デシリアライザ２０８には、ＬＶＤＳによる差動伝送方式でシリアライザ２０４からシリアル信号が伝送される。このシリアル信号は、ＬＶＤＳレシーバ２５２により受信される。ＬＶＤＳレシーバ２５２により受信されたシリアル信号は、デコーダ２５４、及びクロック再生部２５８に入力される。デコーダ２５４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、マンチェスター符号方式で符号化されたシリアル信号を復号してＳ／Ｐ変換部２５６に入力する。Ｓ／Ｐ変換部２５６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部２５６で変換されたパラレル信号は、液晶部１０４に出力される。

次に、図６を参照しながら、信号読取装置４００の機能構成について簡単に説明する。図６は、信号読取装置４００の機能構成の一例を示す説明図である。

図６に示すように、信号読取装置４００は、主に、コイル４０２と、差動レシーバ４３２と、増幅器４３４と、デコーダ４３６と、Ｓ／Ｐ変換部４３８と、インターフェース４４０と、クロック再生部４４２と、ＰＬＬ部４４４と、タイミング制御部４４６とにより構成される。

上記の通り、信号読取装置４００には、携帯端末３００から電磁結合を利用してシリアル信号が伝送される。このシリアル信号は、コイル４０２を用いて差動レシーバ４３２により受信される。差動レシーバ４３２は、受信したシリアル信号を増幅器４３４に入力する。増幅器４３４は、電磁結合による信号伝送により低下したシリアル信号の信号レベルを増幅するために設けられる。増幅器４３４により増幅されたシリアル信号は、デコーダ４３６、及びクロック再生部４４２に入力される。

デコーダ４３６は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、マンチェスター符号方式で符号化されたシリアル信号を復号してＳ／Ｐ変換部４３８に入力する。Ｓ／Ｐ変換部４３８は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部４３８で変換されたパラレル信号は、インターフェース４４０に入力される。

一方、クロック再生部４４２は、外部から入力されるリファレンスクロックを参照し、内蔵するＰＬＬ部４４４を用いてシリアル信号用クロックからパラレル信号用クロックを再生する。クロック再生部４４２により再生されたパラレル信号用クロックは、デコーダ４３６、及びタイミング制御部４４６に入力される。タイミング制御部４４６は、クロック再生部４４２から入力されたパラレル信号用クロックに基づいて受信タイミングを制御する。また、タイミング制御部４４６に入力されたパラレル信号用クロック（Ｐ−ＣＬＫ）は、インターフェース４４０に入力される。

インターフェース４４０は、入力されたパラレル信号と、パラレル信号用クロックとを外部出力機器に適合する信号に変換して出力する。例えば、インターフェース４４０は、入力されたパラレル信号をアナログＲＧＢ信号やＤＶＩ信号（ＤｉｇｉｔａｌＶｉｓｕａｌＩｎｔｅｒｆａｃｅｓｉｇｎａｌ）に変換してカーナビゲーションシステム１０やテレビジョン受像機２０等に出力する。

以上、携帯端末３００、及び信号読取装置４００の機能構成について説明した。このような機能があることで、ユーザは、携帯端末３００を信号読取装置４００の上に載置するだけで簡単に映像等を外部表示装置に出力することが可能になる。そのため、携帯端末３００の映像等を大きな画面に出力することが可能になる。その結果、携帯端末３００を単なる個人用の通信装置等として利用する用途に加え、例えば、その携帯端末３００を多人数で利用するテレビ電話として機能させることが可能になる。

（一般的なマンチェスタ符号について）
続いて、図７〜図９を参照し、一般的なマンチェスタ符号について説明する。マンチェスタ符号においては、図７に示したように、ビット値「０」については信号レベルがハイレベルからローレベルへ遷移する信号で表現され、ビット値「１」については信号レベルがローレベルからハイレベルへ遷移する信号で表現される。したがって、例えば「０，１，１，１，１，０，０，１，１，１，１，０，０，０，０，１」というビット列は、マンチェスタ符号により、図８に示した信号で表現される。

このようなマンチェスタ符号により得られる信号の周波数スペクトルを図９に示した。図９に示したように、マンチェスタ符号により得られる信号は、ＤＣ成分を含まない、クロック成分を含む、狭い周波数帯域にエネルギーが集中しない、などの利点を有する。

しかし、上述してきたように、シリアル信号として送信されるデータは、例えば映像の高精細化に伴い増大しつつある。そこで、当該事情を一着眼点にして本実施形態にかかる携帯端末５００を創作するに至った。本実施形態にかかる携帯端末５００によれば、直流成分の発生を抑制しつつ、マンチェスタ符号によりデータ伝送量を増大することが可能である。以下、このような携帯端末５００について詳細に説明する。

〔２〕第１の実施形態の詳細な説明
図１０は、本発明の第１の実施形態にかかる携帯端末５００（信号処理システム）の構成を示した機能ブロック図である。以下では、携帯端末５００が有する各構成要素のうち、既に述べた携帯端末３００と実質的に同一の機能構成を有する構成要素については同一の符号を付することにより詳細な説明を省略する。

（シリアライザについて）
図１０に示したように、シリアライザ２０４（信号処理装置）は、Ｐ／Ｓ変換部２３２と、エンコーダ２３４（生成部）と、ＬＶＤＳドライバ２３６と、ＰＬＬ部２３８と、タイミング制御部２４０と、ドライバ３３２と、重畳部５３２とにより構成される。重畳部５３２は、信号重畳部の一例である。

図１０に示したように、シリアライザ２０４には、ベースバンドプロセッサ１１０から、パラレル信号（Ｐ−ＤＡＴＡ）と、パラレル信号用クロック（Ｐ−ＣＬＫ）とが入力される。シリアライザ２０４に入力されたパラレル信号は、Ｐ／Ｓ変換部２３２によりシリアル信号に変換される。Ｐ／Ｓ変換部２３２により変換されたシリアル信号は、エンコーダ２３４に入力される。エンコーダ２３４は、シリアル信号にヘッダ等を付加し、マンチェスター符号方式等の直流成分の無い（又は少ない）方式で符号化してＬＶＤＳドライバ２３６、及びドライバ３３２に入力する。

ＬＶＤＳドライバ２３６は、入力されたシリアル信号をＬＶＤＳにして重畳部５３２に入力する。重畳部５３２は、ＬＶＤＳドライバ２３６から入力された信号を電源ラインに重畳させてデシリアライザ２０８に伝送する。例えば、重畳部５３２は、信号をコンデンサで、電源をチョークコイルで結合させる。尚、電源ラインには、例えば、伝送線路として同軸ケーブルが用いられる。また、この電源ラインは、操作部１０８から表示部１０２に電源を供給するために設けられた線路である。一方、ドライバ３３２は、コイル３０２による電磁結合を利用して、入力されたシリアル信号を信号読取装置４００に伝送する。

ところで、シリアライザ２０４に入力されたパラレル信号用クロックは、ＰＬＬ部２３８に入力される。ＰＬＬ部２３８は、パラレル信号用クロックからシリアル信号用クロックを生成し、Ｐ／Ｓ変換部２３２、及びタイミング制御部２４０に入力する。タイミング制御部２４０は、入力されるシリアル信号用クロック（以下、単にクロック信号と称する。）に基づいてエンコーダ２３４によるシリアル信号の送信タイミングを制御する。

このようなシリアライザ２０４は、エンコーダ２３４によるシリアル信号のエンコードにより、デシリアライザへのデータ伝送量の増大を図ることができる。以下、図１１〜図１８を参照し、当該エンコーダ２３４によるシリアル信号（データ信号）のエンコードついて詳細に説明する。

図１１は、エンコーダ２３４により生成される信号波形を示した説明図である。図１１に示したように、エンコーダ２３４は、ハイレベルおよびローレベルの双方について複数の異なる信号レベルを生成可能であり、複数の信号レベルを選択的に利用することにより効率的なエンコードを行なうことができる。

具体的には、エンコーダ２３４は、あるビットａが「０」である場合にはハイレベルからローレベルへ遷移する信号波形を選択し、ビットａが「１」である場合にはローレベルからハイレベルへ遷移する信号波形を選択する。さらに、エンコーダ２３４は、ビットｂの大きさに基づいて前半（遷移前）の振幅レベルを選択し、ビットｃの大きさに基づいて後半（遷移後）の振幅レベルを選択する。そして、エンコーダ２３４は、選択した信号波形、および振幅レベルを有する信号を生成して出力する。図１２に、このような信号の生成を実現可能なエンコーダ２３４の詳細な構成例を示す。

図１２は、エンコーダ２３４の構成例を示した説明図である。図１２に示したように、エンコーダ２３４は、選択部５０６と、利得制御部５０８と、ＡＭＰ５１０と、を備える。

選択部５０６は、ビットａが入力され、ビットａの値に基づいて信号波形（波形パターン）を選択する。具体的には、選択部５０６は、ビットａが「０」である場合にはハイレベルからローレベルへ遷移する信号波形（５０２）を選択し、ビットａが「１」である場合にはローレベルからハイレベルへ遷移する信号波形（５０４）を選択する。そして、選択部５０６は、選択した信号波形をＡＭＰ５１０へ出力する。

利得制御部５０８は、ビットｂおよびビットｃが入力され、ＡＭＰ５１０における利得をビットｂおよびビットｃの値に応じた利得に制御するための制御信号を出力する。例えば、利得制御部５０８は、ビットｂの値が「１」である場合、前半の振幅レベルを、ビットｂの値が「０」である場合より大きな振幅レベルに制御するための制御信号を出力する。同様に、利得制御部５０８は、ビットｃの値が「１」である場合、後半の振幅レベルを、ビットｃの値が「０」である場合より大きな振幅レベルに制御するための制御信号を出力する。

なお、タイミング制御部２４０は、ＰＬＬ部２３８から入力されるクロック信号に基づき、信号波形の前半であるか後半であるかを示す信号を生成し、選択部５０６および利得制御部５０８に出力する。選択部５０６および利得制御部５０８は、タイミング制御部２４０から入力される信号により信号波形の前半であるか後半であるかを把握することにより上記機能を実現することできる。

ＡＭＰ５１０は、選択部５０６から入力された信号波形を、利得制御部５０８から入力される制御信号に基づいて増幅して出力する。こうしてエンコーダ２３４から出力される信号の具体例を図１３に示す。

図１３は、エンコーダ２３４から出力される信号の具体例を示した説明図である。図１３に示したように、タイミング制御部２４０は、クロック信号に同期して、信号波形の前半であるか後半であるかを示す信号（前半／後半信号）を生成する。なお、図１３においては、信号レベルがハイレベルである期間が前半に該当し、ローレベルである期間が後半に該当する例を示している。

また、図１３には、まず、ビットａ「０」、ビットｂ「１」、ビットｃ「０」が入力された例を示している。この場合、選択部５０６は、ビットａが「０」であるため、ハイレベルからローレベルに遷移する信号波形を選択する。また、利得制御部５０８は、ビットｂが「１」であり、ビットｃが「０」であるため、前半の利得を高利得に制御し、後半の利得を低利得に制御する制御信号を生成する。その結果、図１３に示したように、ＡＭＰ５１０により、ハイレベルからローレベルに遷移する信号波形で、前半の振幅レベルが「２」（高利得）であって、後半の振幅レベルが「１」（低利得）である信号が出力される。なお、図１３には、以降、ビットａ「１」、ビットｂ「１」、ビットｃ「１」が入力され、さらにビットａ「０」、ビットｂ「０」、ビットｃ「１」が入力された場合にエンコーダ２３４から出力される信号を示している。

図１４に、エンコーダ２３４から出力されるより現実的な信号波形例を示す。図１４に示したように、最初の周期の信号波形は、ハイレベルからローレベルへ遷移しており、前半の振幅レベルが「２」であり、後半の振幅レベルも「２」であるため、ビットａ「０」、ビットｂ「１」、ビットｃ「１」を表現したものである。

ここで、図１５に、ＮＲＺ符号方式により得られる信号の周波数スペクトルを示す。図１５に示したように、ＮＲＺ符号方式は、ＤＣ成分を多く含むため、直流オフセット値の変動の影響を強く受けてしまう点で不利であった。これに対し、本実施形態にかかるエンコーダ２３４により出力される信号の周波数スペクトルは、図１６に示したように、ＮＲＺ符号方式よりＤＣ成分が低減されることが確認できる。このため、本実施形態にかかるエンコーダ２３４により出力される信号を、ハイパスフィルタなどを用いててＤＣ成分をカットしても、図１７および図１８に示すように、多少の歪みが生じるものの、復号のために十分な信号波形を維持することができる。なお、図１７は本実施形態にかかるエンコーダ２３４により出力された信号の波形を、図１８は図１７に示した波形を有する信号をハイパスフィルタに通して得られた信号の波形を示している。

（デシリアライザについて）
以上、図１０〜図１８を参照してシリアライザ２０４について詳細に説明した。続いて、図１０および図１９〜図２３を参照し、デシリアライザ２０８について詳細に説明する。

図１０に示したように、デシリアライザ２０８（信号処理装置）は、主に、ＬＶＤＳレシーバ２５２と、デコーダ２５４と、Ｓ／Ｐ変換部２５６と、クロック再生部２５８と、ＰＬＬ部２６０と、タイミング制御部２６２と、分離部５５２とにより構成される。尚、分離部５５２は、信号分離部の一例である。

図１０に示したように、デシリアライザ２０８には、電源ライン（同軸ケーブル）を通じて電源とシリアル信号（入力信号）とが重畳された信号が伝送される。そして、当該信号は、分離部５５２によりシリアル信号と電源とに分離される。例えば、分離部５５２は、コンデンサで直流成分をカットしてシリアル信号を取り出し、チョークコイルで高周波成分をカットして電源を取り出す。分離部５５２により分離されたシリアル信号は、ＬＶＤＳレシーバ２５２により受信される。

ＬＶＤＳレシーバ２５２により受信されたシリアル信号は、デコーダ２５４、及びクロック再生部２５８に入力される。デコーダ２５４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、マンチェスター符号方式等で符号化されたシリアル信号を復号してＳ／Ｐ変換部２５６に入力する。Ｓ／Ｐ変換部２５６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部２５６で変換されたパラレル信号は、液晶部１０４に出力される。

ここで、上記「（シリアライザについて）」において説明した符号方式により符号化されているシリアル信号を復号するデコーダ２５４の機能を図１９〜図２３を参照して説明する。

図１９は、デコーダ２５４の構成を示した機能ブロック図である。図１９に示したように、デコーダ２５４は、前半／後半判定部５４０と、ビットａ判定部５６２と、ビットｂ判定部５６４と、ビットｃ判定部５６６と、を備える。

前半／後半判定部５４０は、シリアル信号の信号パターンから、各周期の前半および後半の境界のタイミングを判定し、現在前半であるか後半であるかを示す前半／後半信号を生成する。このような前半／後半判定部５４０の詳細な構成について図２０〜図２２を参照して説明する。

図２０は、前半／後半判定部５４０の構成を示した機能ブロック図である。図２０に示したように、前半／後半判定部５４０は、比較器５４２と、反転回路５４４と、１ビットカウンタ５４６と、遅延回路５４８と、遅延回路５５０と、論理回路群５５２と、を備える。

比較器５４２は、シリアル信号を第１の閾値で２値化して２値化信号を出力する。ここで、第１の閾値は、複数のローレベルのうちで振幅レベルが最低であるローレベルより大きく、複数のハイレベルのうちで振幅レベルが最低であるハイレベルより小さいレベルであってもよい。反転回路５４４は、クロック信号の極性を反転させる。１ビットカウンタ５４６は、クロック信号の立ち下り（反転回路５４４により極性が反転されたクロック信号の立ち上がり）で極性が反転する信号を出力する。遅延回路５４８は、１ビットカウンタ５４６から出力される信号を半クロック遅延させることにより前半/後半信号を生成する。このようにして生成される前半/後半信号の具体例を図２１を参照して説明する。

図２１は、前半/後半信号が生成される様子を示した説明図である。図２１に示したように、１ビットカウンタ５４６から出力される信号がローレベルである期間は、マンチェスタ符号における１シンボル（周期）の中央を含み、当該期間中に２値化信号の極性が反転することが望まれる。しかし、１ビットカウンタ５４６が正確に２値化信号に同期していない場合、すなわち、１ビットカウンタ５４６から出力される信号がローレベルである期間中に２値化信号の極性が反転しない場合が想定される。このような場合に備え、前半／後半判定部５４０には遅延回路５５０および論理回路群５５２が設けられている。

遅延回路５５０は、２値化信号を１クロック遅延させる。論理回路群５５２は、第１の論理演算部５５４、第２の論理演算部５５５、第３の論理演算部５５６、および第４の論理演算部５５７を備え、１ビットカウンタ５４６から出力される信号がローレベルである間に、２値化信号の極性が反転しているか否かを判定する。

より詳細には、第１の論理演算部５５４は、２値化信号および遅延回路５５０により遅延された２値化信号の双方がハイレベルである場合にハイレベルの信号を出力する。また、第２の論理演算部５５５は、２値化信号および遅延回路５５０により遅延された２値化信号の双方がローレベルである場合にハイレベルの信号を出力する。

そして、第３の論理演算部５５６は、第１の論理演算部５５４または第２の論理演算部５５５から出力される信号の少なくとも一方がハイレベルであった場合、すなわち２値化信号の極性が２クロックにわたって連続した場合ハイレベルの信号を出力する。

第４の論理演算部５５７は、第３の論理演算部５５６から出力される信号がハイレベルで、かつ、１ビットカウンタ５４６から出力される信号がローレベルである場合にハイレベルの信号を出力する。すなわち、第４の論理演算部５５７は、１ビットカウンタ５４６から出力される信号がローレベルである間に２値化信号の極性が反転しなかった場合にハイレベルの信号を出力する。第４の論理演算部５５７から出力される信号は１ビットカウンタ５４６に入力され、１ビットカウンタ５４６は、ハイレベルである信号が第４の論理演算部５５７から入力されると、カウンタの動作タイミングをリセットする。このようにして１ビットカウンタ５４６の動作タイミングがリセットされる具体例を図２２を参照して説明する。

図２２は、１ビットカウンタ５４６の動作タイミングがリセットされる様子を示した説明図である。１ビットカウンタ５４６が正確に２値化信号に同期していない場合、図２２に示したように、１ビットカウンタ５４６から出力される信号がローレベルである間に２値化信号の極性が反転しないという事態が生じる（タイミングｔ１）。この場合、第４の論理演算部５５７からハイレベルの信号が１ビットカウンタ５４６に入力され、１ビットカウンタ５４６は当該信号に基づいて動作タイミングをリセットする（タイミングｔ２）。これにより、１ビットカウンタ５４６の動作タイミングが２値化信号（シリアル信号）と同期していない場合であっても、動作タイミングを正常なタイミングに修正することが可能となっている。

ここで、図１９を参照してデコーダ２５４の説明に戻る。ビットａ判定部５６２は、前半／後半判定部５４０から前半／後半信号が入力され、前半／後半信号がハイレベルであるシンボルの前半におけるシリアル信号の信号レベルがハイレベル（正）であるかローレベル（負）であるかに基づいてビットａの値を判定する。すなわち、ビットａ判定部５６２は、ビットａの値を、ハイレベルからローレベルへ遷移する信号波形である場合には「０」と判定し、ローレベルからハイレベルへ遷移する信号波形である場合には「１」と判定する第１の判定部として機能する。なお、実際にはビットａ判定部５６２、ビットｂ判定部５６４、およびビットｃ判定部５６６へクロック信号が入力されるが、図１９においては図面の明瞭性の観点から、クロック再生部２５８から各判定部への矢印を省略している。

ビットｂ判定部５６４は、前半／後半判定部５４０から前半／後半信号が入力され、前半／後半信号がハイレベルであるシンボルの前半におけるシリアル信号の振幅レベルに基づいてビットｂの値を判定する。すなわち、ビットｂ判定部５６４は、ビットｂの値を、シンボルの前半におけるシリアル信号の振幅レベルが高い場合には「１」と判定し、低い場合には「０」と判定する第２の判定部として機能する。

ビットｃ判定部５６６は、前半／後半判定部５４０から前半／後半信号が入力され、前半／後半信号がローレベルであるシンボルの後半におけるシリアル信号の振幅レベルに基づいてビットｃの値を判定する。すなわち、ビットｃ判定部５６６は、ビットｃの値を、シンボルの後半におけるシリアル信号の振幅レベルが高い場合には「１」と判定し、低い場合には「０」と判定する第３の判定部として機能する。

図２３は、各ビット判定部によるビット値判定の具体例を示した説明図である。図２３に示したように、ビットａ判定部５６２は、前半／後半信号がハイレベルである期間中のクロック信号の立下りにおけるシリアル信号の信号レベルがハイレベルであるかローレベルであるかに基づいてビットａの値を判定する。

また、ビットｂ判定部５６４は、前半／後半信号がハイレベルである期間中のクロック信号の立下りにおけるシリアル信号の振幅レベルに応じてビットｂの値を判定する。具体的には、ビットｂ判定部５６４は、振幅レベルが第２の閾値と第３の閾値の範囲内である「１」である場合にはビットｂが「０」であると判定してもよい。また、ビットｂ判定部５６４は、振幅レベルが第２の閾値と第３の閾値の範囲外である「２」である場合にはビットｂが「１」であると判定してもよい。

同様に、ビットｃ判定部５６６は、前半／後半信号がローレベルである期間中のクロック信号の立下りにおけるシリアル信号の振幅レベルに応じてビットｃの値を判定する。具体的には、ビットｃ判定部５６６は、振幅レベルが第２の閾値と第３の閾値の範囲内である「１」である場合にはビットｃが「０」であると判定してもよい。また、ビットｃ判定部５６６は、振幅レベルが第２の閾値と第３の閾値の範囲外である「２」である場合にはビットｃが「１」であると判定してもよい。

以上説明したように、デシリアライザ２０８のデコーダ２５４は、シリアライザ２０４のエンコーダ２３４により効率的にエンコードされたシリアル信号を適切にデコードすることが可能である。ただし、上記ではデコーダ２５４の構成の一例を説明したに過ぎず、本発明はかかるデコーダ２５４に限定されない。そこで、変形例にかかるデコーダ２５４’について図２４を参照して説明する。

（デコーダの変形例）
図２４は、変形例にかかるデコーダ２５４’の構成を示した機能ブロック図である。図２５は、変形例にかかるデコーダ２５４’によるビット判定の様子を示した説明図である。図２４に示したように、変形例にかかるデコーダ２５４’は、前半／後半判定部５４０と、ビットａ判定部５６２’と、ビットｂ判定部５６４’と、ビットｃ判定部５６６’と、絶対値化部５７０と、閾値判定部５７２と、を備える。前半／後半判定部５４０の機能は、「（デシリアライザについて）」で説明した通りであるので、ここでは説明を省略する。

絶対値化部５７０は、図２５に示したようにシリアル信号を第１の閾値で絶対値化して絶対値信号を出力する。そして、当該絶対値化信号は閾値判定部５７２に入力され、閾値判定部５７２は、絶対値信号が第３の閾値を上回っている場合にはハイレベルの信号を、第３の閾値を下回っている場合にローレベルの信号を出力する。なお、絶対値化信号には、ビットｂの値を表現する部分、およびビットｃの値を表現する部分が時間的に交互に含まれている。

ビットａ判定部５６２’は、前半／後半信号がハイレベルである期間中のクロック信号の立下りにおいてシリアル信号を第１の閾値で２値化し、２値化した結果をラッチして出力する。また、ビットｂ判定部５６４’は、前半／後半信号がハイレベルである期間中のクロック信号の立下りにおいて、閾値判定部５７２から入力された信号をラッチして出力する。同様に、ビットｃ判定部５６６’は、前半／後半信号がローレベルである期間中のクロック信号の立下りにおいて、閾値判定部５７２から入力された信号をラッチして出力する。

以上説明したように、変形例にかかるデコーダ２５４’においては、２つの閾値（第１の閾値および第３の閾値）によりビットａ〜ｃの値を判定できる点で、３つの閾値（第１〜第３の閾値）を用いるデコーダ２５４より有利である。

〔３〕第２の実施形態の詳細な説明
次に、本発明の第２の実施形態について説明する。シリアライザ２０４においてデータ信号にクロック信号を重畳してシリアル信号を出力すると、デシリアライザ２０８におけるクロック再生が容易となる。クロック信号が重畳されたシリアル信号の周波数スペクトルについて図２６を参照して簡単に説明する。

図２６は、クロック信号が重畳されたシリアル信号の周波数スペクトルを模式的に示した説明図である。図２６に示したように、クロック信号は、データ信号の主波と高調波の間の零点の信号成分を有するように重畳される。しかし、クロック信号は狭帯域の信号であるため、データ信号と同等の振幅を有するクロック信号を重畳すると、特定の周波数においてクロック成分が突出してしまい（スペクトルアナライザにより観測可能）、ＥＭＩの観点から好ましくない。そこで、当該事情を一着眼点にして本発明の第２の実施形態を創作するに至った。本発明の第２の実施形態によれば、デシリアライザ２０８におけるクロック再生を簡易化しつつ、ＥＭＩによる悪影響を抑制することができる。以下、このような本発明の第２の実施形態について図２７〜図３０を参照して説明する。

図２７は、本実施形態にかかるシリアライザ２０４の一部の構成を示した機能ブロック図である。図２７に示したように、本実施形態にかかるシリアライザ２０４は、エンコーダ２３４と、ＰＬＬ部２３８と、ＬＶＤＳドライバ２３６と、ＬＰＦ２７２と、アッテネータ２７４（ＡＴＴ）と、加算器２７６と、を備える。

ＰＬＬ部２３８は、クロック信号を生成し、生成したクロック信号をエンコーダ２３４およびアッテネータ２７４へ出力する。エンコーダ２３４は、例えば「〔２〕第１の実施形態の詳細な説明」において説明した方法によりデータをエンコードする。

ＬＰＦ２７２は、エンコーダ２３４によりエンコードされたデータ信号が入力され、データ信号のうちでクロック周波数帯を含む周波数成分を減衰させる第１の減衰部として機能する。また、アッテネータ２７４は、クロック信号を所定の信号レベルに減衰する第２の減衰部として機能する。そして、加算器２７６は、ＬＰＦ２７２から出力されたデータ信号、およびアッテネータ２７４から出力されたクロック信号を合成して出力する。

図２８は、加算器２７６から出力される信号の周波数スペクトルを模式的に示した説明図である。図２８に示したように、本実施形態によれば、クロック周波数付近のクロック成分のデータ成分に対するＳＮ比を向上することができる。

図２９は、本実施形態にかかるデシリアライザ２０８の一部の構成を示した機能ブロック図である。本実施形態においてシリアライザ２０４から入力されるシリアル信号（入力信号）にはデータ信号およびクロック信号が重畳されているため、クロック成分がデータ成分の零点に配されているが、各々が悪影響を及ぼし合わないようにすることが望まれる。
そこで、本実施形態にかかるデシリアライザ２０８には、図２９に示したように、ＬＶＤＳレシーバ２５２と、デコーダ２５４と、ＢＰＦ２８４およびＡＭＰ２８６を含むクロック再生部２５８と、ＬＰＦ２８２と、を設けた。

ＢＰＦ２８４は、データ信号およびクロック信号が重畳されているシリアル信号から、クロック周波数付近の信号成分を抽出して出力する抽出部として機能する。図３０に、ＢＰＦ２８４から出力される信号の周波数スペクトルを模式的に示した。図３０に示したように、ＢＰＦ２８４から出力される信号はデータ成分が大きく減衰されているため、クロック信号がデータ成分により悪影響を受ける場合を抑制することができる。このようにＢＰＦ２８４から出力された信号は、ＡＭＰ２８６により増幅され、クロック信号としてデコーダ２５４へ供給される。

ＬＰＦ２８２は、データ信号およびクロック信号が重畳されているシリアル信号から、クロック周波数付近の信号成分を減衰してデータ信号として出力する減衰部として機能する。このようにＬＰＦ２８２から出力されたデータ信号はデコーダ２５４へ入力され、デコーダ２５４は、ＡＭＰ２８６から入力されるクロック信号を利用し、例えば「〔２〕第１の実施形態の詳細な説明」において説明した方法によりデータ信号をデコードする。

〔４〕まとめ
以上説明したように、本発明の第１の実施形態によれば、マンチェスタ符号方式を応用し、シンボルの前半および後半の振幅レベルをビット値に対応させることにより、直流成分の発生を抑制しつつ、データ伝送量を増大することができる。また、本発明の第２の実施形態によれば、クロック信号とデータ信号の各々の周波数成分を調整して重畳することにより、デシリアライザ２０８におけるクロック再生を簡易化しつつ、ＥＭＩによる悪影響を抑制することができる。

なお、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、上記実施形態では、マンチェスタ符号の１シンボルで３ビットを表現する例を説明したが、本発明はかかる例に限定されない。すなわち、エンコーダ２３４により多数の振幅レベルの生成機能を実装し、前半の振幅レベルに複数ビットを対応させ、後半の振幅レベルにも複数ビットを対応させることにより、データ伝送量を一層増加させることが可能である。例えば、エンコーダ２３４により４種の振幅レベルの生成機能を実装し、エンコーダ２３４は、第１のビット値を信号波形で表現し、前半において４種の振幅レベルのいずれかで第２および第３のビット値を表現し、後半において４種の振幅レベルのいずれかで第４および第５のビット値を表現してもよい。

携帯端末の一構成例を示す説明図である。携帯端末の一構成例を示す説明図である。シリアル伝送に係る携帯端末の機能構成例を示す説明図である。携帯端末の一構成例を示す説明図である。携帯端末と信号読取装置との接触状態を示す説明図である。シリアル伝送に係る携帯端末の機能構成例を示す説明図である。シリアル伝送に係る信号読取装置の機能構成例を示す説明図である。一般的なマンチェスタ符号について示した説明図である。一般的なマンチェスタ符号について示した説明図である。マンチェスタ符号により得られる信号の周波数スペクトルを示した説明図である。本発明の第１の実施形態にかかる携帯端末の構成を示した機能ブロック図である。エンコーダにより生成される信号波形を示した説明図である。エンコーダの構成例を示した説明図である。エンコーダから出力される信号の具体例を示した説明図である。エンコーダから出力されるより現実的な信号波形例を示した説明図である。ＮＲＺ符号方式により得られる信号の周波数スペクトルを示した説明図である。第１の実施形態にかかるエンコーダにより出力される信号の周波数スペクトルを示した説明図である。第１の実施形態にかかるエンコーダにより出力された信号の波形を示した説明図である。図１７に示した波形を有する信号をハイパスフィルタに通して得られた信号の波形を示した説明図である。デコーダの構成を示した機能ブロック図である。前半／後半判定部の構成を示した機能ブロック図である。前半/後半信号が生成される様子を示した説明図である。１ビットカウンタの動作タイミングがリセットされる様子を示した説明図である。各ビット判定部によるビット値判定の具体例を示した説明図である。変形例にかかるデコーダの構成を示した機能ブロック図である。変形例にかかるデコーダによるビット判定の様子を示した説明図である。クロック信号が重畳されたシリアル信号の周波数スペクトルを模式的に示した説明図である。第２の実施形態にかかるシリアライザの一部の構成を示した機能ブロック図である。加算器から出力される信号の周波数スペクトルを模式的に示した説明図である。第２の実施形態にかかるデシリアライザの一部の構成を示した機能ブロック図である。ＢＰＦから出力される信号の周波数スペクトルを模式的に示した

符号の説明

１００、２００、３００、５００携帯端末
１０２表示部
１０４液晶部
２０４シリアライザ
２０６シリアル信号線路
２０８デシリアライザ
２３２Ｐ／Ｓ変換部
２３４エンコーダ
２３８、２６０ＰＬＬ部
２４０タイミング制御部
２５４デコーダ
２５６Ｓ／Ｐ変換部
２５８クロック再生部
２６２タイミング制御部
２７２、２８２ＬＰＦ
２７４アッテネータ
２７６加算器
２８４ＢＰＦ
５０６選択部
５０８利得制御部
５１０、２８６ＡＭＰ
５４０前半／後半判定部
５６２ビットａ判定部
５６４ビットｂ判定部
５６６ビットｃ判定部
５７０絶対値化部
５７２閾値判定部

Claims

信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のうちの第１のビット値に応じた信号波形であり、
遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちの第２のビット値に応じたレベルであり、
遷移後の信号レベルが、他方のうちの第３のビット値に応じたレベルであるデータ信号を生成する生成部；
を備える、信号処理装置。
前記信号処理装置は、
所定周波数を有するクロック信号を生成するクロック生成部と；
前記生成部により生成されたデータ信号の前記所定周波数付近の信号成分を減衰させる第１の減衰部と；
前記クロック信号と前記第１の減衰部により信号成分が減衰されたデータ信号を加算する加算部と；
をさらに備える、請求項１に記載の信号処理装置。
前記信号処理装置は、前記クロック信号を減衰させる第２の減衰部をさらに備え、
前記加算部は、前記第１の減衰部により信号成分が減衰されたデータ信号、および前記第２の減衰部により減衰されたクロック信号を加算する、請求項２に記載の信号処理装置。
データ信号の信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれであるかに基づいて第１のビット値を判定する第１の判定部と；
前記データ信号の遷移前の信号レベルに基づいて第２のビット値を判定する第２の判定部と；
前記データ信号の遷移後の信号レベルに基づいて第３のビット値を判定する第３の判定部と；
を備える、信号処理装置。
前記信号処理装置は、前記データ信号の信号レベルを絶対値化する絶対値化部をさらに備え、
前記第２の判定部は、前記絶対値化部により絶対値化された遷移前の絶対値レベルに基づいて前記第２のビット値を判定し、
前記第３の判定部は、前記絶対値化部により絶対値化された遷移後の絶対値レベルに基づいて前記第３のビット値を判定する、請求項４に記載の信号処理装置。
所定周波数を有するクロック信号を含む入力信号が入力される入力部と；
前記入力信号から前記クロック信号を抽出する抽出部と；
前記入力信号の前記所定周波数付近の信号成分を減衰して前記データ信号として出力する減衰部と；
を備える、請求項４に記載の信号処理装置。
信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のうちの第１のビット値に応じた信号波形であり、
遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちの第２のビット値に応じたレベルであり、
遷移後の信号レベルが、他方のうちの第３のビット値に応じたレベルであるデータ信号を生成する第１の信号処理装置と；
前記第１の信号処理装置からのデータ信号の信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれであるかに基づいて第１のビット値を判定する第１の判定部、
前記データ信号の遷移前の信号レベルに基づいて第２のビット値を判定する第２の判定部、
前記データ信号の遷移後の信号レベルに基づいて第３のビット値を判定する第３の判定部、
を有する第２の信号処理装置と；
を備える、信号処理システム。
第１のビット値に応じ、信号レベルがハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれかを選択するステップと；
前記ステップにおいて選択された信号波形を有し、遷移前の信号レベルが、複数のハイレベルまたは複数のローレベルの一方のうちのいずれかのレベルであり、遷移後の信号レベルが他方のうちのいずれかのレベルであるデータ信号を生成するステップと；
前記データ信号の信号波形が、ハイレベルからローレベルに遷移する信号波形、またはローレベルからハイレベルに遷移する信号波形のいずれであるかに基づいて第１のビット値を判定するステップと；
前記データ信号の遷移前の信号レベルに基づいて第２のビット値を判定するステップと；
前記データ信号の遷移後の信号レベルに基づいて第３のビット値を判定するステップと；
を含む、信号処理方法。