KR20090089795A - 전원 회로 - Google Patents
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Abstract
본 발명은 기동시의 출력 전압의 오버슛을 방지할 수 있는 전원 회로를 제공한다.
직류 전원(Bat)으로부터의 전원 전압을 강압하여 제1 설정값(V1)의 출력 전압(Vo1)을 생성하여 출력하는 제1 전원 회로(10)와, 제1 전원 회로(10)의 출력 전압(Vo1)을 입력 전압으로 하고, 상기 제1 설정값(V1)보다 작은 정전압인 제2 설정값(V2)의 출력 전압(Vo)을 생성하여 출력하는 제2 전원 회로(20)와, 제1 전원 회로(10)의 출력 전압(Vo1)이 제2 설정값(V2)보다 큰 미리 정해진 전압 이상인지 여부를 판정하는 전압 판정 회로(30)를 구비하고, 전압 판정 회로(30)는 제1 전원 회로(10)의 출력 전압(Vo1)이 상기 미리 정해진 전압 이상이 될 때까지는 제2 전원 회로(20)의 동작을 정지시키도록 한다.
전원 회로, 오차 증폭 회로, 기준 전압 발생 회로, 전압 판정 회로, 출력 트랜지스터
Description
본 발명은 전자기기에 전력을 공급하기 위한 전원 회로에 관한 것이고, 특히 1 V 미만의 저전압으로 동작하는 부하에 전력을 공급하는 전원 회로에 관한 것이다.
근래에 환경 대책으로 에너지 절약화가 요구되고 있다. 이 때문에, 전자 회로의 전력 절약화에 수반하여 동작 전압의 저전압화가 진척되고 있으며, 특히 전지를 사용하는 기기에서 그 경향이 현저하다.
도 1은 종래의 전원 회로의 회로예를 나타낸 도면이다(예컨대, 일본 특허 공보 제3817569호 참조).
도 1의 전원 회로(100)는 강압형 스위칭 레귤레이터로 이루어지는 제1 전원 회로(101)와 시리즈 레귤레이터로 이루어지는 제2 전원 회로(102)로 구성된다. 전지 전압(Vbat)은 제1 전원 회로(101)에 입력되어 제1 전원 회로(101)에 의해 미리 정해진 전압까지 강압된 후, 제2 전원 회로(102)에 출력된다. 제2 전원 회로(102)는 입력된 전압을 미리 정해진 정전압으로 변환하여 출력 단자(OUT)로부터 부하 회로(도시하지 않음)에 전원으로서 공급한다.
제2 전원 회로(102)는 출력 트랜지스터인 PMOS 트랜지스터(M101), 출력 전압 검출용 저항(R101, R102), 오차 증폭 회로(121) 및 기준 전압 발생 회로(122)로 구성된다. 또한, 기준 전압 발생 회로(112)의 전원은 전지(Bat)로부터 직접 공급된다.
이와 같이, 높은 전압이 필요한 기준 전압 발생 회로(112)의 전원을 전압이 높은 전지(Bat)로부터 직접 공급하도록 하였기 때문에, 제1 전원 회로(101)의 출력 전압을 제2 전원 회로(102)의 정격 출력 전압 근처까지 저하시킬 수 있어 제2 전원 회로(102)의 효율을 향상시킬 수 있었다.
그러나, 최근에는 더욱 전자 회로의 저전압화가 진척되어 1 V 미만의 전원 전압이 필요하게 되었다. 이러한 낮은 전압을 출력하기 위해서는, 도 1의 전원 회로와 같이, 출력 트랜지스터로서 PMOS 트랜지스터(M101)를 사용하면, 게이트 전압을 0 V까지 밖에 낮게 할 수 없기 때문에, PMOS 트랜지스터(M101)를 충분히 온 시킬 수 없게 된다. PMOS 트랜지스터(M101)의 온 저항을 저하시키기 위해서는, PMOS 트랜지스터(M101)의 면적을 크게 하거나, 임계값 전압을 작게 할 필요가 있지만, 면적을 크게 하면 칩 면적이 증대하여 비용이 상승하고, 임계값 전압을 작게 하면 오프 시의 누전이 증가하여 소비 전류가 증가한다는 문제가 있었다.
이에, 출력 트랜지스터에 NMOS 트랜지스터를 이용한 전원 회로가 있었다. 도 2는 출력 트랜지스터(M101)로서 NMOS 트랜지스터를 사용한 전원 회로의 회로예를 나타낸 도면이다.
도 2의 전원 회로가 도 1과 상이한 점은 출력 트랜지스터를 NMOS 트랜지스터 로 하고, 제2 전원 회로(102)의 오차 증폭 회로(111)의 전원도 전지(Bat)로부터 공급하도록 한 것이다. 이와 같이 한 것은 출력 트랜지스터(M111)를 충분히 온 시키기 위하여, 게이트에 입력하는 전압을 높게 하기 위해서이다.
제1 전원 회로(110)의 정격 출력 전압(V110)은 출력 트랜지스터(M111)에서의 전력 손실을 줄이기 위하여, 제2 전원 회로(120)의 정격 출력 전압(V120)에 가까운 전압으로 설정되어 있기 때문에, 제1 전원 회로(110)의 정격 출력 전압(V110)으로는 출력 트랜지스터(M111)를 충분히 온 시킬 수 없다.
또한, 기동 신호 입력단(CE)을 추가하고, 기동 신호 입력단(CE)에 고레벨의 신호가 입력되면, 제1 전원 회로(110)와 오차 증폭 회로(121)가 동작을 개시하여 출력 전압(Vo)을 출력하도록 하였다.
그러나, 도 2에 나타낸 전원 회로에서는 전원 회로에 기동 신호를 입력하여 제1 전원 회로(110)와 제2 전원 회로(120)의 오차 증폭 회로(121)를 동시에 동작시키게 되면, 아래에 설명하는 바와 같은 문제가 발생한다.
도 3은 도 2의 전원 회로가 기동 시의 각 부의 전압 파형예를 나타낸 타이밍 도이다.
여기서, 도 3에서는 전지 전압(Vbat)을 3.2 V로 하고, 제1 전원 회로(110)의 정격 출력 전압(V110)을 1.6 V로 하고, 제1 전원 회로(110)의 출력 전압을 Vo1로 하며, 제2 전원 회로(120)의 정격 출력 전압(V120)을 0.8 V로 하고, 제2 전원 회로(120)의 출력 전압을 Vo로 하며, 오차 증폭 회로(121)의 출력 전압(출력 트랜지스터(M111)의 게이트 전압이기도 함)을 Vg로 한다.
시각 t0에서 기동 신호 입력단(CE)이 고레벨로 변화하면, 제1 전원 회로(110)와 제2 전원 회로(120)의 오차 증폭 회로(121)는 동작을 개시한다. 제1 전원 회로(110)의 출력 전압(Vo1)이 상승하려면 다소 시간이 걸리므로 이 동안에 오차 증폭 회로(121)가 동작을 수행한다. 오차 증폭 회로(121)의 비반전 입력단에는 기준 전압(Vref)이 입력되지만, 반전 입력단의 전압(Vfb)은 제1 전원 회로(110)의 출력 전압(Vo1)이 적어도 제2 전원 회로(120)의 정격 출력 전압(V120)에 이를 때까지는 기준 전압(Vref) 이하로 되어 있다. 이 때문에, 오차 증폭 회로(121)의 출력 전압(Vg)은 전지 전압(Vbat) 근처까지 상승하여 결과적으로 출력 트랜지스터(M111) 는 완전히 온 한 상태가 된다.
시각 t1에서 제1 전원 회로(110)의 출력 전압(Vo1)이 상승을 시작하고, 이 때 출력 트랜지스터(M111)는 온 상태이기 때문에, 제2 전원 회로(120)의 출력 전압(Vo)은 제1 전원 회로(110)의 출력 전압(Vo1)과 거의 동일한 전압으로 상승한다.
시각 t2가 되면, 제2 전원 회로(120)의 출력 전압(Vo)은 정격 전압(V120)에 이르고, 이 때 오차 증폭 회로(121)의 반전 입력단의 전압(Vfb)은 기준 전압(Vref)과 일치하게 된다. 이 시점에서 출력 트랜지스터(M111)의 게이트 전압(Vg)은 거의 전지 전압(Vbat)으로 되어 있고, 출력 트랜지스터(M111)가 완전히 온하여 제2 전원 회로(120)의 출력 전압(Vo)은 제1 전원 회로(110)의 출력 전압(Vo1)과 동일한 전압을 유지한 채로 상승을 계속한다.
그러나, 오차 증폭 회로(121)의 반전 입력단의 전압(Vfb)이 기준 전압(Vref) 이상이 되면, 오차 증폭 회로(121)의 출력 전압(Vg)은 저하하고, 출력 트랜지스터(M111)의 게이트-소스간 전압이 미리 정해진 전압에 이르면, 제2 전원 회로(120)의 출력 전압(Vo)은 상승으로부터 하강으로 변한다. 그리고, 제2 전원 회로(120)의 출력 전압(Vo)이 정격 전압(V120)에 이르면, 제2 전원 회로(120)는 안정하게 동작하여 정격 전압(V120)을 출력한다.
이와 같이, 오차 증폭 회로(121)의 출력 전압(Vg)보다 제1 전원 회로(110)의 출력 전압(Vo1)의 상승이 늦어지기 때문에, 출력 트랜지스터(M111)의 게이트 전압(Vg)이 전지 전압(Vbat)까지 상승하게 된다. 결과적으로, 제2 전원 회로(120)의 동작도 늦어져 기동 시에 제1 전원 회로(110)의 정격 전압(V110)(=1.6 V) 근처까지 제2 전원 회로(120)의 출력 전압(Vo)이 상승하게 된다는 문제가 있었다.
본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로서, 기동 시의 출력 전압의 오버슛을 방지할 수 있는 전원 회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 전원 회로는 직류 전원으로부터의 전원 전압을 강압하여 제1 전압을 생성하여 출력하는 제1 전원 회로와,
상기 제1 전원 회로의 출력 전압을 입력 전압으로 하고, 상기 제1 전압보다 작은 정전압인 제2 전압을 생성하여 출력하는 제2 전원 회로와,
상기 제1 전원 회로의 출력 전압이 상기 제2 전압보다 큰 미리 정해진 전압 이상인지 여부를 판정하는 전압 판정 회로
를 구비하고,
상기 전압 판정 회로는 상기 제1 전원 회로의 출력 전압이 상기 미리 정해진 전압 이상이 될 때까지는 상기 제2 전원 회로의 동작을 정지시키는 것이다.
구체적으로는, 상기 제2 전원 회로는,
상기 제1 전원 회로의 출력단과 상기 제2 전원 회로의 출력단의 사이에 접속된 NMOS 트랜지스터로 이루어지는 출력 트랜지스터와,
상기 제2 전원 회로의 출력단의 전압이 상기 제2 전압이 되도록 상기 출력 트랜지스터의 동작을 제어하며, 상기 제1 전압보다 큰 전압이 전원으로서 공급되는 제어 회로
를 구비하고,
상기 전압 판정 회로는 상기 제1 전원 회로의 출력단의 전압이 상기 미리 정해진 전압 미만일 때에는, 상기 제어 회로에 대하여 상기 출력 트랜지스터를 오프 시켜 차단 상태가 되도록 한다.
또한, 상기 제1 전원 회로는 스위칭 레귤레이터이며, 상기 제2 전원 회로는 시리즈 레귤레이터이도록 한다.
또한, 상기 제2 전압은 1 V 미만이도록 한다.
본 발명의 전원 회로에 의하면, 상기 제2 전원 회로의 입력 전압이 상기 제2 전원 회로의 정격 출력 전압보다 약간 커진 시점에서, 상기 제2 전원 회로의 동작을 개시시킬 수 있어, 기동 시에 출력 전압의 오버슛이 발생하는 것을 방지할 수 있다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
제1 실시예.
도 4는 본 발명의 제1 실시예에 따른 전원 회로의 회로예를 나타낸 도면이다.
도 4에서 전원 회로(1)는 전지(Bat)로부터 입력되는 전지 전압(Vbat)을 미리 정해진 전압(V2)으로 강압하여 출력 전압(Vo)으로서 출력 단자(OUT)로부터 출력한다.
전원 회로(1)는 제1 전원 회로(10), 제2 전원 회로(20) 및 전압 판정 회 로(30)로 구성되고, 전지 전압 입력 단자(Vdd), 접지 단자(Vss), 출력 단자(OUT), 기동 신호 입력 단자(CE)를 갖는 IC에 집적된다. 전지 전압 입력 단자(Vdd)와 접지 단자(Vss)의 사이에는 전지(Bat)가 접속되고, 출력 단자(OUT)와 접지 단자(Vss)의 사이에는 도시하지 않는 부하 회로가 접속된다.
제1 전원 회로(10)는 강압형의 레귤레이터이며, 효율의 관점으로부터 스위칭 레귤레이터인 것이 바람직하다. 제1 전원 회로(10)는 입력된 전지 전압(Vbat)으로부터 제1 설정값(V1)의 출력 전압(Vo1)을 생성하여 출력한다. 또한, 제1 전원 회로(10)는 기동 신호 입력단(CE1)을 구비하고, 기동 신호 입력단(CE1)은 전원 회로(1)의 기동 신호 입력 단자(CE)에 접속된다.
기동 신호 입력 단자(CE)에 저레벨의 신호가 입력되면, 제1 전원 회로(10)는 동작을 정지하여 출력 전압(Vo1)의 출력을 정지한다. 기동 신호 입력 단자(CE)에 입력된 신호가 고레벨이 되면, 제1 전원 회로(10)는 동작을 개시하고, 입력된 전지 전압(Vbat)을 강압하여 제1 설정값(V1)의 출력 전압(Vo1)를 생성하여 출력한다.
제1 전원 회로(10)의 정격 출력 전압인 제1 설정값(V1)은 제2 전원 회로(20)의 정격 출력 전압인 제2 설정값(V2)보다 출력 트랜지스터(M1)의 동작에 필요한 전압만큼 큰 값이 된다.
제2 전원 회로(20)는 제1 전원 회로(10)의 출력 전압(Vo1)을 입력 전압으로 하고, 이 입력 전압으로부터 제2 설정값(V2)의 출력 전압(Vo)을 생성하여 출력 단자(OUT)로부터 출력하는 강압형 시리즈 레귤레이터를 이룬다. 제2 전원 회로(20)는 NMOS 트랜지스터로 이루어지는 출력 트랜지스터(M1)와, 출력 트랜지스터(M1)의 동 작을 제어하는 오차 증폭 회로(21)와, 미리 정해진 기준 전압(Vref)을 생성하여 출력하는 기준 전압 발생 회로(22)와, 출력 전압 검출용의 저항(R1, R2)을 구비한다. 또한 오차 증폭 회로(21), 기준 전압 발생 회로(22) 및 출력 전압 검출용의 저항(R1, R2)은 제어 회로를 이루고, 제1 설정값(V1)은 제1 전압을 이루며, 제2 설정값(V2)은 제2 전압을 이룬다.
출력 트랜지스터(M1)에 있어서, 드레인은 제1 전원 회로(10)의 출력단에 접속되고, 소스는 출력 단자(OUT)에 접속되며, 게이트는 오차 증폭 회로(21)의 출력단에 접속된다. 오차 증폭 회로(21)의 비반전 입력단에는 기준 전압(Vref)이 입력되고, 오차 증폭 회로(21)의 반전 입력단에는 출력 전압(Vo)을 저항(R1)과 저항(R2)으로 분압한 분압 전압(Vfb)이 입력된다.
또한, 오차 증폭 회로(21)는 전지 전압(Vbat)을 전원으로 하여 동작하고, 기동 신호 입력단(CE2)을 구비한다. 오차 증폭 회로(21)는 기동 신호 입력단(CE2)에 저레벨의 신호가 입력되는 동안은 내부의 동작을 정지하여 출력단을 저레벨로 유지하며, 기동 신호 입력단(CE2)에 고레벨의 신호가 입력되면, 동작을 개시하여 출력 트랜지스터(M1)의 게이트 전압(Vg)을 제어하여 출력 단자(OUT)로부터 출력 전압(Vo)을 출력시킨다. 제2 전원 회로(20)는 안정 동작 시에는 정격 전압인 제2 설정값(V2)의 출력 전압(Vo)을 생성하여 출력 단자(OUT)로부터 출력한다.
한편, 전압 판정 회로(30)는 제1 전원 회로(10)의 출력 전압(Vo1)과 기준 전압(Vref)이 각각 입력되고, 출력단이 오차 증폭 회로(21)의 기동 신호 입력단(CE2)에 접속된다.
전압 판정 회로(30)는 제1 전원 회로(10)의 출력 전압(Vo1)이 제2 전원 회로(20)의 정격 출력 전압인 제2 설정값(V2)보다 약간, 예컨대 0.05 V 정도 커지면, 고레벨의 신호를 오차 증폭 회로(21)의 기동 신호 입력단(CE2)에 출력한다.
다음에, 도 5는 도 4에 나타낸 전원 회로(1)가 기동 시의 각 부의 파형예를 나타낸 타이밍 도로서, 도 5를 참조하면서 도 4의 전원 회로(1)의 동작에 대하여 설명한다. 도 5에서는 전지 전압(Vbat)을 3.2 V로 하고, 제1 전원 회로(10)의 정격 출력 전압인 제1 설정값(V1)을 1.6 V로 하며, 제2 전원 회로(20)의 정격 출력 전압인 제2 설정값(V2)을 0.8 V로 한 경우를 예로 나타낸다.
도 5에 있어서, 시각 t0에서 기동 신호 입력 단자(CE1)가 고레벨이 되면, 제1 전원 회로(10)는 동작을 개시하여, 시각 t1로부터 제1 전원 회로(10)의 출력 전압(Vo1)이 상승하기 시작한다. 그러나, 이 시점에서는 출력 전압(Vo1)이 제2 설정값(V2)보다 작아 전압 판정 회로(30)의 출력 신호는 저레벨이며, 오차 증폭 회로(21)는 아직 동작을 정지한 상태이다. 이 때문에, 출력 트랜지스터(M1)의 게이트는 저레벨을 유지한 상태이므로 출력 단자(OUT)로부터는 전압이 출력되지 않는다.
다음에, 시각 t2에서 제1 전원 회로(10)의 출력 전압(Vo1)이 제2 설정값(V2)보다 대략 0.05 V 커지면, 전압 판정 회로(30)의 출력 신호는 고레벨이 된다. 이 때문에, 오차 증폭 회로(21)의 기동 신호 입력단(CE2)이 고레벨로 되어, 오차 증폭 회로(21)는 동작을 개시한다. 오차 증폭 회로(21)가 동작을 개시하면, 오차 증폭 회로(21)의 출력 전압인 출력 트랜지스터(M1)의 게이트 전압(Vg)이 상승하기 시작한다.
다음에, 시각 t3에서 게이트 전압(Vg)이 출력 트랜지스터(M1)의 임계값 전압에 이르면 출력 트랜지스터(M1)는 온하기 시작하므로, 제2 전원 회로(20)의 출력 전압(Vo)이 상승하기 시작한다. 출력 전압(Vo)이 정격 출력 전압인 제2 설정값(V2)이 되면 오차 증폭 회로(21)는 안정하게 동작하여 출력 전압(Vo)이 제2 설정값(V2)으로 일정하게 된다.
이와 같이, 본 제1 실시예의 전원 회로는 제2 전원 회로(20)의 입력 전압(Vo1)이 제2 전원 회로(20)의 정격 출력 전압값(V2)보다 약간(대략 0.05 V) 커진 시점에서, 오차 증폭 회로(21)의 동작을 개시하도록 함으로써, 기동 시의 출력 전압(Vo)의 오버슛을 방지할 수 있다.
또한 상기 설명에서는 오차 증폭 회로(21)의 전원으로서 전지 전압(Vbat)을 사용하였지만, 이것은 일례이며, 본 발명은 이것에 한정되는 것은 아니고, 제1 전원 회로(10)의 정격 출력 전압값인 제1 설정값(V1)보다 크고, 출력 트랜지스터(M1)를 충분히 온 시킬 수 있는 게이트 전압(Vg)을 얻을 수 있는 전압이면 오차 증폭 회로(21)의 전원으로서 공급되도록 하여도 좋다.
도 1은 종래의 전원 회로의 회로예를 나타낸 도면.
도 2는 종래의 전원 회로의 다른 회로예를 나타낸 도면.
도 3은 도 2의 전원 회로가 기동 시의 각 부의 전압 파형예를 나타낸 타이밍 도.
도 4는 본 발명의 제1 실시예에 따른 전원 회로의 회로예를 나타낸 도면.
도 5는 도 4의 전원 회로(1)가 기동 시의 각 부의 파형예를 나타낸 타이밍 도.
<도면의 주요 부분에 대한 부호의 설명>
1 전원 회로 10 제1 전원 회로
20 제2 전원 회로 21 오차 증폭 회로
22 기준 전압 발생 회로 30 전압 판정 회로
M1 출력 트랜지스터
R1, R2 출력 전압 검출용 저항 Bat 전지
Claims (4)
- 직류 전원으로부터의 전원 전압을 강압하여 제1 전압을 생성하여 출력하는 제1 전원 회로와,상기 제1 전원 회로의 출력 전압을 입력 전압으로 하고, 상기 제1 전압보다 작은 정전압인 제2 전압을 생성하여 출력하는 제2 전원 회로와,상기 제1 전원 회로의 출력 전압이 상기 제2 전압보다 큰 미리 정해진 전압 이상인지 여부를 판정하는 전압 판정 회로를 구비하고,상기 전압 판정 회로는 상기 제1 전원 회로의 출력 전압이 상기 미리 정해진 전압 이상이 될 때까지는 상기 제2 전원 회로의 동작을 정지시키는 것을 특징으로 하는 전원 회로.
- 제1항에 있어서, 상기 제2 전원 회로는,상기 제1 전원 회로의 출력단과 상기 제2 전원 회로의 출력단의 사이에 접속된 NMOS 트랜지스터로 이루어지는 출력 트랜지스터와,상기 제2 전원 회로의 출력단의 전압이 상기 제2 전압이 되도록 상기 출력 트랜지스터의 동작을 제어하며, 상기 제1 전압보다 큰 전압이 전원으로서 공급되는 제어 회로를 구비하고,상기 전압 판정 회로는 상기 제1 전원 회로의 출력단의 전압이 상기 미리 정해진 전압 미만일 때에는, 상기 제어 회로에 대하여 상기 출력 트랜지스터를 오프 시켜 차단 상태가 되도록 하는 것을 특징으로 하는 전원 회로.
- 제1항에 있어서,상기 제1 전원 회로는 스위칭 레귤레이터이며, 상기 제2 전원 회로는 시리즈 레귤레이터인 것을 특징으로 하는 전원 회로.
- 제1항, 제2항 또는 제3항에 있어서,상기 제2 전압은 1 V 미만인 것을 특징으로 하는 전원 회로.
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