JP2015001771A - ボルテージレギュレータ - Google Patents
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Abstract
【解決手段】本発明のボルテージレギュレータは、出力トランジスタであるNMOSトランジスタ104と、誤差増幅回路103と、抵抗105及び106と、基準電圧回路102と、グラウンド端子100と、出力端子110と、電源端子101で構成されている。誤差増幅回路103は、非反転入力端子が基準電圧回路102の一方の端子に接続され、反転入力端子が抵抗105と106の接続点に接続される。NMOSトランジスタ104は、ゲートが誤差増幅回路104の出力端子に接続され、ソースが出力端子110に接続され、ドレインが降圧回路107に接続される。降圧回路107のもう一方の端子は電源端子101に接続される。抵抗105及び106は、出力端子110とグラウンド端子100の間に接続される。
【選択図】図1
Description
従来のボルテージレギュレータは、誤差増幅回路103と、アンプ604と、基準電圧回路102、603と、NMOSトランジスタ104と、抵抗105、106、601、602と、チャージポンプ607と、容量605、606と、電源端子101と、グラウンド端子100と、出力端子110を備えている。
本発明は、上記課題に鑑みてなされ、消費電力が低く出力トランジスタにNMOSトランジスタを用いたボルテージレギュレータを提供する。
電源端子と出力端子の間に設けられたNMOSトランジスタで構成される出力トランジスタと、基準電圧と出力トランジスタが出力する出力電圧を分圧した分圧電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路と、電源端子と出力トランジスタのドレインの間に設けられた降圧回路と、を備えたボルテージレギュレータ。
図1は、本発明のボルテージレギュレータの回路図である。
本発明のボルテージレギュレータは、出力トランジスタであるNMOSトランジスタ104と、誤差増幅回路103と、抵抗105及び106と、基準電圧回路102と、グラウンド端子100と、出力端子110と、電源端子101で構成されている。
誤差増幅回路103は、非反転入力端子が基準電圧回路102の一方の端子に接続され、反転入力端子が抵抗105と106の接続点に接続される。NMOSトランジスタ104は、ゲートが誤差増幅回路104の出力端子に接続され、ソースが出力端子110に接続され、ドレインが降圧回路107に接続される。降圧回路107のもう一方の端子は電源端子101に接続される。抵抗105及び106は、出力端子110とグラウンド端子100の間に接続される。
電源端子101に電源電圧VDDが入力されると、ボルテージレギュレータは、出力端子110から出力電圧Voutを出力する。抵抗105と106は、出力電圧Voutを分圧し、分圧電圧Vfbを出力する。誤差増幅回路103は、基準電圧回路102の基準電圧Vrefと分圧電圧Vfbとを比較し、出力電圧Voutが一定になるようNMOSトランジスタ104のゲート電圧を制御する。
図2は、第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態のボルテージレギュレータは、降圧回路107をダイオード201で構成した。
次に、第一の実施形態のボルテージレギュレータの動作について説明する。電源端子101に電源電圧VDDが入力されると、ボルテージレギュレータは、出力端子110から出力電圧Voutを出力する。抵抗105と106は、出力電圧Voutを分圧し、分圧電圧Vfbを出力する。誤差増幅回路103は、基準電圧回路102の基準電圧Vrefと分圧電圧Vfbとを比較し、出力電圧Voutが一定になるようNMOSトランジスタ104のゲート電圧を制御する。
図3は、第二の実施形態のボルテージレギュレータの回路図である。第二の実施形態のボルテージレギュレータは、降圧回路107をダイオード201とダイオード301で構成した。
図4は、第三の実施形態のボルテージレギュレータの回路図である。第三の実施形態のボルテージレギュレータは、降圧回路107をダイオード201とダイオード201にゲートとドレインが接続されたNMOSトランジスタ401で構成した。動作については、第一の実施形態のボルテージレギュレータと同様であるので説明を省略する。このような構成でもNMOSトランジスタ104のドレイン電圧を降圧することができる。そして、NMOSトランジスタ104を完全にオンして、出力電圧を素早く上げるように制御できる。
図5は、第四の実施形態のボルテージレギュレータの回路図である。第四の実施形態のボルテージレギュレータは、降圧回路107をゲートに定電圧回路502を接続したNMOSトランジスタ401で構成した。動作については第三の実施形態のボルテージレギュレータと同様であり、このように構成する事でNMOSトランジスタ104ドレイン電圧を定電圧回路502の電圧で調整でき、NMOSトランジスタ104にドレイン耐圧の低いトランジスタを用いることができる。
101 電源端子
103 誤差増幅回路
107 降圧回路
110 出力端子
604 アンプ
607 チャージポンプ
Claims (4)
- 電源端子と出力端子の間に設けられたNMOSトランジスタで構成される出力トランジスタと、
基準電圧と前記出力トランジスタが出力する出力電圧を分圧した分圧電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備えたボルテージレギュレータであって、
前記電源端子と前記出力トランジスタのドレインの間に設けられた降圧回路
を備えることを特徴とするボルテージレギュレータ。 - 前記降圧回路は、アノードが前記電源端子に接続され、カソードが前記出力トランジスタのドレインに接続されたダイオード
を備えたことを特徴とする請求項1に記載のボルテージレギュレータ。 - 前記降圧回路は、ゲートとドレインが前記電源端子に接続され、ソースが前記出力トランジスタのドレインに接続されたNMOSトランジスタ
を備えたことを特徴とする請求項1に記載のボルテージレギュレータ。 - 前記降圧回路は、ゲートに定電圧回路が接続され、ドレインが前記電源端子に接続され、ソースが前記出力トランジスタのドレインに接続されたNMOSトランジスタ
を備えたことを特徴とする請求項1に記載のボルテージレギュレータ。
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