JP2015001771A - ボルテージレギュレータ - Google Patents

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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract

【課題】消費電力が低く出力トランジスタにＮＭＯＳトランジスタを用いたボルテージレギュレータを提供する。
【解決手段】本発明のボルテージレギュレータは、出力トランジスタであるＮＭＯＳトランジスタ１０４と、誤差増幅回路１０３と、抵抗１０５及び１０６と、基準電圧回路１０２と、グラウンド端子１００と、出力端子１１０と、電源端子１０１で構成されている。誤差増幅回路１０３は、非反転入力端子が基準電圧回路１０２の一方の端子に接続され、反転入力端子が抵抗１０５と１０６の接続点に接続される。ＮＭＯＳトランジスタ１０４は、ゲートが誤差増幅回路１０４の出力端子に接続され、ソースが出力端子１１０に接続され、ドレインが降圧回路１０７に接続される。降圧回路１０７のもう一方の端子は電源端子１０１に接続される。抵抗１０５及び１０６は、出力端子１１０とグラウンド端子１００の間に接続される。
【選択図】図１

Description

本発明は、出力トランジスタにＮＭＯＳトランジスタを用いたボルテージレギュレータに関する。
従来のボルテージレギュレータについて説明する。図６は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、誤差増幅回路１０３と、アンプ６０４と、基準電圧回路１０２、６０３と、ＮＭＯＳトランジスタ１０４と、抵抗１０５、１０６、６０１、６０２と、チャージポンプ６０７と、容量６０５、６０６と、電源端子１０１と、グラウンド端子１００と、出力端子１１０を備えている。
抵抗１０５、１０６は、出力端子１１０とグラウンド端子１００間に直列に設けられ、出力端子１１０に生ずる出力電圧Ｖｏｕｔを分圧する。抵抗１０５、１０６の接続点に発生する電圧をＶｆｂとする。電源を立ち上げ後電源端子１０１には電源電圧ＶＤＤが発生し、チャージポンプ６０７からより昇圧された電圧Ｖｃｐが出力される。電源電圧ＶＤＤが基準電圧回路６０３の電圧を超えるとアンプ６０４は信号を出力し、誤差増幅回路１０３が動作を開始する。誤差増幅回路１０３は、チャージポンプ６０７により昇圧された電圧Ｖｃｐを電源として受け、Ｖｆｂと基準電圧回路１０２の基準電圧Ｖｒｅｆの誤差電圧をＮＭＯＳトランジスタ１０４のゲートに出力する。こうして、ＮＭＯＳトランジスタ１０４を制御し、出力端子１１０から出力電圧Ｖｏｕｔが出力される。誤差増幅回路１０３の電源としてチャージポンプ６０７により昇圧された電圧Ｖｃｐを用いているため、ＮＭＯＳトランジスタ１０４をフルオンさせる事ができ、電源端子１０１の電圧に近い電圧を出力端子１１０に出力することができる（例えば、特許文献１参照）。
特開２００９−１０６０５０号公報
しかしながら、従来のボルテージレギュレータは、チャージポンプの出力電圧を誤差増幅回路の電源に用いているため、チャージポンプで消費する消費電力が高いという課題があった。
本発明は、上記課題に鑑みてなされ、消費電力が低く出力トランジスタにＮＭＯＳトランジスタを用いたボルテージレギュレータを提供する。
従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
電源端子と出力端子の間に設けられたＮＭＯＳトランジスタで構成される出力トランジスタと、基準電圧と出力トランジスタが出力する出力電圧を分圧した分圧電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路と、電源端子と出力トランジスタのドレインの間に設けられた降圧回路と、を備えたボルテージレギュレータ。
本発明の出力トランジスタにＮＭＯＳトランジスタを用いたボルテージレギュレータは、電源端子と出力トランジスタのドレインの間に降圧回路を設けたので、誤差増幅回路の電源にチャージポンプ回路を用いることなく、出力トランジスタを制御することが可能であり、消費電力を低下させることができる。
本発明のボルテージレギュレータを示す回路図である。 第一の実施形態のボルテージレギュレータを示す回路図である。 第二の実施形態のボルテージレギュレータを示す回路図である。 第三の実施形態のボルテージレギュレータを示す回路図である。 第四の実施形態のボルテージレギュレータを示す回路図である。 従来のボルテージレギュレータを示す回路図である。
以下、本発明のボルテージレギュレータについて図面を参照して説明する。
図１は、本発明のボルテージレギュレータの回路図である。
本発明のボルテージレギュレータは、出力トランジスタであるＮＭＯＳトランジスタ１０４と、誤差増幅回路１０３と、抵抗１０５及び１０６と、基準電圧回路１０２と、グラウンド端子１００と、出力端子１１０と、電源端子１０１で構成されている。
次に、本発明のボルテージレギュレータの接続について説明する。
誤差増幅回路１０３は、非反転入力端子が基準電圧回路１０２の一方の端子に接続され、反転入力端子が抵抗１０５と１０６の接続点に接続される。ＮＭＯＳトランジスタ１０４は、ゲートが誤差増幅回路１０４の出力端子に接続され、ソースが出力端子１１０に接続され、ドレインが降圧回路１０７に接続される。降圧回路１０７のもう一方の端子は電源端子１０１に接続される。抵抗１０５及び１０６は、出力端子１１０とグラウンド端子１００の間に接続される。
次に、本発明のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１１０から出力電圧Ｖｏｕｔを出力する。抵抗１０５と１０６は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路１０３は、基準電圧回路１０２の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１０４のゲート電圧を制御する。
出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０３の出力信号（ＮＭＯＳトランジスタ１０４のゲート電圧）が低くなり、ＮＭＯＳトランジスタ１０４は、オフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。
ここで、降圧回路１０７は電源電圧ＶＤＤに対し電圧Ｖａだけ低い電圧ＶＤＤ−Ｖａを出力し、ＮＭＯＳトランジスタ１０４のドレインに入力される。誤差増幅回路１０３の出力は最大出力時に降圧回路１０７の出力電圧ＶＤＤ−Ｖａより大きい電圧を出力し、ＮＭＯＳトランジスタ１０４を完全にオンさせることができる。こうして、ボルテージレギュレータの出力電圧が低くて出力電圧を上げるように制御するとき、誤差増幅回路１０３はＮＭＯＳトランジスタを完全にオンさせて出力電圧を素早く上げるように制御できる。また、従来技術のようにチャージポンプ回路の出力を用いて誤差増幅回路１０３の出力電圧をＮＭＯＳトランジスタ１０４のドレイン電圧より昇圧していないため、チャージポンプで消費していた電流を削減し、回路の面積も小さくできる。
以上説明したように、本発明のボルテージレギュレータは、ＮＭＯＳトランジスタ１０４のドレインに降圧回路を接続する事で、ＮＭＯＳトランジスタ１０４を完全にオンして出力電圧を素早く上げるように制御できる。また、低消費電力化することができ回路の面積を小さくすることができる。
＜第一の実施形態＞
図２は、第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態のボルテージレギュレータは、降圧回路１０７をダイオード２０１で構成した。
次に、第一の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１１０から出力電圧Ｖｏｕｔを出力する。抵抗１０５と１０６は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路１０３は、基準電圧回路１０２の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１０４のゲート電圧を制御する。
出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０３の出力信号（ＮＭＯＳトランジスタ１０４のゲート電圧）が低くなり、ＮＭＯＳトランジスタ１０４は、オフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。
ここで、ＮＭＯＳトランジスタ１０４のドレインには電源電圧ＶＤＤからダイオード２０１の順方向電圧ＶＦだけ低くなった電圧ＶＤＤ−ＶＦが入力される。誤差増幅回路１０３の出力は最大出力時に降圧回路１０７の出力電圧ＶＤＤ−ＶＦより大きい電圧を出力し、ＮＭＯＳトランジスタ１０４を完全にオンさせることができる。こうして、ボルテージレギュレータの出力電圧が低くて出力電圧を上げるように制御するとき、誤差増幅回路１０３はＮＭＯＳトランジスタを完全にオンさせて出力電圧を素早く上げるように制御できる。また、従来技術のようにチャージポンプ回路の出力を用いて誤差増幅回路１０３の出力電圧をＮＭＯＳトランジスタ１０４のドレイン電圧より昇圧していないため、チャージポンプで消費していた電流を削減し、回路の面積も小さくできる。
以上説明したように、第一の実施形態のボルテージレギュレータは、ＮＭＯＳトランジスタ１０４のドレインに降圧回路を接続する事で、ＮＭＯＳトランジスタ１０４を完全にオンして出力電圧を素早く上げるように制御できる。また、低消費電力化することができ回路の面積を小さくすることができる。
＜第二の実施形態＞
図３は、第二の実施形態のボルテージレギュレータの回路図である。第二の実施形態のボルテージレギュレータは、降圧回路１０７をダイオード２０１とダイオード３０１で構成した。
次に、第二の実施形態のボルテージレギュレータの動作について説明する。動作については第一の実施形態のボルテージレギュレータと同様なので省略する。ダイオード３０１は、直列接続されるダイオードの数を調整できる構成をしており、ＮＭＯＳトランジスタ１０４のドレイン電圧を調節することができる。このため、ＮＭＯＳトランジスタ１０４にドレイン耐圧の低いトランジスタを用いることができる。
以上説明したように、第二の実施形態のボルテージレギュレータは、ＮＭＯＳトランジスタ１０４のドレインにダイオードを接続する事で、ＮＭＯＳトランジスタ１０４を完全にオンして出力電圧を素早く上げるように制御できる。また、低消費電力化することができ回路の面積を小さくすることができる。さらに、ダイオードの数を調節する事でＮＭＯＳトランジスタ１０４のドレイン電圧を更に下げることができ、ＮＭＯＳトランジスタ１０４にドレイン耐圧の低いトランジスタを用いることができる。
＜第三の実施形態＞
図４は、第三の実施形態のボルテージレギュレータの回路図である。第三の実施形態のボルテージレギュレータは、降圧回路１０７をダイオード２０１とダイオード２０１にゲートとドレインが接続されたＮＭＯＳトランジスタ４０１で構成した。動作については、第一の実施形態のボルテージレギュレータと同様であるので説明を省略する。このような構成でもＮＭＯＳトランジスタ１０４のドレイン電圧を降圧することができる。そして、ＮＭＯＳトランジスタ１０４を完全にオンして、出力電圧を素早く上げるように制御できる。
以上説明したように、第三の実施形態のボルテージレギュレータは、ＮＭＯＳトランジスタ１０４のドレインにゲートとドレインを接続したＮＭＯＳトランジスタ４０１を接続する事で、ＮＭＯＳトランジスタ１０４を完全にオンして出力電圧を素早く上げるように制御できる。また、低消費電力化することができ回路の面積を小さくすることができる。
＜第四の実施形態＞
図５は、第四の実施形態のボルテージレギュレータの回路図である。第四の実施形態のボルテージレギュレータは、降圧回路１０７をゲートに定電圧回路５０２を接続したＮＭＯＳトランジスタ４０１で構成した。動作については第三の実施形態のボルテージレギュレータと同様であり、このように構成する事でＮＭＯＳトランジスタ１０４ドレイン電圧を定電圧回路５０２の電圧で調整でき、ＮＭＯＳトランジスタ１０４にドレイン耐圧の低いトランジスタを用いることができる。
以上説明したように、第四の実施形態のボルテージレギュレータは、ＮＭＯＳトランジスタ１０４のドレインにゲートに定電圧回路５０２を接続したＮＭＯＳトランジスタ４０１を接続する事で、ＮＭＯＳトランジスタ１０４を完全にオンして出力電圧を素早く上げるように制御できる。また、低消費電力化することができ回路の面積を小さくすることができる。さらに、定電圧回路５０２の電圧を調節する事でＮＭＯＳトランジスタ１０４のドレイン電圧を更に下げることができ、ＮＭＯＳトランジスタ１０４にドレイン耐圧の低いトランジスタを用いることができる。
１００ グラウンド端子
１０１ 電源端子
１０３ 誤差増幅回路
１０７ 降圧回路
１１０ 出力端子
６０４ アンプ
６０７ チャージポンプ

Claims (4)

  1. 電源端子と出力端子の間に設けられたＮＭＯＳトランジスタで構成される出力トランジスタと、
    基準電圧と前記出力トランジスタが出力する出力電圧を分圧した分圧電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備えたボルテージレギュレータであって、
    前記電源端子と前記出力トランジスタのドレインの間に設けられた降圧回路
    を備えることを特徴とするボルテージレギュレータ。
  2. 前記降圧回路は、アノードが前記電源端子に接続され、カソードが前記出力トランジスタのドレインに接続されたダイオード
    を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
  3. 前記降圧回路は、ゲートとドレインが前記電源端子に接続され、ソースが前記出力トランジスタのドレインに接続されたＮＭＯＳトランジスタ
    を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
  4. 前記降圧回路は、ゲートに定電圧回路が接続され、ドレインが前記電源端子に接続され、ソースが前記出力トランジスタのドレインに接続されたＮＭＯＳトランジスタ
    を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
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