KR20090077195A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 삼각형 및 역삼각형의 활성영역들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판과, 상기 활성영역을 갖는 반도체기판 상에 형성된 게이트 및 상기 게이트의 방향과 수직한 방향에 따라 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 상기 한 쌍의 활성영역들과 오버랩하면서 형성된 비트라인를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of maufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 비트라인의 수를 감소시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행함에 따라 소자의 전기 신호 전달을 원활하게 구현하기 위하여 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인을 텅스텐(W) 등의 저저항, 고융점 금속으로 이용하는 기술이 진행되고 있다.
상기 텅스텐과 같은 고융점 금속은 기존의 비트라인 재질인 텅스텐실리사이드(WSix)에 비해 상대적으로 낮은 비저항을 갖기 때문에, 상기 고융점 금속 재질의 비트라인은 고집적 소자에서 요구하는 동작 속도를 만족시킬 수 있다.
이하에서는, 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, I-타입을 갖는 다수의 활성 영역(110)을 갖는 반도체기판(100) 상에 게이트(120)를 형성한 후, 상기 반도체기판의 후속의 비트라인 콘택 형성 영역과 스토리지 노드 콘택 형성 영역 내에 접합 영역(130)을 형성한다.
도 1b를 참조하면, 상기 게이트(120) 및 접합 영역(130)이 형성된 반도체기판(100) 상에 층간절연막을 형성한 후, 상기 층간절연막 상에 상기 활성영역(110)에 인접하여 상기 활성영역과 동일한 형태의 감광막 패턴을 형성한다.
그런다음, 상기 감광막 패턴을 식각마스크로 이용해서 상기 층간절연막을 식각하여 랜딩플러그콘택을 한정하는 콘택홀을 형성한 후, 상기 감광막 패턴을 공지된 공정에 따라 제거한다.
다음으로, 상기 콘택홀을 포함한 층간절연막 상에 랜딩플러그콘택용 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 식각하여 상기 콘택홀 내에 랜딩플러그콘택(150)을 형성한다.
도 1c를 참조하면, 상기 비트라인 형성 영역 상에 형성된 랜딩플러그콘택(150) 상에 비트라인 콘택(160)을 형성한 후, 상기 게이트(120) 방향과 수직한 방향에 따라 형성된 모든 비트라인 콘택들(160)과 콘택하도록 상기 활성영역(110)들 사이사이마다 비트라인(170)을 형성한다.
그런데, 반도체 소자의 크기가 점점 작아짐에 따라 비트라인의 크기도 점점 미세화 패턴으로 이루어지고 있다.
이와 같이, 상기 비트라인의 크기가 미세화로 진행될수록 비트라인의 형성 공정은 더욱 어려워지게 된다.
이에, 많은 수의 비트라인을 형성하는 공정 과정 중에서 종종 페일(fail)난 비트라인들이 생겨나게 되고, 점차적으로 비트라인의 수가 증가할수록 페일난 비트라인들의 수도 증가하게 될 것이다.
결과적으로, 반도체 소자의 고집적화로 인하여 비트라인의 형성 공정이 어려워짐에 따라 비트라인의 공정 마진 확보에 어려움이 발생하고 있다.
본 발명은 비트라인의 수를 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 삼각형 및 역삼각형의 활성영역들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판; 상기 활성영역을 갖는 반도체기판 상에 형성된 게이트; 및 상기 게이트의 방향과 수직한 방향에 따라 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 상기 한 쌍의 활성영역들과 오버랩하면서 형성된 비트라인;을 포함하는 반도체 소자를 제공한다.
여기서, 상기 삼각형 및 역삼각형의 활성영역의 꼭지점 부분에 형성되어 상기 활성영역과 비트라인을 연결하는 비트라인 콘택을 더 포함하는 것을 특징으로 한다.
또한, 본 발명은, 삼각형 및 역삼각형의 활성영역들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 활성영역 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역과 콘택하도록 상기 게이트 양측의 반도체기판 상에 랜딩플러그콘택을 형성하는 단계; 상기 드레인 영역에 형성된 랜딩플러그콘택 상에 비트라인 콘택을 형성하 는 단계; 상기 게이트 방향과 수직한 방향에 따라 형성된 모든 비트라인 콘택을 연결하도록 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 상기 한 쌍의 활성영역들과 오버랩하면서 비트라인을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 비트라인은 상기 삼각형 및 역삼각형의 활성영역의 꼭지점 부분에 형성된 랜딩플러그콘택 상부에 형성하는 것을 특징으로 한다.
본 발명은 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 비트라인을 형성함으로써, 활성영역들 사이사이마다 비트라인을 형성하였던 종래 대비 비트라인의 수를 감소시킬 수 있다.
따라서, 본 발명은 반도체 소자의 고집적화로 인하여 비트라인의 형성 공정이 어려워지고 있는 시점에서 비트라인의 수를 감소시키는 것으로 비트라인의 공정 마진을 확보할 수 있다.
본 발명은 삼각형 및 역삼각형의 활성영역들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판 상에 게이트 방향과 수직한 방향에 따라 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 상기 한 쌍의 활성영역들과 오버랩하는 비트라인을 형성한다.
이렇게 하면, 상기 비트라인이 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 형성됨으로써, 상기 활성영역의 사이사이마다 비트라인이 형성되는 종래 기 술 대비 비트라인의 수를 반으로 감소시킬 수 있다.
따라서, 본 발명은 반도체 소자의 고집적화로 인하여 비트라인 형성 공정이 어려워지고 있는 시점에서 비트라인의 수를 감소시키는 것을 통해 공정 마진 확보를 이룰 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도시된 바와 같이, 삼각형 및 역삼각형의 활성영역(210)들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판(200) 상에 게이트(220)가 형성되며, 상기 삼각형 및 역삼각형의 활성영역(210)의 꼭지점 부분에 비트라인 콘택(260)이 형성되고, 상기 게이트(220) 방향과 수직한 방향에 따라 형성된 모든 비트라인 콘택(260)을 연결하도록 상기 이격해서 서로 마주보는 한 쌍의 활성영역(210)들 사이에 상기 한 쌍의 활성영역들과 오버랩하는 비트라인(270)이 형성된다.
미설명된 도면 부호 250은 랜딩플러그콘택을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 참조하여 설명하면 다음과 같다.
도 3a를 참조하면, 삼각형 및 역삼각형의 활성영역(210)들이 배치된 포함한 반도체기판(200) 상에 게이트(220)를 형성한다.
바람직하게, 상기 삼각형 및 역삼각형의 활성영역(210)들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판(200) 상에 게이트 절연막, 폴리실리 콘마과 게이트 금속막 및 게이트 하드마스크막의 적층막으로 이루어진 게이트(220)를 형성한다.
그런다음, 상기 게이트(220) 양측의 반도체기판 활성영역(210) 내에 소오스/드레인 영역(230,240)을 형성한다.
도 3b를 참조하면, 상기 게이트(220) 및 소오스/드레인 영역(230,240)이 형성된 반도체기판(200) 상에 제1층간절연막을 형성한다.
그런다음, 상기 제1층간절연막 상에 랜딩플러그콘택 형성 영역을 노출시키는 감광 물질의 마스크 패턴(미도시)을 형성한다. 바람직하게, 상기 제1층간절연막 상에 상기 게이트(220) 방향과 수직한 방향에 따라 상기 이격해서 서로 마주보지 않는 활성영역(210)들 사이의 공간 및 상기 드레인 영역(240)들 사이의 공간을 가리는 바 타입의 마스크 패턴을 형성한다.
다음으로, 상기 제1층간절연막을 식각해서 반도체기판의 소오스/드레인 영역(230,240)을 노출시키는 랜딩플러그용 콘택홀을 형성한 후, 상기 마스크 패턴을 공지된 공정에 따라 제거한다.
그런다음, 상기 랜딩플러그용 콘택홀을 포함한 제1층간절연막 상에 랜딩플러그콘택용 도전막을 증착한 후, 상기 도전막을 식각하여 상기 랜딩플러그용 콘택홀 내에 상기 소오스/드레인 영역(230,240)과 콘택하는 랜딩플러그콘택(250)을 형성한다.
도 3c를 참조하면, 상기 랜딩플러그콘택(250) 및 상기 제1층간절연막 상에 제2층간절연막을 형성한 후, 상기 제2층간절연막을 식각하여 상기 드레인 영 역(240)에 형성된 랜딩플러그콘택(250) 부분을 노출시키는 비트라인 콘택용 콘택홀을 형성한다.
바람직하게, 상기 삼각형 및 역삼각형의 활성영역(210)의 꼭지점 부분에 형성된 랜딩플러그콘택(250) 부분을 노출시키는 비트라인 콘택용 콘택홀을 형성한다.
그런다음, 상기 콘택홀을 포함한 제2층간절연막 상에 비트라인 콘택용 금속막을 증착한 후, 상기 비트라인 콘택용 금속막을 식각하여 상기 비트라인 콘택용 콘택홀 내에 상기 삼각형 및 역삼각형의 활성영역(210)의 꼭지점 부분에 형성된 랜딩플러그콘택(250) 부분과 콘택하는 비트라인 콘택(260)을 형성한다.
도 3d를 참조하면, 상기 비트라인 콘택(260)이 형성된 제2층간절연막 상에 비트라인용 금속막을 증착한 후, 상기 비트라인용 금속막을 식각하여 상기 게이트 (220)방향과 수직한 방향에 따라 형성된 모든 비트라인 콘택(260)을 연결하는 비트라인(270)을 형성한다.
바람직하게, 상기 게이트(220)의 방향과 수직한 방향에 따라 상기 이격해서 서로 마주보는 한 쌍의 활성영역(210)들 사이에 상기 한 쌍의 활성영역(210)들과 오버랩하는 비트라인(270)을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이처럼, 상기 비트라인은 상기 활성영역들 사이사이마다 형성되지 않고, 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 형성하게 됨으로써, 종래 대비 비트라인의 수를 감소시킬 수 있다.
따라서, 본 발명은 반도체 소자의 고집적화로 인하여 비트라인의 형성 공정이 어려워지고 있는 시점에서 비트라인의 수를 감소시키는 것으로 비트라인의 공정 마진을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 평면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체기판 210: 활성영역
220: 게이트 230: 소오스 영역
240: 드레인 영역 250: 랜딩플러그콘택
260: 비트라인 콘택 270: 비트라인
200M: 감광막 패턴

Claims (4)

  1. 삼각형 및 역삼각형의 활성영역들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판;
    상기 활성영역을 갖는 반도체기판 상에 형성된 게이트; 및
    상기 게이트의 방향과 수직한 방향에 따라 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 상기 한 쌍의 활성영역들과 오버랩하면서 형성된 비트라인;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 삼각형 및 역삼각형의 활성영역의 꼭지점 부분에 형성되어 상기 활성영역과 비트라인을 연결하는 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삼각형 및 역삼각형의 활성영역들이 이격해서 서로 마주보게 지그재그 형태로 배치된 반도체기판 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 활성영역 내에 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역과 콘택하도록 상기 게이트 양측의 반도체기판 상에 랜딩플러그콘택을 형성하는 단계;
    상기 드레인 영역에 형성된 랜딩플러그콘택 상에 비트라인 콘택을 형성하는 단계;
    상기 게이트 방향과 수직한 방향에 따라 형성된 모든 비트라인 콘택을 연결하도록 상기 이격해서 서로 마주보는 한 쌍의 활성영역들 사이에 상기 한 쌍의 활성영역들과 오버랩하면서 비트라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 비트라인 콘택은 상기 삼각형 및 역삼각형의 활성영역의 꼭지점 부분에 형성된 랜딩플러그콘택 상부에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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