KR20090070303A

KR20090070303A - 리던던시 회로

Info

Publication number: KR20090070303A
Application number: KR1020070138266A
Authority: KR
Inventors: 박경욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2009-07-01
Also published as: KR100920838B1; US20090168570A1; US7894281B2

Abstract

리던던시 회로를 개시한다. 개시된 본 발명의 리던던시 회로는, 결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스를 비교하여 리던던시 컬럼 활성화 신호를 제공하는 어드레스 리던던시 회로 블록, 및 상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보 및 상기 리던던시 컬럼 활성화 신호에 응답하여 해당 서브 블록의 IO 패드와 연결된 글로벌 입출력 라인의 활성화 여부를 제어하는 IO 리던던시 회로 블록을 포함한다.

리던던시, 컬럼 어드레스, IO, 퓨즈

Description

리던던시 회로{Redundancy Circuit}

본 발명은 리던던시 회로에 관한 것으로서, 보다 구체적으로는 리페어 효율을 향상시키는 리던던시 회로에 관한 것이다.

일반적으로, 반도체 집적 회로가 몇 개의 결함 메모리 셀(cell)들, 혹은 한 개의 결함 메모리 셀이라도 있으면, 제품으로서 출하 될 수 없고 불량품으로 처리 된다. 따라서, 미리 반도체 집적 회로 내에 설치해둔 예비 메모리 셀을 이용하는 리던던시(redundancy) 기술이 이용된다.

웨이퍼 제조 공정이 종료되어 테스트를 통해서 결함 메모리 셀을 검출하여, 퓨즈 컷팅함으로써 프로그램한다. 이러한 결함 메모리 셀의 위치 정보 즉, 퓨즈 컷팅된 로우(row) 또는 컬럼(column) 어드레스를 저장하여 결함 메모리 셀 대신 리던던시 메모리 셀로 대체할 준비를 한다.

한편, 메모리 블록은 동시에 다수의 비트를 입출력할 수 있도록, 동일한 컬럼 어드레스에 대응되나 서로 다른 입출력(Input Output; 이하 ‘IO’라고 함) 경로(또는 IO 라인)를 사용하는 다수의 컬럼 라인(column line)을 포함할 수 있다. 그리하여, 컬럼 라인에 연결된 하나의 메모리셀만 불량일지라도 컬럼 라인에 연결 된 모든 메모리 셀들이 리던던시 컬럼 라인에 연결되어 있는 리던던시 셀들로 한꺼번에 모두 대체된다. 그러나, 메모리 블록이 이러한 구성을 갖는 경우, 결함 컬럼 어드레스에 대응되는 다수의 컬럼 라인에 연결된 모든 IO 라인도 리던던시 대상이 된다. 따라서, 리페어 효율(repair efficiency) 및 유동성(flexibility)이 저하될 수 있다.

본 발명의 기술적 과제는 리페어 효율을 향상시키는 리던던시 회로를 제공하는 것이다.

본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 리던던시 회로는, 결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스를 비교하여 리던던시 컬럼 활성화 신호를 제공하는 어드레스 리던던시 회로 블록, 및 상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보 및 상기 리던던시 컬럼 활성화 신호에 응답하여 해당 서브 블록의 IO 패드와 연결된 글로벌 입출력 라인의 활성화 여부를 제어하는 IO 리던던시 회로 블록을 포함한다.

본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 리던던시 회로는, 결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스의 일치 여부를 판단하여 노멀 어드레스 경로 및 리던던시 어드레스 경로를 선택적으로 제공하는 어드레스 리던던시 회로 블록, 및 상기 어드레스 리던던시 회로 블록의 출력 결과에 응답하여, 상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보의 제공 여부가 결정됨으로써 해당 서브 블록의 노멀 글로벌 라인 및 글로벌 리던던시 라인을 선택적으로 활성화시키는 IO 리던던시 회로 블록을 포함한다.

본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 리던던시 회로는, 결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스를 비교하여 리던던시 컬럼 활성화 신호를 제공하는 어드레스 리던던시 회로 블록, 및 상기 리던던시 컬럼 활성화 신호에 제어되어 상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보를 이용하여 각각의 상기 서브 블록에 배치된 컬럼 라인과 연결된 IO 패드로 전달되는 신호의 경로를 각각 제어하는 IO 리던던시 회로 블록을 포함하며, 상기 IO 리던던시 회로 블록은, 상기 리던던시 컬럼 활성화 신호에 응답하여 상기 IO 퓨즈 정보를 리던던시 어드레스 및 서브 블록 정보로서 제공하는 IO 리던던시 제어부, 상기 리던던시 어드레스 및 서브 블록 정보를 디코딩하여 활성화된 어느 하나의 글로벌 리던던시 라인을 제공하는 IO 디코더 및 상기 활성화된 어느 하나의 글로벌 리던던시 라인에 응답하여 특정 라이트용 리던던시 글로벌 라인 및 특정 리드용 리던던시 글로벌 라인을 활성화시키는 리던던시 글로벌 라인 제어부를 포함한다.

본 발명의 일 실시예에 따르면, 컬럼 어드레스 정보 및 해당 서브 블록의 IO를 구분하여 리페어 효율을 높일 수 있다.

즉, 컬럼 어드레스 퓨즈 셋 외에 추가로 IO 퓨즈 셋을 구비함으로써 리페어된 컬럼 라인이 배치된 서브 블록의 정보까지 획득하고 이를 이용하여 리페어 효율 및 유동성을 향상시킬 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 "및/또는"으로 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도 1은 본 발명의 일 실시예에 따른 리던던시 회로를 포함하는 반도체 집적 회로의 예시적 블록도이다.

도 1을 참조하면, 반도체 집적 회로는 어드레스 리던던시 회로 블록(100), IO 리던던시 회로 블록(200) 및 메모리 코어(300)를 포함한다.

본 발명의 일 실시예에서는 어드레스 리던던시 회로 블록(100)을 컬럼 어드 레스를 이용하는 리던던시 회로 블록으로 예시하기로 한다.

어드레스 리던던시 회로 블록(100)은 결함 메모리 셀의 어드레스 정보와 외부 입력 어드레스를 비교하여 일치하지 않으면 노멀(normal) 어드레스 경로를 제공하고, 일치하면 리던던시 어드레스 경로를 제공한다.

이러한 어드레스 리던던시 회로 블록(100)은 리셋 신호(RST), 컬럼 어드레스(CAD<3:7>) 및 어드레스 퓨즈 정보에 응답하여 컬럼 어드레스 활성화 신호(YAEN) 및 리던던시 컬럼 활성화 신호(HITB)를 제공한다. 여기서, 외부 입력 어드레스는 임의의 컬럼 어드레스(CAD<3:7>)로 예시하나 반도체 집적 회로의 구성에 따라 어드레스의 수나 정보는 달라질 수 있음은 물론이다.

본 발명의 일 실시예에서는 컬럼 어드레스 퓨즈 셋 외에 IO 퓨즈 셋을 구비한다. 그리하여, IO 리던던시 회로 블록(200)은 결함 메모리 셀의 컬럼 라인 위치에 따른 IO 퓨즈 정보 및 결함 컬럼 어드레스 정보에 응답하여 해당 블록의 글로벌 라인의 활성화 여부를 제어할 수 있다.

구체적으로, IO 리던던시 회로 블록(200)은 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록 정보인 IO 퓨즈 정보 및 리던던시 컬럼 활성화 신호(HITB)에 응답하여 하나의 라이트용 리던던시 글로벌 라인(WT_GIOR) 및 하나의 리드용 리던던시 글로벌 라인(RD_GIOR)을 활성화시킬 수 있다. 여기서는, 반도체 집적 회로 내에 라이트용 글로벌 라인과 리드용 글로벌 라인이 서로 분리되어 구비된 경우로 예시하기로 한다.

메모리 코어(300)는 노멀 디코더(310) 및 리던던시 디코더(320)를 포함한다.

그리하여, 어드레스 퓨즈 정보와 컬럼 어드레스(CAD<3:7>)의 비교 결과가 일치하지 않으면, 결함이 없는 정상 셀이므로 컬럼 어드레스 활성화 신호(YAEN)에 응답하여 노멀 디코더(310)가 구동된다. 그러나, 어드레스 퓨즈 정보와 컬럼 어드레스(CAD<3:7>)의 비교 결과가 일치하면, 리던던시 컬럼 활성화 신호(HITB)에 응답하여 리던던시 디코더(320)가 구동된다. 이로써 노멀의 어드레스 경로는 차단되고 리던던시 어드레스 경로가 제공될 수 있다.

도 2는 도 1에 따른 상세한 블록도이다.

도 2를 참조하면, 어드레스 리던던시 회로 블록(100)은 어드레스 퓨즈부(110), 어드레스 퓨즈 정보 래치부(120), 리던던시 판단부(130) 및 리던던시 신호 생성부(140)를 포함한다.

우선, 어드레스 퓨즈부(110)는 인에이블 퓨즈(112) 및 복수의 컬럼 어드레스 퓨즈(113)를 포함한다.

인에이블 퓨즈(112)는 통상의 마스터 퓨즈(master fuse)로서, 컬럼 어드레스 퓨즈(113)를 인에이블하는 마스터 신호(미도시)를 제공한다. 만약, 메모리 셀이 리페어되었을 경우, 인에이블 퓨즈(112)가 컷팅되어 활성화된 마스터 신호를 제공할 수 있다. 컬럼 어드레스 퓨즈(113)는 결함 메모리 셀의 퓨즈(fuse) 컷팅된 퓨즈 어드레스를 수신하여 저장한다. 즉, 리페어된 메모리 셀의 컬럼 어드레스를 저장한다.

어드레스 퓨즈 정보 래치부(120)는 리셋 신호(RST) 및 어드레스 퓨즈부(110)에서 제공된 신호를 각각 래치하는 복수의 래치 유닛(122)을 포함한다. 여기서 리 셋 신호(RST)는 반도체 집적 회로에 제공되는 전원 전압이 소정 레벨 이상이 되면 비활성화된 하이 레벨로 세팅되는 신호이다. 따라서, 반도체 집적 회로의 정상 동작 중에는 리셋 신호(RST)는 하이 레벨이 된다.

리던던시 판단부(130)는 래치된 퓨즈 정보와 외부에서 입력되는 컬럼 어드레스(CAD<3:7>)를 수신하여 저장된 퓨즈 어드레스와 동일한지 여부를 판단한다. 이러한 리던던시 판단부(130)는 지연부(132) 및 복수의 컬럼 어드레스(CAD<3:7>)의 수에 각각 대응되는 복수의 어드레스 비교부(134)를 포함한다.

지연부(132)는 인에이블 퓨즈 정보 신호를 소정 시간 지연시킨다. 여기서 소정 시간은 어드레스 신호가 유효한 어드레스 신호로서 제공될 수 있을 정도의 시간이다. 각각의 어드레스 비교부(134)는 컬럼 어드레스(CAD<3:7>) 및 어드레스 퓨즈 정보 래치부(120)로부터의 출력 신호들을 각각 비교한다. 그리하여, 어드레스 비교부(134)의 비교 결과가 일치하면 하이 레벨의 신호를 제공할 수 있다.

리던던시 신호 생성부(140)는 각각의 어드레스 비교부(134)의 결과에 응답하여 노멀의 어드레스 경로 및 리던던시 어드레스 경로를 선택적으로 제공할 수 있다. 즉, 각각의 어드레스 비교부(134)의 모든 결과가 일치하면 로우 레벨의 활성화된 리던던시 컬럼 활성화 신호(HITB)를 제공함과 동시에 비활성화된 로우 레벨의 컬럼 어드레스 활성화 신호(YAEN)를 제공한다. 만약, 각각의 어드레스 비교부(134)의 모든 결과가 일치하지 않으면 하이 레벨의 비활성화된 리던던시 컬럼 활성화 신호(HITB)를 제공함과 동시에 활성화된 하이 레벨의 컬럼 어드레스 활성화 신호(YAEN)를 제공한다.

한편, 본 발명의 일 실시예에 따른 IO 리던던시 회로 블록(200)은 IO 퓨즈부(210), IO 퓨즈 정보 래치부(220), IO 리던던시 제어부(230), IO 디코더(240) 및 리던던시 글로벌 라인 제어부(270)를 포함한다.

IO 퓨즈부(210)는 복수의 IO 퓨즈(212)를 포함한다. 예를 들어, IO 패드의 수에 따라 달라질 수 있는데, IO 패드 수가 4개이면 2개의 IO 퓨즈(212)를, IO 패드 수가 8개이면 3개의 IO 퓨즈(212)를, IO 패드 수가 16개이면 4개의 IO 퓨즈(212)를 구비한다. 이들 각각의 IO 퓨즈(212)를 컷팅하면 로우 레벨을, 컷팅하지 않으면 하이 레벨로 셋팅되도록 할 수 있다. 그리하여 IO 퓨즈(212)의 컷팅 정보의 조합은 리페어된 컬럼 라인이 배치된 메모리 서브 블록의 위치 정보를 나타낸다. 또한, 퓨즈 컷팅 방식은 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 정션을 단락시키는 방식등이 있다.

이러한 IO 퓨즈(212)에 따른 IO 패드와 서브 블록의 관계를 정리하면 다음의 표 1과 같다. 본 발명에서는 16개의 IO 패드를 갖는 반도체 집적 회로를 예시하기로 한다. 그러나, 설명의 편의상 표 1에서는 IO 패드가 4개일 경우에 대해 예시한다.

제 1 IO 퓨즈	제 2 IO 퓨즈	서브 블록	IO 패드
L	L	제 1 서브 블록	IO 0
L	H	제 2 서브 블록	IO 1
H	L	제 3 서브 블록	IO 2
H	H	제 4 서브 블록	IO 3

표 1을 참조하면, 4개의 IO 패드는 각각의 서브 블록에 대응되어 연결된다. 전술한 바와 같이, 결함 컬럼 어드레스에 대응되는 복수의 컬럼 라인은 각 서브 블록마다 하나씩 배치되고, 이들의 서브 블록마다 각각 대응되는 IO 패드는 하나씩이다. 따라서, 종래 기술에서는 컬럼 어드레스에 대응되는 컬럼 라인에 리던던시 스킴을 적용할 경우, 각각의 서브 블록의 컬럼 라인은 모두 리페어 대상이 되고, 이에 따라 각 서브 블록에 대응되어 연결된 모든 IO 패드도 리던던시 스킴에 적용되어야 한다.

하지만, 본 발명의 일 실시예에 따른 IO 리던던시 회로 블록(200)을 구비하면 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보를 IO 퓨즈(212)에 저장하고 이를 이용하여 해당 블록의 IO 패드로 전달되는 글로벌 입출력 라인의 경로만 제어하면 된다. 이에 대한 자세한 설명은 후술하기로 한다.

계속해서, IO 퓨즈 정보 래치부(220)를 설명하면, IO 퓨즈부(210)로부터 제공된 정보를 래치한다. IO 퓨즈 정보 래치부(220)는 복수의 래치 유닛(222)을 포함한다. 각각의 래치 유닛(222)은 IO 퓨즈부(210)의 출력 신호 및 리셋 신호(RST)를 수신하여 제 1 내지 제 4 서브 블록 정보(YRIO0-YRIO3)를 제공한다.

한편, IO 리던던시 제어부(230)는 제 1 내지 제 4 서브 블록 정보(YRIO0-YRIO3) 및 리던던시 컬럼 활성화 신호(HITB)에 응답하여 제 1 내지 제 4 리던던시 어드레스 및 서브 블록 정보 신호(YRIO0D-YRIO3D)를 제공한다. 즉, 제 1 내지 제 4 리던던시 어드레스 및 서브 블록 정보 신호(YRIO0D-YRIO3D)는 결함 메모리 셀의 위치 정보인 리페어 어드레스 및 해당 서브 블록의 정보까지 갖는 신호이다. 여기서, IO 리던던시 제어부(230)는 반도체 집적 회로의 초기화시 초기화된 값을 갖도록 리셋 신호(RST)를 수신할 수 있다.

IO 디코더(240)는 4개의 리던던시 어드레스 및 서브 블록 정보 신호(YRIO0D-YRIO3D)를 수신하여 16개의 글로벌 리던던시 라인(GYRIO<0:15>)을 생성한다. IO 디코더(240)는 n개의 입력에 대해 2ⁿ개의 출력 신호를 제공하는 통상의 디코더이다. 예를 들어, 16개의 글로벌 리던던시 라인(GYRIO<0:15>) 중 하이 레벨의 활성화된 어느 하나의 글로벌 리던던시 라인을 제공할 수 있다. 따라서, IO 디코더(240)의 활성화된 출력 신호에 응답하여 특정한 서브 블록에서의 IO 패드에 대해서만 노멀 글로벌 입출력 라인 대신 리던던시 로직을 적용하면 된다.

리던던시 글로벌 라인 제어부(270)는 라이트용 셀렉터(250) 및 리드용 셀렉터(260)를 포함한다.

전술한 대로, 본 발명에서는 리드용 글로벌 라인과 라이트용 글로벌 라인이 별도로 구비되는 것으로 예시하므로, 각각의 경우에 대해 글로벌 라인을 제어한다.

먼저, 라이트용 셀렉터(250)는 라이트 명령이 활성화될 경우, 글로벌 리던던시 라인(GYRIO<0:15>) 중 어느 하나의 활성화된 글로벌 리던던시 라인(GYRIO)에 응답하여, 수신된 라이트용 글로벌 라인(WGIO<0:15>) 중 어느 하나를 라이트용 리던던시 글로벌 라인(WT_GIOR)으로 대체한다.

리드용 셀렉터(260)는 리드 명령이 활성화 될 경우, 글로벌 리던던시 라인(GYRIO<0:15>) 중 어느 하나의 활성화된 글로벌 리던던시 라인(GYRIO)에 응답하여, 이와 연결된 리드용 리던던시 글로벌 라인(RD_GIOR)을 활성화된 하이 레벨로 제공한다. 특히, 본 발명의 일 실시예에 따르면 리드용 셀렉터(260)는 라이트용 셀렉터(250)와 제어 로직이 다르다. 이에 대해서는 도 5 및 도 6을 참조하여 후술하기로 한다.

도 3은 도 2에 따른 IO 퓨즈 정보 래치부(220)에서의 래치 유닛(222)의 상세한 회로도이다.

도 3을 참조하면, 래치 유닛(222)은 초기화부(2221), 래치부(2222), 반전부(2223)를 포함한다.

초기화부(2221)는 반도체 집적 회로의 초기 동작시, 리셋 신호(RST)에 의해 래치 유닛(222)을 초기화 시킬 수 있다. 초기화부(2221)는 리셋 신호(RST)를 수신하는 제 1 PMOS 트랜지스터(PM1)를 포함한다. 제 1 PMOS 트랜지스터(PM1)는 리셋 신호(RST)를 수신하는 게이트, 제 1 IO 퓨즈 정보(IOFUSE<0>)를 수신하는 드레인, 외부 전원(VDD)을 인가받는 소스를 포함한다.

래치부(2222)는 수신된 제 1 IO 퓨즈 정보(IOFUSE<0>)를 반전 및 래치한다. 래치부(2222)는 래치 타입으로 연결된 제 1 및 제 2 인버터(INV1, INV2)를 포함한다.

반전부(2223)는 래치부(2222)의 출력 신호를 반전한다. 반전부(2223)는 낸드 게이트(ND)를 포함하며, 낸드 게이트(ND)의 일측 수신 단자는 래치부(2222)의 출력 신호를, 타측 단자는 외부 전원(VDD)을 수신한다.

래치 유닛(222)의 동작을 설명하면, 반도체 집적 회로의 초기시에는 로우 레벨의 리셋 신호(RST)를 수신함으로써 제 1 PMOS 트랜지스터(PM1)가 턴온되어 제 1 서브 블록 정보(YRIO<0>)를 하이 레벨로 초기화시킨다. 그러나, 이후, 리셋 신호(RST)는 하이 레벨로 되어 수신되는 제 1 IO 퓨즈 정보(IOFUSE<0>)를 래치하여 제 1 서브 블록 정보(YRIO<0>)로서 제공한다.

도 4a는 도 2에 따른 IO 리던던시 제어부(230)의 블록도이다.

IO 리던던시 제어부(230)는 제 1 내지 제 4 서브 블록 정보(YRIO<0:3>)에 각각 대응하는 제 1 내지 제 4 리던던시 제어부(231a-231d)를 포함한다. 그리하여, 수신된 리던던시 컬럼 활성화 신호(HITB)에 응답하여 제 1 내지 제 4 서브 블록 정보(YRIO<0:3>)를 유효한 제 1 내지 제 4 리던던시 어드레스 및 서브 블록 정보(YRIO<0:3>D)로서 제공할 수 있다.

도 4b는 도 4a에 따른 제 1 리던던시 제어부(231a)의 회로도이다.

설명의 편의상 제 1 리던던시 제어부(231a)만 예시하기로 하나, 제 2 내지 제 4 리던던시 제어부(231b-231d)의 구성 및 동작 원리는 동일하다.

제 1 리던던시 제어부(231a)와 래치 유닛(222)의 중복되는 구성은 간략히 설명하기로 하고, 다른 점에 대해서만 자세히 설명하기로 한다.

제 1 리던던시 제어부(231a)는 초기화부(232), 래치부(234) 및 전송부(236)를 포함한다.

초기화부(232)는 반도체 집적 회로의 초기시, 리셋 신호(RST)에 의해 IO 리던던시 제어부(230)를 초기화 시킬 수 있다. 초기화부(232)는 제 2 PMOS 트랜지스터(PM2)를 포함한다.

래치부(234)는 수신된 제 1 서브 블록 정보(YRIO<0>)를 반전 및 래치한다. 래치부(234)는 래치 타입으로 연결된 제 3 및 제 4 인버터(INV3-INV4)를 포함한다.

한편, 전송부(236)는 패스 게이트(TR) 및 제 5 인버터(INV5)를 포함한다.

전송부(236)는 리던던시 컬럼 활성화 신호(HITB)에 응답하여 래치된 신호를 전송할 수 있다.

제 1 리던던시 제어부(231a)의 동작을 설명하기로 한다. 어드레스 리던던시 블록(100)에서 활성화된 리던던시 컬럼 활성화 신호(HITB)를 생성하는 경우를 먼저 예시한다.

이 때, 로우 레벨의 리던던시 컬럼 활성화 신호(HITB)가 수신됨으로써 전송부(236)의 패스 게이트(TR)가 턴온된다. 이로써, 제 1 서브 블록 정보(YRIO<0>)의 레벨 그대로의 제 1 리던던시 어드레스 및 서브 블록 정보(YRIO<0>D)를 제공한다.

그러나, 어드레스 리던던시 블록(100)로부터 비활성화된 리던던시 컬럼 활성화 신호(HITB)를 수신하는 경우에는 하이 레벨의 리던던시 컬럼 활성화 신호(HITB)가 수신된다. 그리하여, 패스 게이트(TR)는 턴오프되어 제 1 리던던시 어드레스 및 서브 블록 정보(YRIO<0>D)는 플로팅(floating)된다.

다시 말하면, 제 1 리던던시 제어부(231a)는 활성화된 리던던시 컬럼 활성화 신호(HITB)를 수신할 경우에만 리페어된 서브 블록 정보로서 유효한 제 1 리던던시 어드레스 및 서브 블록 정보(YRIO<0>D)를 제공한다. 마찬가지로, 활성화된 리던던시 컬럼 활성화 신호(HITB)에 응답하여 리페어된 서브 블록 정보로서 제 2 내지 제 4 리던던시 어드레스 및 서브 블록 정보(YRIO<1:3>D)를 제공한다. 그리하여, 이후 IO 디코더(도 2의 240 참조)에서 디코딩되어 16개의 글로벌 리던던시 라인(GYRIO<0:15>) 중 하이 레벨의 활성화된 어느 하나의 글로벌 리던던시 라인이 제공될 수 있다. 활성화된 글로벌 리던던시 라인은 리던던시 스킴이 적용되어야 함을 의미한다.

도 5는 도 2에 따른 라이트용 셀렉터(250)의 회로도이다.

도 5를 참조하면, 제 1 내지 제 16 글로벌 리던던시 라인(GYRIO<0:15>)에 각각 응답하는 제 1 내지 제 n 전송부(250a, 250b, 250c ..)를 포함한다.

설명의 편의상 제 1 전송부(250a)에 대해서 설명하기로 한다.

제 1 전송부(250a)는 제 1 라이트용 글로벌 라인(WGIO<0>)의 전송 여부가 제 1 글로벌 리던던시 라인(GYRIO<0>)에 의해 제어된다. 여기서, 제 1 라이트용 글로벌 라인(WGIO<0>)은 활성화된 라이트 명령(미도시)에 의해 구동되는 것으로 예시한다.

구체적으로, 제 1 전송부(250a)는 인버터(IV) 및 패스 게이트(TR)를 포함한다.

패스 게이트(TR)는 활성화된 제 1 글로벌 리던던시 라인(GYRIO<0>)에 응답하여 제 1 라이트용 글로벌 라인(WGIO<0>)을 라이트용 리던던시 글로벌 라인(WTGIOR<0>)으로 제공한다. 구체적으로, 하이 레벨의 활성화된 제 1 글로벌 리던던시 라인(GYRIO<0>)을 수신하면 패스 게이트(TR)가 턴온됨으로써 제 1 라이트용 글로벌 라인(WGIO<0>)이 제 1 라이트용 리던던시 글로벌 라인(WT_GIOR<0>)으로 대체될 수 있다.

여기서, 제 1 라이트용 리던던시 글로벌 라인(WT_GIOR<0>)으로 예시하나, 리던던시 블록(미도시)에 구비된 임의의 어느 하나의 라이트용 리던던시 글로벌 라인일 수 있다.

도 6은 도 2에 따른 리드용 셀렉터(260) 중 일부의 회로도이다.

설명의 편의상 제 1 글로벌 리던던시 라인(GYRIO<0>)에 응답하는 회로부만 예시하였으나, 생략된 각각의 글로벌 리던던시 라인(GYRIO<1:15>)에 응답하는 회로부도 동일한 구성에 의해 설명 가능하다.

도 6을 참조하면, 리드용 셀렉터(260)는 리드 명령에 의해 리드용 글로벌 라인이 구동될 경우, 활성화된 제 1글로벌 리던던시 라인(GYRIO<0>)에 응답하여 제 1 리드용 리던던시 글로벌 라인(RD_GIO<0>)으로 대체한다.

라이트용 셀렉터(도 5의 250 참조)와는 달리, 리드용 셀렉터(260)는 제 1글로벌 리던던시 라인(GYRIO<0>)에 응답하여 해당 리드용 글로벌 리던던시 라인(RD_GIOR<0>)으로 제공하고 소정 시간 후에는 리드용 글로벌 리던던시 라인(RD_GIOR<0>)을 다시 프리차지시키도록 한다.

보다 구체적으로 설명하면, 라이트시에는 결함 메모리 셀의 컬럼 정보 및 IO 퓨즈 정보에 해당하는 리던던시 글로벌 라인(GYRIO)을 임의의 특정 라이트용 글로벌 리던던시 라인(WT_GIOR)으로 대체하는 것으로서 그 동작이 간단하다.

하지만, 리드시에는 이미 리페어된 셀로부터 나오는 데이터가 리페어된 IO로부터인지 리페어 대상이 아닌 IO로부터 출력되는 것인지 알 수 없다. 즉 리드시에는 임의의 어느 뱅크에서든지 리드 동작이 수행되기 때문에 각 뱅크의 서브 블록 정보가 특정 리페어 대상의 서브 블록 정보와 일치하는지 비교해야 한다. 따라서, 서브 블록마다 이러한 글로벌 리던던시 라인 정보를 비교하고, 활성화된 리드용 리던던시 글로벌 라인 정보는 다른 뱅크의 서브 블록과 비교하기 위해 갱신(update)할 필요가 있다.

리드용 셀렉터(260)는 전송부(262), 펄스 생성부(264), 프리차지부(266) 및 초기화부(268)를 포함한다.

전송부(262)는 결함 메모리 셀의 컬럼 정보 및 IO 퓨즈 정보를 갖는 리던던시 글로벌 라인만 선택적으로 제공할 수 있다. 전송부(262)는 제 1 인버터(INV1), 제 1 PMOS 트랜지스터(PM1) 및 제 1패스 게이트(TR1)를 포함한다. 제 1 PMOS 트랜지스터(PM1)는 외부 전원(VDD)을 인가받는 소스, 접지 전원(VSS)을 인가받는 게이트 및 패스 게이트(TR)와 연결된 드레인을 포함한다. 그리하여, 제 1글로벌 리던던시 라인(GYRIO<0>)이 활성화되면 제 1패스 게이트(TR)가 턴온되어 외부 전원(VDD) 레벨의 신호를 갖는 리드용 글로벌 리던던시 라인(RD_GIOR<0>)을 제공한다.

한편, 펄스 생성부(264)는 제 1글로벌 리던던시 라인(GYRIO<0>)에 응답하여 내부적으로 펄스 신호를 생성한다. 펄스 생성부(264)는 반전 지연부(263) 및 노어 게이트(NOR)를 포함한다. 반전 지연부(263)는 도시하지 않았으나 홀수개의 인버터 체인을 포함할 수 있다. 노어 게이트(NOR)는 노드 a의 신호 및 반전 지연부(263)의 출력 신호를 수신하여 노어 게이팅 동작을 한다.

프리차지부(266)는 제 2 인버터(INV2), 제 2 패스 게이트(TR2) 및 NMOS 트랜지스터(NM)를 포함한다. NMOS 트랜지스터(NM)는 접지 전원(VSS)을 인가받는 소스, 외부 전원(VDD)을 인가받는 게이트 및 제 2 패스 게이트(TR2)와 연결된 드레인을 포함한다. 프리차지부(266)는 펄스 생성부(264)로부터 생성된 펄스 신호의 하이 레벨 구간에 응답하여 노드 b의 신호를 로우 레벨로 프리차지시킨다.

초기화부(268)는 반도체 집적 회로의 초기화시 리드용 글로벌 리던던시 라인(RD_GIO<0>)을 로우 레벨로 초기화시킨다. 초기화부(268)는 제 2 PMOS 트랜지스터(PM2)를 포함한다.

리드용 셀렉터(260)의 동작을 설명하기로 한다.

제 1글로벌 리던던시 라인(GYRIO<0>)이 활성화된 경우를 먼저 예시하기로 한다. 이는 리페어 대상이된 컬럼 어드레스 및 IO 정보(또는 서브 블록 정보)를 의미하므로 리드용 글로벌 리던던시 라인(RD_GIOR)으로 리드하도록 한다. 따라서, 활성화된 제 1글로벌 리던던시 라인(GYRIO<0>)에 응답하여 제 1 패스 게이트(TR1)가 턴온되어 하이 레벨의 신호가 제 1리드용 글로벌 리던던시 라인(RD_GIOR<0>)으로서 제공된다. 그러나, 각 뱅크의 서브 블록마다 비교 동작을 하도록 소정 시간 이후에는 초기화 시켜야 한다.

따라서, 소정 시간 후 펄스 생성부(264)에서 펄스를 생성한다. 생성된 펄스에 응답하여 프리차지부(266)는 노드 b에 로우 레벨을 제공한다. 그리하여, 다시 제 1리드용 글로벌 리던던시 라인(RD_GIOR<0>)을 로우 레벨로 프리차지한다.

만약, 제 1글로벌 리던던시 라인(GYRIOR<0>)이 로우 레벨로 비활성화된 경우에는 전송부(262)는 동작하지 않는다. 또한, 펄스 생성부(264)도 고정된 로우 레벨(fixed low level)에서는 펄스를 생성하지 못하므로 프리차지부(266)가 턴오프되어 노드 b는 플로팅된다.

이와 같이, 리드 동작시, 결함셀이 아닌 경우에는 리드용 리던던시 글로벌 라인은 플로팅시키고 결함셀이 존재하여 결함 컬럼 어드레스와 IO 퓨즈 정보가 일치하는 경우에는 임의의 리드용 글로벌 라인으로 리드 동작을 수행시킨다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 개념적인 블록도,

도 2 는 도 1에 따른 상세한 블록도,

도 3은 도 2에 따른 래치 유닛의 회로도,

도 4a는 도 2에 따른 IO 리던던시 제어부의 블록도,

도 4b는 도 4a에 따른 제 1 리던던시 제어부의 회로도,

도 5는 도 2에 따른 라이트용 셀렉터의 회로도, 및

도 6은 도 2에 따른 리드용 셀렉터의 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 어드레스 리던던시 회로 블록 200 : IO 리던던시 회로 블록

230 : IO 리던던시 제어부 240 : IO 디코더

250 : 라이트용 셀렉터 260 : 리드용 셀렉터

Claims

결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스를 비교하여 리던던시 컬럼 활성화 신호를 제공하는 어드레스 리던던시 회로 블록; 및

상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보 및 상기 리던던시 컬럼 활성화 신호에 응답하여 해당 서브 블록의 IO 패드와 연결된 글로벌 입출력 라인의 활성화 여부를 제어하는 IO 리던던시 회로 블록을 포함하는 리던던시 회로.
제 1항에 있어서,

상기 IO 리던던시 회로 블록은,

상기 리던던시 컬럼 활성화 신호에 응답하여 상기 IO 퓨즈 정보를 리던던시 어드레스 및 서브 블록 정보로서 제공하는 IO 리던던시 제어부;

상기 리던던시 어드레스 및 서브 블록 정보를 디코딩하여 활성화된 어느 하나의 글로벌 리던던시 라인을 제공하는 IO 디코더; 및

상기 활성화된 어느 하나의 글로벌 리던던시 라인에 응답하여 특정 라이트용 리던던시 글로벌 라인 및 특정 리드용 리던던시 글로벌 라인을 활성화시키는 리던던시 글로벌 라인 제어부를 포함하는 리던던시 회로.
제 2항에 있어서,

상기 IO 리던던시 제어부는,

활성화된 상기 리던던시 컬럼 활성화 신호를 수신하면 상기 IO 퓨즈 정보와 동일한 신호 레벨의 상기 리던던시 어드레스 및 서브 블록 정보를 제공하는 리던던시 회로.
제 2항에 있어서,

상기 IO 리던던시 제어부는,

비활성화된 상기 리던던시 컬럼 활성화 신호를 수신하면 상기 리던던시 어드레스 및 서브 블록 정보를 플로팅시키는 리던던시 회로.
제 2항에 있어서,

상기 리던던시 글로벌 라인 제어부는,

라이트 명령이 활성화될 경우 활성화된 상기 글로벌 리던던시 라인에 응답하여 라이트용 글로벌 라인 중 어느 하나를 라이트용 리던던시 글로벌 라인으로 대체하는 라이트용 셀렉터; 및

리드 명령이 활성화될 경우 상기 글로벌 리던던시 라인과 대응되어 연결된 리드용 리던던시 글로벌 라인의 활성화 여부를 제어하는 리드용 셀렉터를 포함하는 리던던시 회로.
제 5항에 있어서,

상기 라이트용 셀렉터는,

상기 글로벌 리던던시 라인에 의해 활성화 여부가 제어되어 상기 라이트용 글로벌 라인을 전송시키는 전송부를 포함하는 리던던시 회로.
제 5항에 있어서,

상기 리드용 셀렉터는,

활성화된 상기 글로벌 리던던시 라인에 응답하여 상기 리드용 글로벌 라인을 활성화된 하이 레벨로 제공하는 전송부;

활성화된 상기 글로벌 리던던시 라인에 응답하여 소정 시간 후 펄스를 생성하는 펄스 생성부; 및

상기 펄스에 응답하여 상기 전송부의 출력 노드를 로우 레벨로 프리차지시키는 프리차지부를 포함하는 리던던시 회로.
제 7항에 있어서,

상기 프리차지부는,

상기 펄스의 하이 레벨 구간에 응답하여 턴온되는 패스 게이트; 및

상기 패스 게이트와 연결되고, 외부 전원을 인가받아 턴온되어 상기 출력 노드를 접지 전원으로 싱크시키는 NMOS 트랜지스터를 포함하는 리던던시 회로.
제 7항에 있어서,

상기 리드용 셀렉터는,

비활성화된 상기 글로벌 리던던시 라인에 응답하여 상기 리드용 글로벌 라인을 플로팅시키는 리던던시 회로.
결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스의 일치 여부를 판단하여 노멀 어드레스 경로 및 리던던시 어드레스 경로를 선택적으로 제공하는 어드레스 리던던시 회로 블록; 및

상기 어드레스 리던던시 회로 블록의 출력 결과에 응답하여, 상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보의 제공 여부가 결정됨으로써 해당 서브 블록의 노멀 글로벌 라인 및 글로벌 리던던시 라인을 선택적으로 활성화시키는 IO 리던던시 회로 블록을 포함하는 리던던시 회로.
제 10항에 있어서,

상기 IO 리던던시 회로 블록은,

상기 어드레스 리던던시 회로 블록의 출력 신호인 리던던시 컬럼 활성화 신호에 응답하여 상기 IO 퓨즈 정보를 리던던시 어드레스 및 서브 블록 정보로서 제공하는 IO 리던던시 제어부;

상기 리던던시 어드레스 및 서브 블록 정보를 디코딩하여 활성화된 어느 하나의 글로벌 리던던시 라인을 제공하는 IO 디코더; 및

상기 활성화된 어느 하나의 글로벌 리던던시 라인에 응답하여 특정 라이트용 리던던시 글로벌 라인 및 특정 리드용 리던던시 글로벌 라인을 활성화시키는 리던던시 글로벌 라인 제어부를 포함하는 리던던시 회로.
제 11항에 있어서,

상기 IO 리던던시 제어부는,

활성화된 상기 리던던시 컬럼 활성화 신호를 수신하면 상기 IO 퓨즈 정보와 동일한 신호 레벨의 상기 리던던시 어드레스 및 서브 블록 정보를 제공하는 리던던시 회로.
제 11항에 있어서,

상기 IO 리던던시 제어부는,

비활성화된 상기 리던던시 컬럼 활성화 신호를 수신하면 상기 리던던시 어드레스 및 서브 블록 정보를 플로팅시키는 리던던시 회로.
제 11항에 있어서,

상기 리던던시 글로벌 라인 제어부는,

라이트 명령이 활성화될 경우 활성화된 상기 글로벌 리던던시 라인에 응답하여 라이트용 글로벌 라인 중 어느 하나를 라이트용 리던던시 글로벌 라인으로 대체하는 라이트용 셀렉터; 및

리드 명령이 활성화될 경우 상기 글로벌 리던던시 라인과 대응되어 연결된 리드용 리던던시 글로벌 라인의 활성화 여부를 제어하는 리드용 셀렉터를 포함하는 리던던시 회로.
제 14항에 있어서,

상기 라이트용 셀렉터는,

상기 글로벌 리던던시 라인에 의해 활성화 여부가 제어되어 상기 라이트용 글로벌 라인을 전송시키는 전송부를 포함하는 리던던시 회로.
제 14항에 있어서,

상기 리드용 셀렉터는,

활성화된 상기 글로벌 리던던시 라인에 응답하여 상기 리드용 글로벌 라인을 활성화된 하이 레벨로 제공하는 전송부;

활성화된 상기 글로벌 리던던시 라인에 응답하여 소정 시간 후 펄스를 생성하는 펄스 생성부; 및

상기 펄스에 응답하여 상기 전송부의 출력 노드를 로우 레벨로 프리차지시키는 프리차지부를 포함하는 리던던시 회로.
제 16항에 있어서,

상기 프리차지부는,

상기 펄스의 하이 레벨 구간에 응답하여 턴온되는 패스 게이트; 및

상기 패스 게이트와 연결되고, 외부 전원을 인가받아 턴온되어 상기 출력 노드를 접지 전원으로 싱크시키는 NMOS 트랜지스터를 포함하는 리던던시 회로.
제 16항에 있어서,

상기 리드용 셀렉터는,

비활성화된 상기 글로벌 리던던시 라인에 응답하여 상기 리드용 글로벌 라인을 플로팅시키는 리던던시 회로.
결함 메모리 셀의 컬럼 어드레스 정보와 외부 입력 컬럼 어드레스를 비교하여 리던던시 컬럼 활성화 신호를 제공하는 어드레스 리던던시 회로 블록; 및

상기 리던던시 컬럼 활성화 신호에 제어되어 상기 결함 메모리 셀의 컬럼 라인이 배치된 서브 블록의 정보인 IO(Input Output) 퓨즈 정보를 이용하여 각각의 상기 서브 블록에 배치된 컬럼 라인과 연결된 IO 패드로 전달되는 신호의 경로를 각각 제어하는 IO 리던던시 회로 블록을 포함하며,

상기 IO 리던던시 회로 블록은,

상기 리던던시 컬럼 활성화 신호에 응답하여 상기 IO 퓨즈 정보를 리던던시 어드레스 및 서브 블록 정보로서 제공하는 IO 리던던시 제어부;

상기 리던던시 어드레스 및 서브 블록 정보를 디코딩하여 활성화된 어느 하나의 글로벌 리던던시 라인을 제공하는 IO 디코더; 및

상기 활성화된 어느 하나의 글로벌 리던던시 라인에 응답하여 특정 라이트용 리던던시 글로벌 라인 및 특정 리드용 리던던시 글로벌 라인을 활성화시키는 리던던시 글로벌 라인 제어부를 포함하는 리던던시 회로.
제 19항에 있어서,

상기 IO 리던던시 제어부는,

활성화된 상기 리던던시 컬럼 활성화 신호를 수신하면 상기 IO 퓨즈 정보와 동일한 신호 레벨의 상기 리던던시 어드레스 및 서브 블록 정보를 제공하나, 비활성화된 상기 리던던시 컬럼 활성화 신호를 수신하면 상기 리던던시 어드레스 및 서브 블록 정보를 플로팅시키는 리던던시 회로.
제 19항에 있어서,

상기 리던던시 글로벌 라인 제어부는,

라이트 명령이 활성화될 경우 활성화된 상기 글로벌 리던던시 라인에 응답하여 라이트용 글로벌 라인 중 어느 하나를 라이트용 리던던시 글로벌 라인으로 대체하는 라이트용 셀렉터; 및

리드 명령이 활성화될 경우 상기 글로벌 리던던시 라인과 대응되어 연결된 리드용 리던던시 글로벌 라인의 활성화 여부를 제어하는 리드용 셀렉터를 포함하는 리던던시 회로.
제 21항에 있어서,

상기 라이트용 셀렉터는,

상기 글로벌 리던던시 라인에 의해 활성화 여부가 제어되어 상기 라이트용 글로벌 라인을 전송시키는 전송부를 포함하는 리던던시 회로.
제 21항에 있어서,

상기 리드용 셀렉터는,

활성화된 상기 글로벌 리던던시 라인에 응답하여 상기 리드용 글로벌 라인을 활성화된 하이 레벨로 제공하는 전송부;

활성화된 상기 글로벌 리던던시 라인에 응답하여 소정 시간 후 펄스를 생성하는 펄스 생성부; 및

상기 펄스에 응답하여 상기 전송부의 출력 노드를 로우 레벨로 프리차지시키는 프리차지부를 포함하는 리던던시 회로.
제 23항에 있어서,

상기 프리차지부는,

상기 펄스의 하이 레벨 구간에 응답하여 턴온되는 패스 게이트; 및

상기 패스 게이트와 연결되고, 외부 전원을 인가받아 턴온되어 상기 출력 노드를 접지 전원으로 싱크시키는 NMOS 트랜지스터를 포함하는 리던던시 회로.
제 23항에 있어서,

상기 리드용 셀렉터는,

비활성화된 상기 글로벌 리던던시 라인에 응답하여 상기 리드용 글로벌 라인을 플로팅시키는 리던던시 회로.