KR20090054390A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20090054390A
KR20090054390A KR1020080117396A KR20080117396A KR20090054390A KR 20090054390 A KR20090054390 A KR 20090054390A KR 1020080117396 A KR1020080117396 A KR 1020080117396A KR 20080117396 A KR20080117396 A KR 20080117396A KR 20090054390 A KR20090054390 A KR 20090054390A
Authority
KR
South Korea
Prior art keywords
wiring board
electronic component
wiring
internal connection
connection terminal
Prior art date
Application number
KR1020080117396A
Other languages
English (en)
Other versions
KR101498736B1 (ko
Inventor
아츠노리 카지키
사다카즈 아카이케
타카시 츠보타
노리오 야마니시
Original Assignee
신코 덴키 코교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신코 덴키 코교 가부시키가이샤 filed Critical 신코 덴키 코교 가부시키가이샤
Publication of KR20090054390A publication Critical patent/KR20090054390A/ko
Application granted granted Critical
Publication of KR101498736B1 publication Critical patent/KR101498736B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/144Stacked arrangements of planar printed circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15158Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09036Recesses or grooves in insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

[과제]
본 발명은 쌓여진 두 개의 배선기판 사이에 전자부품을 배설한 반도체 장치에 관하고, 두께방향 및 면방향 사이즈를 소형화하는 것이 가능한 반도체 장치를 제공하는 것을 과제로 한다.
[해결수단]
제 1 전자부품(13)과 제 1 전자부품(13)이 실장되는 제 1 전자부품 실장용 패드(58,61,62,65)를 가지는 제 1 배선기판(11)과, 제 1 배선기판(11)의 상방에 배치된 제 2 배선기판(17)을 구비하고, 제 1 전자부품 실장용 패드(58,61,62,65)가 제 2 배선기판(17)과 대향하는 측의 제 1 배선기판(11)의 면에 마련되는 것과 함께, 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)에 의해 제 1 배선기판(11)과 제 2 배선기판(17)이 전기적으로 접속된 반도체 장치(10)이고, 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(17)에 제 1 전자부품(13)의 일부를 수용하는 요부(94)를 마련한다.
Figure P1020080117396
배선기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 쌓여진 두 개의 배선기판 사이에 전자부품을 배설한 반도체 장치에 관한 것이다.
종래 반도체 장치에는 쌓여진 두 개의 배선기판 사이에 전자부품을 배설한 구성으로 이루어지는 반도체 장치(도 1참조)가 있다.
도 1은 종래 반도체 장치의 단면도이다.
도 1을 참조하면, 종래 반도체 장치(400)는 제 1 배선기판(401)과, 제 1 전자부품(402,403)과, 외부 접속단자(404)와, 내부 접속단자(405)와, 제 2 배선기판(408)과, 봉지수지(411)와 제 2 전자부품(412,413)을 가진다.
제 1 배선기판(401)은 코어가 붙은 빌드업 기판으로, 판상으로 된 코어기판(421)과, 관통전극(422)과, 배선(424,438)과, 절연층(426,439)과, 비아(428,441)와, 배선패턴(431~434)과, 내부 접속단자용 패드(435)와, 외부 접속용 패드(443)를 가진다.
관통전극(422)은 코어기판(421)을 관통하도록 코어기판(421)에 복수로 마련되어 있다. 배선(424)은 코어기판(421)의 상면(421A)에 마련되어 있고, 관통전 극(422)의 상단과 접속되어 있다. 절연층(426)은 배선(424)을 덮도록, 코어기판(421)의 상면(421A)에 마련되어 있다.
비아(428)는 배선(424) 상에 배치된 부분의 절연층(426)을 관통하도록 배설되어 있다. 비아(428)의 하단은 배선(424)과 접속되어 있다.
배선패턴(431~434)은 절연층(426)의 상면(426A)에 마련되어 있고, 비아(428)의 상단과 접속되어 있다. 배선패턴(431)은 제 1 전자부품(402)이 실장되는 제 1 전자부품용 패드(445)와, 내부 접속단자(405)가 배설되는 내부 접속단자용 패드(446)와, 제 1 전자부품 실장용 패드(445) 및 내부 접속단자용 패드(446)와 일체적으로 구성되어 제 1 전자부품 실장용 패드(445)와 내부 접속단자용 패드(446)를 전기적으로 접속하는 배선(447)을 가진다.
내부 접속단자용 패드(446)는 제 1 배선기판(401)과 제 2 배선기판(408)과의 사이에 배설된 제 1 전자부품(402,403)을 수용가능한 직경으로 된 내부 접속단자(405)를 배설가능한 크기(사이즈)로 되어 있다. 제 1 전자부품(402,403) 중, 높이가 높은 전자부품(403)의 높이가 0.33mm, 내부 접속단자(405)의 직경이 0.5mm, 내부 접속단자용 패드(446)의 형상이 평면에서 볼 때 거의 원형인 경우, 내부 접속단자용 패드(446)의 직경은, 예를 들어, 400㎛로 하는 것이 가능하다.
배선패턴(432)은 제 1 전자부품(402)이 실장되는 제 1 전자부품 실장용 패드(449)와, 제 1 전자부품(403)이 실장되는 제 1 전자부품 실장용 패드(451)와, 제 1 전자부품 실장용 패드(449,451)와 일체적으로 구성되어 제 1 전자부품 실장용 패드(449)와 제 1 전자부품 실장용 패드(451)를 전기적으로 접속하는 배선(452)을 가 진다.
배선패턴(434)은 제 1 전자부품(403)이 실장되는 제 1 전자부품 실장용 패드(457)와, 내부 접속단자(405)가 배설되는 내부 접속단자용 패드(458)와, 제 1 전자부품 실장용 패드(457) 및 내부 접속단자용 패드(458)와 일체적으로 구성되어 제 1 전자부품 실장용 패드(457) 및 내부 접속단자용 패드(458)와 일체적으로 구성되어, 제 1 전자부품 실장용 패드(457)와 내부 접속단자용 패드(458)와 전기적으로 접속하는 배선(459)을 가진다.
내부 접속단자용 패드(458)는 제 1 배선기판(401)과 제 2 배선기판(408)과의 사이에 배설된 제 1 전자부품(402,403)을 수용가능한 직경으로 된 내부 접속단자(405)를 배설가능한 크기(사이즈)로 되어 있다. 제 1 전자부품(402,403) 중, 높이가 높은 전자부품(403)의 높이가 0.33mm, 내부 접속단자(405)의 직경이 0.5mm, 내부 접속단자용 패드(458)의 형상이 평면에서 볼 때 거의 원형인 경우, 내부 접속단자용 패드(458)의 직경은, 예를 들어, 400㎛로 하는 것이 가능하다.
내부 접속단자용 패드(435)는 절연층(426)의 상면(426A)에 마련되어 있어, 비아(4280의 상단과 접속되어 있다. 내부 접속단자용 패드(435)는 제 1 배선기판(401)과 제 2 배선기판(408)의 사이에 배설된 제 1 전자부품(402,403)을 수용가능한 직경으로 이루어진 내부 접속단자(405)를 배설가능한 크기(사이즈)로 되어 있다. 제 1 전자부품(402,403) 중, 높이가 높은 전자부품(403)의 높이가 0.3mm, 내부 접속단자(405)의 직경이 0.5mm, 내부 접속단자용 패드(435)의 형상이 평면에서 볼 때, 거의 원형인 경우, 내부 접속단자용 패드(435)의 직경은, 예를 들어, 400㎛로 하는 것이 가능하다.
배선(438)은 코어기판(421)의 하면(421B)에 마련되어 있고, 관통전극(422)의 하단과 접속되어 있다. 절연층(439)은 배선(438)을 덮도록, 코어기판(421)의 하면(421B)에 마련되어 있다.
비아(441)는 배선(438)의 하면에 마련된 부분의 절연층(439)을 관통하도록 배설되어 있다. 비아(441)의 상단은 배선(438)과 접속되어 있다. 외부 접속용 패드(443)는 절연층(439)의 하면(439A)에 마련되어 있고, 비아(441)의 하단과 접속되어 있다.
제 1 전자부품(402)은 제 1 전자부품 실장용 패드(445,449)에 실장되어 있다. 제 1 전자부품(402)으로서는, 예를 들어, 반도체 칩을 이용하는 것이 가능하다.
제 1 전자부품(403)은 제 1 전자부품 실장용 패드(451,454,455,457)에 실장되어 있다. 제 1 전자부품(403)은 배선패턴(432,433)을 개재하여, 제 1 전자부품(402)과 전기적으로 접속되어 있다. 제 1 전자부품(403)으로서는, 예를 들어, 칩컨덴서, 칩저항, 칩인덕터 등을 이용하는 것이 가능하다. 외부 접속단자(404)는 외부 접속용 패드(443)에 마련되어 있다.
내부 접속단자(405)는 내부 접속단자용 패드(435)에 마련되어 있다. 내부 접속단자(405)는 제 1 배선기판(401)과 제 1 배선기판(401)의 상방에 쌓여진 제 2 배선기판(408)을 전기적으로 접속하는 것과 함께, 제 1 배선기판(401)에 실장된 제 1 전자부품(402,403)을 수용하기 위한 간격을 제 1 배선기판(401)과 제 2 배선기 판(408)과의 사이에 형성하기 위한 단자이다. 제 1 전자부품(402,403) 중, 높이가 높은 전자부품(403)의 높이가 0.33mm인 경우, 내부 접속단자(405)의 직경은, 예를 들어, 0,5mm로 하는 것이 가능하다.
제 2 배선기판(408)은 코어가 붙어 있는 빌드업 기판으로, 판상으로 된 코어기판(463)과, 관통전극(464)과, 배선(466,481)과, 절연층(467,483)과, 비아(469,484)와, 제 2 전자부품 실장용 패드(472)와, 배선패턴(473~476)과, 내부 접속단자용 패드(485)를 가진다.
관통전극(464)은 코어기판(463)을 관통하도록, 코어기판(463)에 복수로 마련되어 있다. 배선(466)은 코어기판(463)의 상면(463A)에 마련되어 있고, 관통전극(464)의 상단과 접속되어 있다. 절연층(467)은 배선(466)을 덮도록, 코어기판(463)의 상면(463A)에 마련되어 있다.
비아(469)는 배선(466) 상에 배치된 부분의 절연층(467)을 관통하도록 마련되어 있다. 비아(469)의 하단은 배선(466)과 접속되어 있다. 제 2 전자부품 실장용 패드(472)는 절연층(467)의 상면(467A)에 마련되어 있고, 비아(469)의 상단 및 제 2 전자부품(413)과 접속되어 있다.
배선패턴(473~476)은 절연층(467)의 상면(467A)에 마련되어 있고, 비아(469)의 상단과 접속되어 있다. 배선패턴(473)은 제 2 전자부품(413)이 실장되는 제 2 전자부품 실장용 패드(491,492)와, 제 2 전자부품 실장용 패드(491,492)와 일체적으로 구성되어 제 2 전자부품 실장용 패드(491)와 제 2 전자부품 실장용 패드(492)를 전기적으로 접속하는 배선(493)을 가진다.
배선패턴(474)은 제 2 전자부품(413)이 실장되는 제 2 전자부품 실장용 패드(495)와, 제 2 전자부품(412)이 실장되는 제 2 전자부품 실장용 패드(496)와, 제 2 전자부품 실장용 패드(495,496)와 일체적으로 구성되어 제 2 전자부품 실장용 패드(495)와 제 2 전자부품 실장용 패드(496)를 전기적으로 접속하는 배선(497)을 가진다.
배선패턴(475)은 제 2 전자부품(412)이 실장되는 제 2 전자부품 실장용 패드(501)와, 제 2 전자부품(413)이 실장되는 제 2 전자부품 실장용 패드(502)와, 제 2 전자부품 실장용 패드(501,502)와 일체적으로 구성되어 제 2 전자부품 실장용 패드(501)와 제 2 전자부품 실장용 패드(502)를 전기적으로 접속하는 배선(503)을 가진다.
배선패턴(476)은 제 2 전자부품(413)이 실장되는 제 2 전자부품 실장용 패드(505)와, 제 2 전자부품 실장용 패드(505)와 일체적으로 구성되어 비아(469)와 접속되는 배선(506)을 가진다.
배선(481)은 코어기판(463)의 하면(463B)에 복수로 마련되어 있고, 관통전극(464)의 하단과 접속되어 있다. 절연층(483)은 배선(481)을 덮도록, 코어기판(463)의 하면(463B)에 마련되어 있다. 비아(484)는 배선(481)의 하면에 배치된 부분의 절연층(483)을 관통하도록 마련되어 있다. 비아(484)의 상단은 배선(481)과 접속되어 있다.
내부 접속단자용 패드(485)는 절연층(483)의 하면(483A)에 마련되어 있고, 제 1 배선기판(401)과 접속된 내부 접속단자(405)와 접속되어 있다. 이것에 의해, 제 2 배선기판(408)은 내부 접속단자(405)를 개재하여, 제 1 배선기판(401)과 전기적으로 접속되어 있다. 내부 접속단자용 패드(485)는 제 1 배선기판(401)과 제 2 배선기판(408)과의 사이에, 제 1 배선기판(401)에 실장된 제 1 전자부품(402,403)을 수용가능한 직경으로 이루어진 내부 접속단자(405)를 배설가능한 크기(사이즈)로 되어 있다. 제 1 전자부품(402,403) 중, 높이가 높은 전자부품(403)의 높이가 0.33mm, 내부 접속단자(405)의 직경이 0.5mm, 내부 접속단자용 패드(485)의 형상이 평면에서 볼 때 거의 원형인 경우, 내부 접속단자용 패드(485)의 직경은, 예를 들어, 400㎛로 하는 것이 가능하다(예를 들어, 특허문헌 1참조).
[특허문헌 1] 국제공개 제07/069606호 팜플렛
그렇지만, 종래의 반도체 장치(400)에서는, 제 1 배선기판(401)과 제 2 배선기판(408)을 전기적으로 접속하는 내부 접속단자(405)의 직경을 크게 하는 것으로써, 제 1 배선기판(401)과 제 2 배선기판(408)과의 사이에, 제 1 배선기판(401)에 실장되는 제 1 전자부품(402,403)의 배설영역을 확보하고 있었기 때문에, 반도체 장치(400)의 두께방향의 사이즈가 대형화하여, 반도체 장치(400)의 두께방향의 사이즈를 소형화가 가능하지 않은 문제가 있었다.
또한, 내부 접속단자(405)의 직경을 크게 한 경우, 내부 접속단자(405)가 접속되는 내부 접속단자용 패드(435,446,458,485)의 면방향의 사이즈(면적)를 내부 접속단자(405)의 직경에 맞추어 크게 할 필요가 있다. 이것에 의해, 제 1 배선기판(401) 및 제 2 배선기판(408)의 면방향의 크기가 대형화하여, 반도체 장치(400)의 면방향의 사이즈를 소형화할 수 없는 문제가 있었다.
또, 제 1 전자부품(402,403)으로서 높이가 낮은 형태(低背型)의 전자부품(높이가 0.2mm이하인 전자부품)을 제 1 배선기판(401)에 실장하여, 반도체 장치(400)의 소형화를 도모하는 것이 생각될 수 있지만, 저배형의 전자부품은 종류가 적을뿐더러 고가이기 때문에, 반도체 장치(400)에 적용하는 것이 곤란하다.
그래서, 본 발명은 상술한 문제점을 거울삼아 이루어진 것으로, 두께방향 및 면방향의 사이즈를 소형화하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 따르면, 제 1 전자부품과, 상기 제 1 전자부품이 실장되는 제 1 전자부품 실장용 패드를 가지는 제 1 배선기판과, 상기 제 1 배선기판의 상방에 배치된 제 2 배선기판을 구비하고, 상기 제 1 전자부품 실장용 패드가 상기 제 2 배선기판과 대향하는 측의 상기 제 1 배선기판의 제 1 면에 마련되는 것과 함께, 상기 제 1 배선기판과 상기 제 2 배선기판과의 사이에 배치된 내부 접속단자에 의해, 상기 제 1 배선기판과 상기 제 2 기판이 전기적으로 접속된 반도체 장치이고, 상기 제 1 전자부품과 대향하는 부분의 상기 제 2 배선기판에 상기 제 1 전자부품의 일부를 수용하는 요(凹)부를 마련한 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 제 1 배선기판에 실장된 제 1 전자부품과 대향하는 부분의 제 2 배선기판에, 제 1 전자부품의 일부를 수용하는 요부를 마련하는 것에 의해, 내부 접속단자가 배설되는 부분의 제 1 배선기판과 제 2 배선기판과의 간격을 종래보다도 좁게 하는 것이 가능하게 되기 때문에, 반도체 장치의 두께방향 사이즈의 소형화를 도모할 수 있다.
또한, 내부 접속단자가 배설되는 부분의 제 1 배선기판과 제 2 배선기판의 간격을 좁게 하여, 종래보다도 내부 접속단자의 직경을 작게 하는 것에 의해, 제 1 및 제 2 배선기판에 마련되고, 내부 접속단자가 접속되는 패드의 면방향 사이즈(패드의 면적)를 작게 하는 것이 가능하게 된다. 이것에 의해, 제 1 및 제 2 배선기판의 면방향 사이즈의 소형화가 가능하게 되기 때문에, 반도체 장치의 면방향 사이즈 를 소형화하는 것이 가능하다.
본 발명의 다른 관점에 따르면, 제 1 전자부품과, 상기 제 1 전자부품이 실장되는 제 1 전자부품 실장용 패드를 가지는 제 1 배선기판과, 상기 제 1 배선기판에 실장된 상기 제 1 전자부품과 대향하도록 상기 제 1 배선기판의 하방에 배치된 제 2 배선기판을 구비하고, 상기 제 1 배선기판과 상기 제 2 배선기판과의 사이에 배치된 내부 접속단자에 의해, 상기 제 1 배선기판과 상기 제 2 배선기판이 전기적으로 접속된 반도체 장치이고, 상기 제 2 배선기판에, 상기 제 1 전자부품과 대향하는 부분의 상기 제 2 배선기판을 관통하는 것과 함께, 상기 제 1 전자부품의 일부를 수용하는 전자부품 수용용 관통부를 마련한 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에 따르면, 제 2 배선기판에, 제 1 배선기판에 실장된 제 1 전자부품과 대향하는 부분의 제 2 배선기판을 관통하는 것과 함께, 제 1 전자부품의 일부를 수용하는 전자부품 수용용 관통부를 마련하는 것에 의해, 내부 접속단자가 배설되는 부분의 제 1 배선기판과 제 2 배선기판과의 간격을 종래보다도 좁게 하는 것이 가능하게 되기 때문에, 반도체 장치의 두께방향 사이즈의 소형화를 도모할 수 있다.
또한, 내부 접속단자가 배설되는 부분의 제 1 배선기판과 제 2 배선기판과의 간격을 좁게 하여, 종래보다도 내부 접속단자의 직경을 작게 하는 것에 의해, 제 1 및 제 2 배선기판에 마련되고, 내부 접속단자가 접속되는 패드의 면방향 사이즈(패드의 면적)를 작게 하는 것이 가능하게 된다. 이것에 의해 제 1 및 제 2 배선기판 의 면방향 사이즈의 소형화가 가능하게 되기 때문에, 반도체 장치의 면방향 사이즈를 소형화하는 것이 가능하다.
본 발명에 따르면, 반도체 장치의 두께방향 및 면방향의 사이즈를 소형화하는 것이 가능하다.
다음으로, 도면에 기초하여 본 발명의 실시형태에 대하여 설명한다.
(제 1 실시형태)
도 2는 본 발명의 제 1 실시형태에 관한 반도체 장치의 단면도이다.
도 2를 참조하면, 제 1 실시형태의 반도체 장치(10)는 제 1 배선기판(11)과, 제 1 전자부품(12,13)과, 외부 접속단자(14)와, 제 2 배선기판(17)과, 내부 접속단자(19)와, 봉지수지(21)와, 제 2 전자부품(23,24)을 가진다.
제 1 배선기판(11)은 코어가 붙은 빌드업 기판으로, 코어기판(31)은 관통전극(33)과, 배선(34,47)과, 절연층(35,49)과, 비아(36,51)와, 배선패턴(41~44)과, 내부 접속단자용 패드(45)와, 외부 접속용 패드(52)를 가진다.
코어기판(31)은 판상으로 된 기판이다. 코어기판(31)으로는, 예를 들어, 유리섬유로 수지를 함침시킨 수지층을 이용하는 것이 가능하다.
관통전극(33)은 코어기판(31)을 관통하도록, 코어기판(31)에 복수로 마련되어 있다. 관통전극(33)의 재료로서는, 예를 들어, 구리(Cu)를 이용하는 것이 가능하다. 관통전극(33)은, 예를 들어, 도금법에 의해서 형성하는 것이 가능하다.
배선(34)은 코어기판(31)의 상면(31A)에 마련되어 있고, 관통전극(33)의 상단과 접속되어 있다. 배선(34)의 재료로서는, 예를 들어, 구리(Cu)를 이용하는 것이 가능하다. 배선(34)은, 예를 들어, 서브트랙티브 법(subtractive process)으로 형성하는 것이 가능하다.
절연층(35)은 배선(34)을 덮도록, 코어기판(31)의 상면(31A)에 마련되어 있다. 절연층(35)으로서는, 예를 들어, 에폭시수지나 폴리이미드수지 등으로 이루어지는 수지층을 이용하는 것이 가능하다.
비아(36)는 배선(34) 상에 배치된 부분의 절연층(35)을 관통하도록 마련되어 있다. 비아(36)의 하단은 배선(34)과 접속되어 있다. 비아(36)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 비아(36)는, 예를 들어, 세미애디티브 법으로, 배선패턴(41~44) 및 내부 접속단자용 패드(45)와 동시에 형성하는 것이 가능하다.
배선패턴(41)은 제 1 배선기판(11)의 외주부에 대응하는 부분의 절연층(35)의 상면(35A)에 마련되어 있다. 배선패턴(41)은 비아(36)의 상단과 접속되어 있다. 배선패턴(41)은 내부 접속단자(19)가 접속되는 내부 접속단자용 패드(54)와, 제 1 전자부품(12)이 실장되는 제 1 전자부품 실장용 패드(55)와, 내부 접속단자용 패드(54)와 제 1 전자부품 실장용 패드(55)를 전기적으로 접속하는 배선(56)을 가진다.
내부 접속단자용 패드(54)는 종래 반도체 장치(400)에 마련된 내부 접속단자용 패드(435,446,458,485)(도 1참조)보다도 면방향의 사이즈(면적)가 작게 되도록 구성되어 있다. 내부 접속단자(19)의 직경이 0.26mm, 평면에서 볼 때의 내부 접속단자용 패드(54)의 형상이 거의 원형인 경우, 내부 접속단자용 패드(54)의 직경은, 예를 들어, 200㎛로 하는 것이 가능하다.
배선패턴(42)은 제 1 배선기판(11)의 중앙부에 대응하는 부분의 절연층(35)의 상면(35A)에 마련되어 있다. 배선패턴(42)은 비아(36)의 상단과 접속되어 있다. 배선패턴(42)은 제 1 전자부품(12)이 실장되는 제 1 전자부품 실장용 패드(57)와, 제 1 전자부품(13)이 실장되는 제 1 전자부품 실장용 패드(58)와, 제 1 전자부품 실장용 패드(57)와 제 1 전자부품 실장용 패드(58)를 전기적으로 접속하는 배선(59)을 가진다.
배선패턴(43)은 제 1 배선기판(11)의 중앙부에 대응하는 부분의 절연층(35)의 상면(35A)에 마련되어 있다. 배선패턴(43)은 비아(36)의 상단과 접속되어 있다. 배선패턴(43)은 제 1 전자부품(13)이 실장되는 제 1 전자부품 실장용 패드(61,62)와, 제 1 전자부품 실장용 패드(61)와 제 1 전자부품 실장용 패드(62)를 전기적으로 접속하는 배선(63)을 가진다.
배선패턴(44)은 제 1 배선기판(11)의 외주부에 대응하는 부분의 절연층(35)의 상면(35A)에 마련되어 있다. 배선패턴(44)은 비아(36)의 상단과 접속되어 있다. 배선패턴(44)은 제 1 전자부품(13)이 실장되는 제 1 전자부품 실장용 패드(65)와, 내부 접속단자(19)가 접속되는 내부 접속단자용 패드(66)와, 제 1 전자부품 실장용 패드(65)와 내부 접속단자용 패드(66)를 전기적으로 접속하는 배선(67)을 가진다.
내부 접속단자용 패드(66)는 종래 반도체 장치(400)에 마련된 내부 접속단자 용 패드(435,446,458,485)(도 1참조)보다도 면방향의 사이즈(면적)가 작게 되도록 구성되어 있다. 내부 접속단자(19)의 직경이 0.26mm, 평면에서 볼 때의 내부 접속단자용 패드(66)의 형상이 거의 원형인 경우, 내부 접속단자용 패드(66)의 직경은, 예를 들어, 200㎛로 하는 것이 가능하다.
비아(36) 및 배선패턴(41~44)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 비아(36) 및 배선패턴(41 ~ 44)은, 예를 들어, 세미애디티브 법에 의해 동시에 형성하는 것이 가능하다.
내부 접속단자용 패드(45)는 제 1 배선기판(11)의 외주부에 대응하는 부분의 절연층(35)의 상면(35A)(제 1 배선기판(11)의 제 1 면)에 마련되어 있다. 내부 접속단자용 패드(45)는 내부 접속단자(19)가 배설되는 패드이다. 내부 접속단자용 패드(45)는 내부 접속단자(19)를 개재하여, 제 2 배선기판(17)에 마련된 후술하는 내부 접속단자용 패드(97)와 전기적으로 접속되는 패드이다. 내부 접속단자용 패드(45)는, 종래의 반도체 장치(400)에 마련된 내부 접속단자용 패드(435,446,458,485)(도 1참조)보다도 면방향의 사이즈(면적)가 작게 되도록 구성되어 있다. 내부 접속단자(19)의 직경이 0.26mm, 평면에서 볼 때 내부 접속단자용 패드(45)의 형상이 거의 원형인 경우, 내부 접속단자용 패드(45)의 직경은, 예를 들어, 200㎛로 하는 것이 가능하다.
내부 접속단자용 패드(45)의 재료로서는, 예를 들어, 구리(Cu)를 이용하는 것이 가능하다. 내부 접속단자용 패드(45)는, 예를 들어, 세미애디티브 법에 의해 비아(36)와 동시에 형성하는 것이 가능하다.
배선(47)은 코어기판(31)의 하면(31B)에 마련되어 있고, 관통전극(33)의 하단과 접속되어 있다. 배선(47)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 배선(47)은, 예를 들어, 서브트랙티브 법에 의해 형성하는 것이 가능하다.
절연층(49)은 배선(47)을 덮도록, 코어기판(31)의 하면(31B)에 마련되어 있다. 절연층(49)으로서는, 예를 들어, 에폭시수지나 폴리이미드수지 등으로 이루어지는 수지층을 이용하는 것이 가능하다.
비아(51)는 배선(47)의 하면과 대향하는(마주보는) 부분의 절연층(49)을 관통하도록 마련되어 있다. 비아(51)의 상단은 배선(47)과 접속되어 있다. 비아(51)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 비아(51)는, 예를 들어, 세미애디티브 법에 의해 외부 접속용 패드(52)와 동시에 형성하는 것이 가능하다.
외부 접속용 패드(52)는 절연층(49)의 하면(49A)(제 1 배선기판(11)의 제 2 면)에 마련되어 있다. 외부 접속용 패드(52)는 제 1 배선기판(11)에 실장된 제 1 전자부품(12,13)과 전기적으로 접속되어 있다.
이와 같이, 절연층(49)의 하면(49A)에 외부 접속용 패드(52)를 마련하는 것에 의해, 외부 접속단자(14)를 개재하여, 반도체 장치(10)를 마더보드 등의 실장기판(미도시)과 전기적으로 접속하는 것이 가능하다.
외부 접속용 패드(52)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 외부 접속용 패드(52)는, 예를 들어, 세미애디티브 법에 의해, 비아(51)와 동시에 형성하는 것이 가능하다.
제 1 전자부품(12)은 제 1 전자부품 실장용 패드(55,57)에 실장되어 있다. 제 1 전자부품(12)은 배선패턴(41)을 개재하여, 내부 접속단자(19)와 전기적으로 접속되어 있다. 제 1 전자부품(12)은 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)의 높이 H3보다도 높이가 낮은 전자부품이다. 제 1 전자부품(12)으로서는, 예를 들어, 반도체칩을 이용하는 것이 가능하다. 제 1 전자부품(12)으로서 반도체칩을 이용한 경우, 제 1 전자부품 실장용 패드(55,57)에 실장된 제 1 전자부품(12)의 높이 H1은, 예를 들어, 0.1mm로 하는 것이 가능하다.
제 1 전자부품(13)은 제 1 전자부품 실장용 패드(58,61,62,65)에 실장되어 있다. 제 1 전자부품(13)은 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)의 높이 H3보다도 높이가 높은 전자부품이다. 제 1 전자부품(13)은 배선패턴(42)을 개재하여, 제 1 전자부품(12)과 전기적으로 접속되어 있다. 제 1 전자부품(13)으로서는, 예를 들어, 칩컨덴서, 칩저항, 칩인덕터 등을 이용하는 것이 가능하다. 제 1 전자부품(13)으로서 칩컨덴서, 칩저항, 칩인덕터 등을 이용한 경우, 제 1 전자부품 실장용 패드(58,61,62,65)에 실장된 제 1 전자부품(13)의 높이 H2는, 예를 들어, 0.33mm로 하는 것이 가능하다.
외부 접속단자(14)는 외부 접속용 패드(52)에 배설되어 있다. 외부 접속단자(14)는 마더보드 등의 실장기판(미도시)과 반도체 장치(10)를 전기적으로 접속하기 위한 단자이다. 외부 접속단자(14)로서는, 예를 들어, 땜납볼을 이용하는 것이 가능하다. 외부 접속단자(14)는, 예를 들어, 제 2 배선기판(17)에 제 2 전자부 품(23,24)을 실장한 후(가장 나중)에 형성한다. 또한, 외부 접속단자(14)를 형성한 후에, 제 2 전자부품(23,24)을 실장하여도 좋다.
제 2 배선기판(17)은 코어가 붙은 빌드업 기판이고, 제 1 배선기판(11)의 상방에 배치되어 있다. 제 2 배선기판(17)은 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)를 개재하여, 제 1 배선기판(11)과 전기적으로 접속되어 있다.
제 2 배선기판(17)은 코어기판(71)과, 관통전극(73)과, 배선(74,91)과, 절연층(75,93)과, 비아(76,95)와, 배선패턴(81~83,87)과, 제 2 전자부품 실장용 패드(85)와, 요(凹)부(94)와, 내부 접속단자용 패드(97)를 가진다.
코어기판(71)은 판상으로 된 기판이다. 코어기판(71)은 요부(94)의 형성영역에 대응하는 코어기판(71)을 관통하는 관통부(72)를 가진다. 관통부(72)는 요부(94)의 구성요소 중 한 개이다. 코어기판(71)으로서는, 예를 들어, 유리섬유에 수지를 함침시킨 수지층을 이용하는 것이 가능하다.
관통전극(73)은 코어기판(71)을 관통하도록, 코어기판(71)에 복수로 마련되어 있다. 관통전극(73)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 관통전극(73)은, 예를 들어, 서브트랙티브 법에 의해 형성하는 것이 가능하다.
배선(74)은 코어기판(71)의 상면(71A)에 마련되어, 관통전극(73)의 상단과 접속된다. 배선(74)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 배선(74)은, 예를 들어, 서브트랙티브 법에 의해 형성하는 것이 가능하다.
절연층(75)은 관통부(72) 및 배선(74)을 덮도록, 코어기판(71)의 상면(71A) 에 마련되어 있다. 이와 같이, 코어기판(71)의 상면(71A)에, 코어기판(71)에 형성된 관통부(72)를 덮도록 절연층(75)을 배치하는 것에 의해, 관통부(72)와 대향하는 부분의 절연층(75)에 관통부를 마련한 경우와 비교하여, 절연층(75)의 상면(75A)의 평탄성을 향상시키는 것이 가능하기 때문에, 절연층(75)의 상면(75A)에 마련된 후술하는 제 2 전자부품 실장용 패드(85,101,102,105,106,111,112)에 제 2 전자부품(23,24)을 정도(精度) 좋게 실장하는 것이 가능하다. 절연층(75)으로서는, 예를 들어, 에폭시수지나 폴리이미드수지 등으로 이루어지는 수지층을 이용하는 것이 가능하다.
비아(76)는 배선(74) 상에 배치된 부분의 절연층(75)을 관통하도록 마련되어 있다. 비아(76)의 하단은 배선(74)과 접속되어 있다.
배선패턴(81)은 제 2 배선기판(17)의 외주부에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있다. 배선패턴(81)은 비아(76)의 상단과 접속되어 있다. 배선패턴(81)은 제 2 전자부품(24)이 실장되는 제 2 전자부품 실장용 패드(101,102)와, 제 2 전자부품 실장용 패드(101)와 제 2 전자부품 실장용 패드(102)를 전기적으로 접속하는 배선(103)을 가진다.
배선패턴(82)은 제 2 배선기판(17)의 중앙부에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있다. 배선패턴(82)은 비아(76)의 상단과 접속되어 있다. 배선패턴(82)은 제 2 전자부품(24)이 실장되는 제 2 전자부품 실장용 패드(105)와, 제 2 전자부품(23)이 실장되는 제 2 전자부품 실장용 패드(106)와, 제 2 전자부품 실장용 패드(105)와 제 2 전자부품 실장용 패드(106)를 전기적으로 접속하는 배 선(107)을 가진다.
배선패턴(83)은 제 2 배선기판(17)의 외주부에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있다. 배선패턴(83)은 비아(76)의 상단과 접속되어 있다. 배선패턴(83)은 제 2 전자부품(23)이 실장되는 제 2 전자부품 실장용 패드(111)와, 제 2 전자부품(24)이 실장되는 제 2 전자부품 실장용 패드(112)와, 제 2 전자부품 실장용 패드(111)와 제 2 전자부품 실장용 패드(112)를 전기적으로 접속하는 배선(113)을 가진다.
제 2 전자부품 실장용 패드(85)는 제 2 배선기판(17)의 외주부에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있다. 제 2 전자부품 실장용 패드(85)는 제 2 전자부품(24)이 실장되는 패드이다.
배선패턴(87)은 요부(94)의 형성영역에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있다. 배선패턴(87)은 제 2 전자부품(23) 및/또는 제 2 전자부품(24)에 전기적으로 접속되어 있다.
이와 같이, 요부(94)(제 1 전자부품(13)의 일부를 수용하기 위한 요부)의 형성영역에 대응하는 부분의 절연층(75)의 상면(75A)에 배선패턴(87)을 마련하는 것에 의해, 반도체 장치(10)의 실장밀도를 향상시키는 것이 가능하다. 또한, 요부(94) 대신에, 제 2 배선기판(17)(구체적으로는, 본 실시형태의 경우, 코어기판(71) 및 절연층(75,93))을 관통하는 관통부를 마련하는 것도 생각될 수 있지만, 이 경우, 제 1 전자부품(13)의 상방에 배선패턴(87)을 형성하는 것이 가능하지 않기 때문에, 실장밀도를 향상시키는 것이 가능하지 않다.
상기에서 설명한 비아(76), 배선패턴(81~83), 제 2 전자부품 실장용 패드(85), 및 배선패턴(87)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 또한, 비아(76), 배선패턴(81~83), 제 2 전자부품 실장용 패드(85), 및 배선패턴(87)은, 예를 들어, 세미애디티브 법에 의해 동시에 형성하는 것이 가능하다.
배선(91)은 코어기판(71)의 하면(71B)에 마련되어 있고, 관통전극(73)의 하단과 접속되어 있다. 배선(91)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 배선(91)은, 예를 들어, 서브트랙티브 법에 의해 형성하는 것이 가능하다.
절연층(93)은 배선(91)을 덮도록, 코어기판(71)의 하면(71B)에 마련되어 있다. 절연층(93)은 요부(94)의 형성영역에 대응하는 부분의 절연층(93)을 관통하는 관통부(114)를 가진다. 관통부(114)는, 요부(94)의 구성요소 중 한 개이다. 절연층(93)으로서는, 예를 들어, 에폭시수지나 폴리이미드수지 등으로 이루어지는 수지층을 이용하는 것이 가능하다.
요부(94)는 제 1 배선기판(11)에 실장된 제 1 전자부품(12,13)(복수의 제 1 전자부품) 중, 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)의 높이 H3보다도 높이가 높은 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(17)에 마련되어 있다. 요부(94)는 절연층(93)에 형성된 관통부(114)과, 코어기판(71)을 관통하는 관통부(72)에 의해 구성되어 있다. 요부(94)는 제 1 배선기판(11)에 실장된 제 1 전자부품(13)의 일부를 수용하기 위한 것이다.
이와 같이, 제 1 배선기판(11)에 실장된 제 1 전자부품(12,13) 중, 제 1 배 선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)의 높이 H3보다도 높이가 높은 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(17)에, 제 1 전자부품(13)의 일부를 수용하는 요부(94)를 마련하는 것에 의해, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격(구체적으로는, 내부 접속단자용 패드(45,54,66)와 내부 접속단자용 패드(97)와의 간격)을 종래보다도 좁게 하는 것이 가능하기 때문에, 반도체 장치(10)의 두께방향 사이즈의 소형화를 도모할 수 있다.
또한, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격을 좁게 하는 것에 의해, 종래 반도체 장치(400)에 마련된 내부 접속단자(405)(도 1참조)의 직경(예를 들어, 0.5mm)보다도 내부 접속단자(19)의 직경이 작아지기 때문에, 제 1 배선기판(11)에 마련된 내부 접속단자용 패드(45,54,66) 및 제 2 배선기판(17)에 마련된 내부 접속단자용 패드(97)의 면방향의 사이즈(내부 접속단자용 패드(45,54,66,97)의 면적)을 작게 하는 것이 가능하게 된다. 이것에 의해, 제 1 및 제 2 배선기판(11,17)의 면방향 사이즈의 소형화가 가능하게 되기 때문에, 반도체 장치(10)의 면방향의 사이즈를 소형화하는 것이 가능하다.
더욱이, 내부 접속단자(19)의 높이 H3보다도 높이가 높은 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(17)에만 제 1 전자부품(13)의 일부를 수용하는 요부(94)를 마련하는 것으로, 제 2 배선기판(17)에 형성하는 요부(94)의 크기를 가 능한 한 작게 하는 것이 가능하게 되므로, 요부(94)를 형성하는 것에 의한 제 2 배선기판(17)의 강도저하를 억제하는 것이 가능하다.
또, 제 2 배선기판(17)에 마련된 요부(94) 대신에, 제 1 배선기판(11)에 실장된 제 1 전자부품(12,13)과 대향하는 부분의 절연층(93) 및 코어기판(71)을 관통하는 요부를 마련해도 좋다. 이 경우도, 반도체 장치(10)의 두께방향의 사이즈 및 면방향의 사이즈를 소형화하는 것이 가능하다.
비아(95)는 배선(91)의 하면과 대향하는 부분의 절연층(93)을 관통하도록 마련되어 있다. 비아(95)의 상단은 배선(91)과 접속되어 있다.
내부 접속단자용 패드(97)는 절연층(93)의 하면(93A)에 복수로 마련되어 있고, 비아(95)의 하단과 접속되어 있다. 복수의 내부 접속단자용 패드(97)는 내부 접속단자(19)가 배설되는 패드이고, 내부 접속단자(19)를 개재하여, 제 1 배선기판(11)에 마련된 내부 접속단자용 패드(45,54,66) 중 어느 하나의 패드와 전기적으로 접속되어 있다. 내부 접속단자용 패드(97)는 종래의 반도체 장치(400)에 마련된 내부 접속단자용 패드(435,446,458,485)(도 1 참조)보다도 면방향의 사이즈(면적)가 작게 되도록 구성되어 있다. 내부 접속단자(19)의 직경이 0.26mm, 평면에서 볼 때의 내부 접속단자용 패드(97)의 형상이 거의 원형인 경우, 내부 접속단자용 패드(97)의 직경은, 예를 들어, 200㎛로 하는 것이 가능하다.
상기에서 설명한 비아(95) 및 내부 접속단자용 패드(97)의 재료로서는, 예를 들어, 구리(Cu)를 이용하는 것이 가능하다. 비아(95) 및 내부 접속단자용 패드(97)는, 예를 들어, 세미애디티브 법을 이용하여 동시에 형성하는 것이 가능하다.
내부 접속단자(19)는 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배설되어 있다. 내부 접속단자(19)는 제 1 배선기판(11)에 마련된 내부 접속단자용 패드(45,54,66) 중 어느 하나의 패드와, 제 2 배선기판(17)에 마련된 내부 접속단자용 패드(97)에 접속되어 있다. 내부 접속단자(19)는 제 1 배선기판(11)과 제 2 배선기판(17)을 전기적으로 접속하기 위한 단자이다. 내부 접속단자(19)로서는, 예를 들어, 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이를 소정 간격으로 유지하기 위한 코어부(115)와, 코어부(115)를 덮는 피복부(116)를 가진 도전성볼을 이용하는 것이 가능하다.
이와 같이, 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이를 소정 간격으로 유지하기 위한 코어부(115)를 가진 도전성볼을 내부 접속단자(19)로 이용하는 것에 의해, 반도체 장치(10)가 외력을 받은 때에도 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이를 소정 간격으로 유지하는 것이 가능하다. 또한, 제 1 배선기판(11)에 대하여 거의 평행이 되도록, 제 1 배선기판(11)에 제 2 배선기판(17)을 정도 좋게 실장하는 것이 가능하다.
코어부(115)로서는, 예를 들어, 금속볼(예를 들어, 구리볼)이나, 수지볼을 이용하는 것이 가능하다. 수지볼의 재료로서는, 예를 들어, 폴리스티렌, 폴리아크릴산에스테르, 폴리염화비닐 등을 이용하는 것이 가능하다. 또한, 피복부(116)의 재료로서는, 예를 들어, 땜납을 이용하는 것이 가능하다. 내부 접속단자(19)의 직경은, 예를 들어, 0.26mm으로 하는 것이 가능하다. 이 경우, 코어부(115)의 직경은, 예를 들어, 0.20mm로 하는 것이 가능하다. 또한, 내부 접속단자(19)의 직경이 0.26mm, 코어부(115)의 직경이 0.20mm인 경우, 내부 접속단자용 패드(45,54,66)와 내부 접속단자용 패드(97)의 사이에 배치된 내부 접속단자(19)의 높이 H3는, 예를 들어, 200㎛로 하는 것이 가능하다.
봉지수지(21)는 내부 접속단자(19) 및 제 1 전자부품(12,13)이 배설된 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격(요부(94)도 포함한다)을 충전하도록 마련되어 있다. 봉지수지(21)는 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배설된 내부 접속단자(19) 및 제 1 전자부품(12,13)을 봉지하기 위한 수지이다. 봉지수지(21)로서는, 예를 들어, 에폭시수지를 이용하는 것이 가능하다.
이와 같이, 내부 접속단자(19) 및 제 2 전자부품(12,13)이 배설된 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이를 봉지하는 봉지수지(21)를 마련하는 것에 의해, 내부 접속단자(19) 및 제 1 전자부품(12,13)의 파손을 방지하는 것이 가능함과 함께, 반도체 장치(10)의 강도를 향상시키는 것이 가능하다.
봉지수지(21)는 내부 접속단자(19)에 의해, 제 1 전자부품(12,13)이 실장된 제 1 배선기판(11)과 제 2 전자부품(23,24)이 실장되어 있지 않은 제 2 배선기판(17)을 접속한 후에 형성한다.
제 2 전자부품(23)은 제 2 배선기판(17)에 마련된 제 2 전자부품 실장용 패드(106,111)에 실장되어 있다. 제 2 전자부품(23)으로서는, 예를 들어, 반도체칩을 이용하는 것이 가능하다. 또, 제 2 전자부품(23)으로서 반도체칩을 이용하는 경우, 제 2 전자부품(23)과 제 2 배선기판(17)과의 사이에 언더필(underfill) 수지를 마 련하여도 좋다.
제 2 전자부품(24)은 제 2 배선기판(17)에 마련된 제 2 전자부품 실장용 패드(85,101,102,105,112)에 실장되어 있다. 제 2 전자부품(24)으로서는, 예를 들어, 칩컨덴서, 칩저항, 칩인덕터 등을 이용하는 것이 가능하다. 제 2 전자부품(23,24)은 봉지수지(21)를 형성한 후에 제 2 배선기판(17)에 실장한다.
이와 같이, 제 2 배선기판(17)의 절연층(75)의 상면(75A)(요부(94)가 형성된 측과는 반대측에 위치하는 제 2 배선기판(17)의 면)에, 제 2 전자부품 실장용 패드(85,101,102,105,106,111,112)를 마련하고, 제 2 전자부품 실장용 패드(85,101,102,105,106,111,112)에 제 2 전자부품(23,24)을 실장하는 것에 의해, 반도체 장치(10)의 실장밀도를 향상시키는 것이 가능하다.
상기 구성으로 이루어지는 반도체 장치(10)는 관통부(72)가 형성된 코어기판(71) 및 관통부(114)가 형성된 절연층(93)을 이용하여, 제 2 배선기판(17)을 형성하는 이외에는, 주지의 방법과 동양(同樣)의 방법으로 제조하는 것이 가능하다. 관통부(72,114)는, 예를 들어, 루터에 의해 형성하는 것이 가능하다.
본 실시형태의 반도체 장치에 따르면, 제 1 배선기판(11)에 실장된 제 1 전자부품(12,13) 중, 제 1 배선기판(11)과 제 2 배선기판(17)과의 사이에 배치된 내부 접속단자(19)의 높이 H3보다도 높이가 높은 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(17)에, 제 1 전자부품(13)의 일부를 수용하는 요부(94)를 마련하는 것에 의해, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(11)과 제 2 배 선기판(17)과의 간격(구체적으로는, 내부 접속단자용 패드(45,54,66)와 내부 접속단자용 패드(97)과의 간격)을 종래보다도 좁게 하는 것이 가능하게 되기 때문에, 반도체 장치(10)의 두께방향의 사이즈의 소형화를 도모하는 것이 가능하다.
또한, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격을 좁게 하는 것에 의해, 종래 반도체 장치(400)에 마련된 내부 접속단자(405)(도 1참조)의 직경(예를 들어, 0.5mm)보다도 내부 접속단자(19)의 직경이 작게 되기 때문에, 제 1 배선기판(11)에 마련된 내부 접속단자용 패드(45,54,66) 및 제 2 배선기판(17)에 마련된 내부 접속단자용 패드(97)의 면방향의 사이즈(내부 접속단자용 패드(45,54,66,97)의 면적)을 작게 하는 것이 가능하게 된다. 이것에 의해, 제 1 및 제 2 배선기판(11,17)의 면방향 사이즈의 소형화가 가능하게 되기 때문에, 반도체 장치(10)의 면방향의 사이즈를 소형화하는 것이 가능하다.
또한, 본 실시형태에서는, 절연층(93)에 형성된 관통부(114)와 코어기판(71)을 관통하는 관통부(72)로, 요부(94)를 구성한 경우를 예로 들어 설명하였지만, 절연층(93)에 형성된 관통부(114)와, 코어기판(71)을 관통하지 않는 개구부로 요부(94)를 구성하여도 좋다.
도 3은 본 발명의 제 1 실시형태의 제 1 변형예에 관한 반도체 장치의 단면도이다. 도 3에 있어서, 제 1 실시형태의 반도체 장치(10)와 동일한 구성부분에서는, 동일부호를 붙인다.
도 3을 참조하면, 제 1 실시형태의 제 1 변형예의 반도체 장치(130)는 제 1 실시형태의 반도체 장치(10)에 마련된 절연층(75)에 관통부(131)를 마련한 이외에는 반도체 장치(10)와 동양으로 구성된다. 관통부(131)는 요부(94)의 저(底)부에 대응하는 부분의 절연층(75)을 관통하도록 복수로 마련되어 있다. 관통부(131)로서는, 예를 들어, 관통공을 이용하는 것이 가능하다. 관통부(131)로서 관통공을 이용한 경우, 관통공의 직경은, 예를 들어, 500㎛로 하는 것이 가능하다.
이와 같이, 요부(94)의 저부에 대응하는 부분의 절연층(75)을 관통하는 관통부(131)를 마련하는 것에 의해, 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격(요부(94)를 포함한다)에 봉지수지(21)를 도입할 때, 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격에 존재하는 공기가 관통부(131)로부터 반도체 장치(10)의 외부로 배출되기 때문에, 봉지수지(21)에서 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격을 정도 좋게 봉지(보이드가 발생하지 않는 봉지)하는 것이 가능하다.
본 실시형태의 제 1 변형예의 반도체 장치에 따르면, 요부(94)의 저부에 대응하는 부분의 절연층(75)을 관통하는 관통부(131)를 마련하는 것에 의해, 제 1 배선기판(11)과 제 2 배선기판(17)과의 간격을 봉지수지(21)로 정도 좋게 봉지(보이드가 발생하는 일이 없는 봉지)하는 것이 가능하다.
또한, 본 실시형태의 제 1 변형예의 반도체 장치(130)는, 제 1 실시형태의 반도체 장치(10)와 동양의 효과를 얻는 것이 가능하다. 또한, 본 실시형태의 제 1 변형예에서는, 절연층(93)에 형성된 관통부(114)와, 코어기판(71)을 관통하는 관통부(72)로 요부(94)를 구성한 경우를 예로 들어 설명하였지만, 절연층(93)에 형성된 관통부(114)와, 코어기판(71)을 관통하지 않는 개구부로 요부(94)를 구성하여도 좋 고, 이 경우, 제 1 변형예와 동양으로 관통공을 가져도 좋다.
도 4는 본 발명의 제 1 실시형태의 제 2 변형예에 관한 반도체 장치의 단면도이다. 도 4에 있어서, 제 1 실시형태의 반도체 장치(10)와 동일구성부분에는 동일부호를 붙인다.
도 4를 참조하면, 제 1 실시형태의 제 2 변형예의 반도체 장치(140)는, 제 1 실시형태의 반도체 장치(10)에 마련된 제 1 전자부품(13) 대신에, 제 1 전자부품(13)보다도 높이가 낮은 제 1 전자부품(142)을 마련하는 것과 함께, 반도체 장치(10)에 마련된 제 2 배선기판(17) 대신에 제 2 배선기판(141)을 마련한 이외에는 반도체 장치(10)와 동양으로 구성된다.
제 1 전자부품(142)은 제 2 배선기판(11)에 마련된 제 1 전자부품 실장용 패드(58,61,62,65)에 실장되어 있다. 제 1 전자부품(142)의 높이 H4는 제 1 전자부품(13)의 높이 H2보다도 낮게 되도록 구성되어 있다. 제 1 전자부품(142)으로서는, 예를 들어, 칩컨덴서, 칩저항, 칩인덕터 등을 이용하는 것이 가능하다.
제 2 배선기판(141)은 도 2에 보인 제 2 배선기판(17)에 마련된 요부(94) 대신에, 요부(143)를 마련한 이외에는 반도체 장치(10)와 동양으로 구성된다.
요부(143)는 절연층(93)에 형성된 관통부(114)와, 관통부(114)에 대응하는 부분의 코어기판(71)의 하면(71B)에 의해 구성되어 있다. 즉, 코어기판(71)에는, 도 2에 보인 관통부(72)가 형성되어 있지 않다.
이와 같이, 제 1 전자부품(142)의 높이 H4가 낮은 경우, 절연층(93)에만 관 통부(114)를 형성하는 것으로써, 제 1 전자부품(142)의 일부를 수용하는 요부(143)를 구성하여도 좋다. 이 경우, 코어기판(71)에 관통부(72)를 형성하지 않기 때문에, 도 2에 보인 제 2 배선기판(17)보다도 제 2 배선기판(141)의 강도를 향상시키는 것이 가능하다.
상기 구성으로 된 제 1 실시형태의 제 2 변형예의 반도체 장치(140)는 제 2 실시형태의 반도체 장치(10)와 동양의 효과를 얻는 것이 가능하다. 또한, 본 실시형태에 있어서, 요부(143)의 저부와 대향하는 부분의 코어기판(71) 및 절연층(75)을 관통하는 관통부(도 3에 보인 관통부(131)과 동양의 기능을 가지는 관통부)를 마련하여도 좋다.
또한, 본 실시형태의 제 2 변형예에서는, 절연층(93)에 형성된 관통부(114)와, 관통부(114)에 대응하는 부분의 코어기판(71)의 하면(71B)으로 요부(143)를 구성한 경우를 예로 들어 설명하였지만, 절연층(93)에 절연층(93)을 관통하지 않는 개구부를 마련하고, 이 개구부를 요부(143)로서 이용하여도 좋다.
(제 2 실시형태)
도 5는 본 발명의 제 2 실시형태에 관한 반도체 장치의 단면도이다. 도 5에 있어서, 제 1 실시형태의 제 2 변형예의 반도체 장치(140)와 동일구성부분에는 동일부호를 붙인다.
도 5를 참조하면, 제 2 실시형태의 반도체 장치(150)는, 제 1 실시형태의 제 2 변형예의 반도체 장치(140)에 마련된 코어가 붙은 빌드업 기판인 제 1 및 제 2 배선기판(11,141) 대신에, 코어리스 기판인 제 1 및 제 2 배선기판(151,152)을 마 련한 이외에는 반도체 장치(140)와 동양으로 구성된다.
제 1 배선기판(151)은 도 4에 보인 제 1 배선기판(11)에 마련된 코어기판(31) 및 관통전극(33) 대신에, 절연층(161) 및 비아(163)를 마련하는 것과 함께, 제 1 배선기판(11)에 마련된 배선(34), 배선패턴(41~44), 및 내부 접속단자용 패드(45)의 배설위치를 변경한 이외에는, 제 1 배선기판(11)과 동양으로 구성된다.
절연층(161)은 절연층(35)과 절연층(49)의 사이에 마련되어 있다. 절연층(161)으로서는, 예를 들어, 에폭시수지나 폴리이미드수지 등으로 이루어지는 수지층을 이용하는 것이 가능하다. 배선(47) 및 배선(47)을 덮는 절연층(49)은, 절연층(161)의 하면(161B)에 마련되어 있다.
배선패턴(34)은 비아(36)가 접속되는 측의 배선패턴(34)의 면이 절연층(161)의 상면(161A)과 거의 일면으로 되도록, 절연층(161)에 내설되어 있다.
비아(163)는 배선(34)과 배선(47)과의 사이에 배치된 부분의 절연층(161)을 관통하도록, 절연층(161)에 마련되어 있다. 비아(163)는 배선(34,47)과 접속되어 있다. 이것에 의해, 비아(163)는 배선(34)과 배선(47)을 전기적으로 접속하고 있다.
배선패턴(41~44) 및 내부 접속단자용 패드(45)는 내부 접속단자(19)가 배설되는 측의 배선패턴(41~44) 및 내부 접속단자용 패드(45)의 면과 절연층(35)의 상면(35A)이 거의 일면이 되도록, 절연층(35)에 내설되어 있다.
제 2 배선기판(152)은 제 1 전자부품(12,142)이 실장된 측의 제 1 배선기판(151)의 면과 대향하도록, 제 1 배선기판(151)의 상방에 배치되어 있다. 제 2 배 선기판(152)은 제 1 배선기판(151)과 제 2 배선기판(152)과의 사이에 배치된 내부 접속단자(19)를 개재하여, 제 1 배선기판(151)과 전기적으로 접속되어 있다. 제 2 배선기판(152)은 도 4에 보인 제 2 배선기판(141)에 마련된 코어기판(71) 및 관통전극(73) 대신에, 절연층(171) 및 비아(173)를 마련하는 것과 함께, 제 2 배선기판(141)에 마련된 배선(74), 배선패턴(81~83,87) 및 제 2 전자부품 실장용 패드(85)의 배설위치를 변경하고, 더욱이 요부(153)를 마련한 이외에는, 제 2 배선기판(141)과 동양으로 구성된다.
절연층(171)은 절연층(75)과 절연층(93)과의 사이에 마련되어 있다. 절연층(171)으로서는, 예를 들어, 에폭시수지나 폴리이미드수지 등으로 이루어지는 수지층을 이용하는 것이 가능하다. 배선(91)을 덮는 것과 함께 관통부(114)를 가진 절연층(93)은 절연층(171)의 하면(171B)에 마련되어 있다.
배선패턴(74)은 비아(76)가 접속되는 측의 배선패턴(74)의 면이 절연층(171)의 상면(171A)과 거의 일면이 되도록, 절연층(171)에 내설되어 있다.
비아(173)는 배선(74)과 배선(91)과의 사이에 배치된 부분의 절연층(171)을 관통하도록 배설되어 있다. 비아(173)는 배선(74)과 배선(91)을 전기적으로 접속하고 있다.
배선패턴(81~83,87) 및 제 2 전자부품 실장용 패드(85)는 제 2 전자부품(23,24)이 실장되는 측의 배선패턴(81~83,87) 및 제 2 전자부품 실장용 패드(85)의 면과, 절연층(75)의 상면(75A)이 거의 일면이 되도록, 절연층(75)에 내설되어 있다. 배선패턴(81~83,87) 및 제 2 전자부품 실장용 패드(85)로서는, 절연층(75)의 상면(75A)으로부터 니켈(Ni)층(예를 들어, 두께 5.0㎛)과, 금(Au)층(예를 들어, 두께 5.0㎛)을 순차적으로 적층시킨 Ni/Au적층막, 절연층(75)의 상면(75A)측으로부터 니켈(Ni)층, 팔라듐(Pd)층, 금(Au)층의 순으로 적층한 Ni/Pd/Au적층막, 절연층(75)의 상면(75A)측으로부터 팔라듐(Pd)층, 금(Au)층의 순으로 적층한 Pd/Au적층막 등을 이용하는 것이 가능하다.
요부(153)는 절연층(93)에 형성된 관통부(114)와, 절연층(171)의 하면(171B)(요부(153)의 저(底)면에 상당하는 면)에 의해 구성되어 있다. 요부(153)는 제 1 전자부품(142)의 일부를 수용하기 위한 것이다.
본 실시형태의 반도체 장치에 따르면, 반도체 장치(150)를 구성하는 제 1 및 제 2 배선기판(151,152)으로서 코어가 붙은 빌드업 기판보다도 얇은 코어리스 기판을 이용하는 것에 의해, 반도체 장치(150)의 두께방향 사이즈를 더욱 소형화하는 것이 가능하다.
또한, 본 실시형태의 반도체 장치(150)는 제 1 실시형태의 반도체 장치(10)와 동양의 효과를 얻는 것이 가능하다.
또한, 본 실시형태에서는, 제 1 및 제 2 배선기판(151,152)으로서 코어리스 기판을 이용한 경우를 예로 들어 설명하였지만, 두 개의 배선기판 중, 일방의 배선기판으로는 코어리스 기판을 이용하고, 타방의 배선기판으로는 코어가 붙은 빌드업 기판을 이용하여도 좋다. 이 경우, 제 1 실시형태의 반도체 장치(10)와 동양의 효과를 얻는 것이 가능하다.
또한, 본 실시형태에서는, 절연층(93)에 형성된 관통부(114)와, 절연층(171) 의 하면(171B)(요부(153)의 저면에 상당하는 면)에 요부(153)를 구성한 경우를 예로 들어 설명하였지만, 절연층(93)에, 절연층(93)을 관통하지 않는 개구부를 마련하고, 이 개구부를 요부(153)로서 이용하여도 좋다.
(제 3 실시형태)
도 6은 본 발명의 제 3 실시형태에 관한 반도체 장치의 단면도이다. 도 6에 있어서, 제 1 실시형태의 제 2 변형예의 반도체 장치(140)와 동일구성부분에는 동일부호를 붙인다.
도 6을 참조하면, 제 3 실시형태의 반도체 장치(180)는 제 1 배선기판(181)과, 제 1 전자부품(12,13)과, 제 2 전자부품(182)과, 제 2 배선기판(184)과, 외부 접속단자(14)와, 내부 접속단자(19)와, 봉지수지(21)를 가진다.
제 1 배선기판(181)은 도 4에 보인 제 2 배선기판(141)(도 4에 보인 반도체 장치(140)의 구성요소 중의 하나)에 마련된 요부(143)를 구성요소로부터 제외하는 것과 함께, 제 2 배선기판(141)에 마련된 배선패턴(81~83) 및 제 2 전자부품 실장용 패드(85) 대신에, 배선패턴(187) 및 제 2 전자부품 탑재용 패드(188)를 마련하고, 더욱이 배선패턴(191~192)을 마련한 이외에는, 제 2 배선기판(141)과 동양으로 구성된다.
배선패턴(187)은 제 1 배선기판(181)의 외주부에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있고, 비아(76)의 상단과 접속되어 있다. 배선패턴(187)은 제 2 전자부품(182)이 실장되는 제 2 전자부품 실장용 패드(201)와, 제 2 전자부품 실장용 패드(201)와 일체적으로 구성되어 비아(76)와 접속되는 배 선(202)을 가진다. 배선패턴(187)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 배선패턴(187)은, 예를 들어, 세미애디티브 법에 의해, 비아(76)와 동시에 형성하는 것이 가능하다.
제 2 전자부품 탑재용 패드(188)는 제 2 배선기판(181)의 중앙부에 대응하는 부분의 절연층(75)의 상면(75A)에 마련되어 있고, 비아(76)의 상단과 접속되어 있다. 제 2 전자부품 탑재용 패드(188)는 제 2 전자부품(182)이 실장되는 패드이다. 제 2 전자부품 탑재용 패드(188)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 제 2 전자부품 탑재용 패드(188)는, 예를 들어, 세미애디티브 법에 의해, 비아(76)와 동시에 형성하는 것이 가능하다.
배선패턴(191)은 제 2 배선기판(181)의 외주부에 대응하는 부분의 절연층(93)의 하면(93A)에 마련되어 있고, 비아(95)의 하단과 접속되어 있다. 배선패턴(191)은 내부 접속단자(19)가 배설되는 내부 접속단자용 패드(205)와, 제 1 전자부품(12)이 실장되는 제 1 전자부품 탑재용 패드(206)와, 내부 접속단자용 패드(205)와 제 1 전자부품 탑재용 패드(206)를 전기적으로 접속하는 배선(207)을 가진다.
내부 접속단자용 패드(205)는 종래 반도체 장치(400)에 마련된 내부 접속단자용 패드(435,446,458,485)(도 1참조)보다도 면방향의 사이즈(면적)가 작게 되도록 구성되어 있다. 내부 접속단자(19)의 직경이 0.26mm, 평면에서 볼 때 내부 접속단자용 패드(205)의 형상이 거의 원형인 경우, 내부 접속단자용 패드(205)의 직경은, 예를 들어, 200㎛로 하는 것이 가능하다.
배선패턴(192)은 제 1 배선기판(181)의 중앙부에 대응하는 부분의 절연층(93)의 하면(93A)에 마련되어 있고, 비아(95)의 하단과 접속되어 있다. 배선패턴(192)은 제 1 전자부품(12)이 실장되는 제 1 전자부품 탑재용 패드(211)와, 제 1 전자부품(13)이 실장되는 제 1 전자부품 탑재용 패드(212)와, 제 1 전자부품 탑재용 패드(211)와 제 2 전자부품 탑재용 패드(212)를 전기적으로 접속하는 배선(213)을 가진다.
배선패턴(193)은 제 1 배선기판(181)의 중앙부에 대응하는 부분의 절연층(93)의 하면(93A)에 마련되어 있고, 비아(95)의 하단과 접속되어 있다. 배선패턴(193)은 제 1 전자부품(13)이 실장되는 제 1 전자부품 탑재용 패드(215,216), 제 1 전자부품 탑재용 패드(215)와 제 1 전자부품 탑재용 패드(216)를 전기적으로 접속하는 배선(217)을 가진다.
배선패턴(194)은 제 1 배선기판(181)의 외주부에 대응하는 부분의 절연층(93)의 하면(93A)에 마련되어 있고, 비아(95)의 하단과 접속되어 있다. 배선패턴(194)은 제 1 전자부품(13)이 실장되는 제 1 전자부품 탑재용 패드(221)와, 내부 접속단자(19)가 배설되는 내부 접속단자용 패드(222)와, 제 1 전자부품 탑재용 패드(221)와 내부 접속단자용 패드(222)를 전기적으로 접속하는 배선(223)을 가진다.
내부 접속단자용 패드(222)는 종래 반도체 장치(400)에 마련된 내부 접속단자용 패드(435,446,458,485)(도 1참조)보다도 면방향의 사이즈(면적)가 작게 되도록 구성되어 있다. 내부 접속단자(19)의 직경이 0.26mm, 평면에서 볼 때 내부 접속단자용 패드(222)의 형상이 거의 원형인 경우, 내부 접속단자용 패드(222)의 직경 은, 예를 들어, 200㎛로 하는 것이 가능하다.
상기 구성으로 된 배선패턴(191~194)의 재료로서는, 예를 들어, 구리를 이용하는 것이 가능하다. 배선패턴(191~194)은, 예를 들어, 세미애디티브 법에 의해, 비아(95)와 동시에 형성하는 것이 가능하다.
제 1 전자부품(12)은 제 1 배선기판(181)의 하면측(제 2 배선기판(184)과 대향하는 측)에 마련된 제 1 전자부품 실장용 패드(206,211)에 실장되어 있다.
제 1 전자부품(13)은 제 1 배선기판(181)의 하면측에 마련된 제 1 전자부품 실장용 패드(212,215,216,221)에 실장되어 있다. 제 1 전자부품(13)은 제 1 배선기판(181)에 실장된 제 1 전자부품(12,13)(복수의 제 1 전자부품) 중, 제 1 배선기판(181)에 접속된 내부 접속단자(19)의 하단으로부터 돌출되는 전자부품이다.
제 2 전자부품(182)은 제 1 배선기판(181)의 상면측에 마련된 제 2 전자부품 실장용 패드(188,201)에 실장되어 있다.
제 2 배선기판(184)은 제 1 배선기판(181)에 실장된 제 1 전자부품(12,13)과 대향하도록, 제 1 배선기판(181)의 하방에 배치되어 있다. 제 2 배선기판(184)은 제 1 배선기판(181)과 제 2 배선기판(184)과의 사이에 배설된 내부 접속단자(19)를 개재하여, 제 1 배선기판(181)과 전기적으로 접속되어 있다.
제 2 배선기판(184)은 도 4에 보인 제 1 배선기판(11)(도 4에 보인 반도체 장치(140)의 구성요소의 한 개)에 마련된 배선패턴(41~44)를 구성요소로부터 제외함과 동시에, 제 1 전자부품(13)의 일부를 수용하는 전자부품 수용용 관통부(225)를 마련한 이외에는 제 1 배선기판(11)과 동양으로 구성된다.
전자부품 수용용 관통부(225)는 제 1 배선기판(181)에 접속된 내부 접속단자(19)의 하단으로부터 돌출하는 제 1 전자부품(13)과 대향하는 부분의 코어기판(31) 및 절연층(35,49)을 관통하도록 형성되어 있다.
이와 같이, 제 1 배선기판(181)에 실장되어, 제 1 배선기판(181)에 접속된 내부 접속단자(19)의 하단으로부터 돌출하는 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(184)에, 제 1 전자부품(13)의 일부를 수용하는 전자부품 수용용 관통부(225)를 마련하는 것에 의해, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(181)과 제 2 배선기판(184)과의 간격(구체적으로는, 내부 접속단자용 패드(45)와 내부 접속단자용 패드(97,205,222)와의 간격)을 종래보다도 좁게 하는 것이 가능하게 되기 때문에, 반도체 장치(180)의 두께방향 사이즈의 소형화를 도모하는 것이 가능하다.
또한, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(181)과 제 2 배선기판(184)과의 간격을 좁게 하는 것에 의해, 종래 반도체 장치(400)에 마련된 내부 접속단자(405)(도 1참조)의 직경(예를 들어, 0.5mm)보다도 내부 접속단자(19)의 직경이 작게 되기 때문에, 제 1 배선기판(181)에 마련된 내부 접속단자접속용 패드(45) 및 제 2 배선기판(184)에 마련된 내부 접속단자용 패드(97,205,222)의 면방향의 사이즈(내부 접속단자접속용 패드(45,97,205,222)의 면적)을 작게 하는 것이 가능하게 된다. 이것에 의해, 제 1 및 제 2 배선기판(181,184)의 면방향 사이즈의 소형화가 가능하게 되기 때문에, 반도체 장치(180)의 면방향 사이즈를 소형화하는 것이 가능하다.
외부 접속단자(14)는 제 2 배선기판(184)에 마련된 외부 접속용 패드(52)에 마련되어 있다. 내부 접속단자(19)는 제 2 배선기판(184)에 마련된 내부 접속단자용 패드(45)와 제 1 배선기판(181)에 마련된 내부 접속단자용 패드(97,205,222)의 어느 하나의 패드와의 사이를 접속하도록 배설되어 있다.
봉지수지(21)는 제 1 배선기판(181)과 제 2 배선기판(184)과의 간격 및 전자부품 수용용 관통부(225)를 충전하고 있다. 이것에 의해, 봉지수지(21)는 제 1 배선기판(181)과 제 2 배선기판(184)과의 사이에 배치된 제 1 전자부품(12,13) 및 내부 접속단자(19)를 봉지하고 있다. 전자부품 수용용 관통부(225)에 마련된 부분인 봉지수지(21)의 하면(21A)은 절연층(49)의 하면(49A)과 거의 일면으로 되어 있다.
본 실시형태의 반도체 장치에 따르면, 제 1 배선기판(181)에 실장되어, 제 1 배선기판(181)에 접속된 내부 접속단자(19)의 하단으로부터 돌출하는 제 1 전자부품(13)과 대향하는 부분의 제 2 배선기판(184)에 제 1 전자부품(13)의 일부를 수용하는 전자부품 수용용 관통부(225)를 마련하는 것에 의해, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(181)과 제 2 배선기판(184)과의 간격(구체적으로는, 내부 접속단자용 패드(45)와 내부 접속단자용 패드(97,205,222)와의 간격)을 종래보다도 좁게 하는 것이 가능하게 되기 때문에, 반도체 장치(180)의 두께방향 사이즈의 소형화를 도모하는 것이 가능하다.
또한, 내부 접속단자(19)가 배설되는 부분의 제 1 배선기판(181)과 제 2 배선기판(184)과의 간격을 좁게 하는 것에 의해, 종래 반도체 장치(400)에 마련된 내부 접속단자(405)(도 1참조)의 직경(예를 들어, 0.5mm)보다도 내부 접속단자(19)의 직경이 작게 되기 때문에, 제 2 배선기판(184)에 마련된 내부 접속단자접속용 패드(45) 및 제 2 배선기판(181)에 마련된 내부 접속단자용 패드(97,205,222)의 면방향 사이즈(내부 접속단자접속용 패드(45,97,205,222)의 면적)를 작게 하는 것이 가능하게 된다. 이것에 의해, 제 1 및 제 2 배선기판(181,184)의 면방향 사이즈의 소형화가 가능하게 되기 때문에, 반도체 장치(180)의 면방향 사이즈를 소형화하는 것이 가능하다.
또한, 본 실시형태에서는, 제 1 및 제 2 배선기판(181,184)으로서 코어가 붙은 빌드업 기판을 이용한 경우를 예로 들어 설명하였지만, 제 1 및 제 2 배선기판(181,184)으로서 코어기판을 가지지 않는 코어리스 기판(도 5에 보인 바와 같은 배선기판)을 이용하여도 좋다. 이 경우, 본 실시형태의 반도체 장치(180)와 동양의 효과를 얻는 것이 가능하다.
또한, 본 실시형태에서는 제 1 전자부품(12)을 제 1 배선기판(181)에 실장한 경우를 예로 들어 설명하였지만, 제 1 전자부품(12)은 제 2 배선기판(184)(구체적으로는, 제 1 배선기판(181)과 대향하는 부분의 제 2 배선기판(184))에 실장하여도 좋다.
이상, 본 발명의 바람직한 실시형태에 대하여 상술하였지만, 본 발명에 관한 특정의 실시형태에 한정되는 것이 아니라, 특허청구범위 내에 기재된 본 발명 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
본 발명은, 쌓여진 두 개의 배선기판 사이에 전자부품을 배설한 반도체 장치 에 적용할 수 있다.
도 1은 종래 반도체 장치의 단면도이다.
도 2는 본 발명의 제 1 실시형태에 관한 반도체 장치의 단면도이다.
도 3은 본 발명의 제 1 실시형태의 제 1 변형예에 관한 반도체 장치의 단면도이다.
도 4는 본 발명의 제 1 실시형태의 제 2 변형예에 관한 반도체 장치의 단면도이다.
도 5는 본 발명의 제 2 실시형태에 관한 반도체 장치의 단면도이다.
도 6은 본 발명의 제 3 실시형태에 관한 반도체 장치의 단면도이다.
<부호의 설명>
10, 130, 140, 150, 180 : 반도체 장치
11, 151, 181 : 제 1 배선기판
12, 13, 142 : 제 1 전자부품
14 : 외부 접속단자
17, 141, 152, 182, 184 : 제 2 배선기판
19 : 내부 접속단자
21 : 봉지수지
21A,31B,49A,71B,93A,161B,171B : 하면
23,24,182 : 제 2 전자부품
31,71 : 코어기판
31A,35A,71A,75A,161A,171A : 상면
33,73 : 관통전극
34,47,56,59,63,67,74,91,103,107,113,202,207,213,217,223 : 배선
35,49,75,93,161,171 : 절연층
36,51,76,95,163,173 : 비아
41~44,81~83,87,187,191~194 : 배선패턴
45,54,66,97,205,222 : 내부 접속단자용 패드
52 : 외부 접속용 패드
55,57,58,61,62,65,206,211,212,215,216,221 : 제 1 전자부품 실장용 패드
72,114,131 : 관통부
94,143,153 : 요부
85,101,102,105,106,111,112,188,201 : 제 2 전자부품 실장용 패드
115 : 코어부
116 : 피복부
225 : 전자부품 수용용 관통부
H1,H2,H3,H4 : 높이

Claims (12)

  1. 제 1 전자부품과, 상기 제 1 전자부품이 실장되는 제 1 전자부품 실장용 패드를 가지는 제 1 배선기판과, 상기 제 1 배선기판의 상방에 배치된 제 2 배선기판을 구비하고,
    상기 제 1 전자부품 실장용 패드가 상기 제 2 배선기판과 대향하는 측의 상기 제 1 배선기판의 제 1 면에 마련되는 것과 함께, 상기 제 1 배선기판과 상기 제 2 배선기판과의 사이에 배치된 내부 접속단자에 의해, 상기 제 1 배선기판과 상기 제 2 기판이 전기적으로 접속된 반도체 장치이고,
    상기 제 1 전자부품과 대향하는 부분의 상기 제 2 배선기판에, 상기 제 1 전자부품의 일부를 수용하는 요(凹)부를 마련한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전자부품은, 상기 제 1 배선기판에 복수로 실장되어 있고,
    상기 요부는, 상기 제 1 배선기판에 실장된 복수의 상기 제 1 전자부품 중, 상기 제 1 배선기판과 상기 제 2 배선기판과의 사이에 배치된 상기 내부 접속단자의 높이 보다도 높이가 높은 상기 제 1 전자부품과 대향하는 부분의 상기 제 2 배선기판에 마련한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 배선기판과 상기 제 2 배선기판과의 사이를 봉지하는 봉지수지를 마련한 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 배선기판에, 상기 요부의 저(底)부에 대응하는 부분의 상기 제 2 배선기판을 관통하는 관통부를 마련한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 배선기판은, 상기 요부가 형성된 측과는 반대측에 위치하는 상기 제 2 배선기판의 면에 제 2 전자부품 실장용 패드를 가지고,
    상기 제 2 전자부품 실장용 패드에 제 2 전자부품을 실장한 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 내부 접속단자는, 상기 제 1 배선기판과 상기 제 2 배선기판과의 사이를 소정 간격으로 유지하기 위한 코어부와, 상기 코어부를 덮는 피복부를 가진 도전성볼인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 면의 반대측에 위치하는 상기 제 1 배선기판의 제 2 면에 마련되 는 것과 함께, 상기 제 2 배선기판과 전기적으로 접속되는 외부 접속용 패드를 마련한 것을 특징으로 하는 반도체 장치.
  8. 제 1 전자부품과, 상기 제 1 전자부품이 실장되는 제 1 전자부품 실장용 패드를 가지는 제 1 배선기판과, 상기 제 1 배선기판에 실장된 상기 제 1 전자부품과 대향하도록 상기 제 1 배선기판의 하방에 배치된 제 2 배선기판을 구비하고,
    상기 제 1 배선기판과 상기 제 2 배선기판과의 사이에 배치된 내부 접속단자에 의해, 상기 제 1 배선기판과 상기 제 2 배선기판이 전기적으로 접속된 반도체 장치이고,
    상기 제 2 배선기판에, 상기 제 1 전자부품과 대향하는 부분의 상기 제 2 배선기판을 관통하는 것과 함께, 상기 제 1 전자부품의 일부를 수용하는 전자부품 수용용 관통부를 마련한 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 전자부품은, 복수로 마련되어 있고,
    상기 전자부품 수용용 관통부는, 상기 제 1 배선기판에 실장된 복수의 상기 제 1 전자부품 중, 상기 제 1 배선기판에 접속된 상기 내부 접속단자의 하단으로부터 돌출되는 상기 제 1 전자부품과 대향하는 부분의 상기 제 2 배선기판에 마련한 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 배선기판과 상기 제 2 배선기판과의 사이를 봉지하는 봉지수지를 마련한 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제 1 배선기판은, 상기 제 1 전자부품 실장용 패드가 마련된 면의 반대측에 위치하는 상기 제 1 배선기판의 면에 제 2 전자부품 실장용 패드를 가지고,
    상기 제 2 전자부품 실장용 패드에 제 2 전자부품을 실장한 것을 특징으로 하는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 내부 접속단자는, 상기 제 1 배선기판과 상기 제 2 배선기판과의 사이를 소정 간격으로 유지하기 위한 코어부와, 상기 코어부를 덮는 피복부를 가진 도전성볼인 것을 특징으로 하는 반도체 장치.
KR1020080117396A 2007-11-26 2008-11-25 반도체 장치 KR101498736B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007304655A JP5230997B2 (ja) 2007-11-26 2007-11-26 半導体装置
JPJP-P-2007-304655 2007-11-26

Publications (2)

Publication Number Publication Date
KR20090054390A true KR20090054390A (ko) 2009-05-29
KR101498736B1 KR101498736B1 (ko) 2015-03-04

Family

ID=40669526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080117396A KR101498736B1 (ko) 2007-11-26 2008-11-25 반도체 장치

Country Status (5)

Country Link
US (1) US8208268B2 (ko)
JP (1) JP5230997B2 (ko)
KR (1) KR101498736B1 (ko)
CN (1) CN101447470A (ko)
TW (1) TWI462250B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107872923A (zh) * 2016-09-24 2018-04-03 苹果公司 叠层印刷电路板封装

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825514B2 (en) * 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
JP2009182202A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置の製造方法
JP4930566B2 (ja) * 2009-10-02 2012-05-16 富士通株式会社 中継基板、プリント基板ユニット、および、中継基板の製造方法
US20130181359A1 (en) * 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
CN109830469B (zh) * 2013-08-05 2021-03-16 日月光半导体制造股份有限公司 半导体封装件及其制造方法
JP6168598B2 (ja) * 2013-08-21 2017-07-26 日東電工株式会社 光電気混載モジュール
JP6570924B2 (ja) * 2015-08-31 2019-09-04 新光電気工業株式会社 電子部品装置及びその製造方法
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9741690B1 (en) 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US10388637B2 (en) * 2016-12-07 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US10797039B2 (en) 2016-12-07 2020-10-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US10242973B2 (en) * 2017-07-07 2019-03-26 Samsung Electro-Mechanics Co., Ltd. Fan-out-semiconductor package module
EP3855482A4 (en) * 2018-09-19 2021-12-08 Fujitsu Limited ELECTRONIC DEVICE, ELECTRONIC APPARATUS AND DESIGN AID PROCESS FOR AN ELECTRONIC DEVICE
KR102509644B1 (ko) * 2018-11-20 2023-03-15 삼성전자주식회사 패키지 모듈
KR102662556B1 (ko) 2018-11-29 2024-05-03 삼성전자주식회사 패키지 모듈
KR102149387B1 (ko) * 2019-02-13 2020-08-28 삼성전기주식회사 전자 소자 모듈
WO2022209751A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール及び通信装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07288385A (ja) * 1994-04-19 1995-10-31 Hitachi Chem Co Ltd 多層配線板及びその製造法
DE69626747T2 (de) * 1995-11-16 2003-09-04 Matsushita Electric Industrial Co., Ltd. Gedruckte Leiterplatte und ihre Anordnung
JPH11112121A (ja) 1997-09-30 1999-04-23 Toshiba Corp 回路モジュール及び回路モジュールを内蔵した電子機器
JPH11214819A (ja) * 1998-01-28 1999-08-06 Sony Corp 配線板及びその製造方法
JP3879347B2 (ja) * 1999-12-20 2007-02-14 富士電機システムズ株式会社 モジュール基板接合方法
CN1348605A (zh) * 1999-12-27 2002-05-08 三菱电机株式会社 集成电路装置
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
JP2002076265A (ja) * 2000-09-01 2002-03-15 Sony Corp 半導体デバイスの実装方法、半導体デバイス及び半導体装置
JP2002314031A (ja) * 2001-04-13 2002-10-25 Fujitsu Ltd マルチチップモジュール
JP2003124595A (ja) * 2001-10-11 2003-04-25 Alps Electric Co Ltd 電子回路ユニット
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP2003347722A (ja) * 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP4287733B2 (ja) * 2003-11-04 2009-07-01 日本シイエムケイ株式会社 電子部品内蔵多層プリント配線板
TWI315648B (en) * 2004-11-17 2009-10-01 Phoenix Prec Technology Corp Circuit board structure with embeded adjustable passive components and method for fabricating the same
JP2006278811A (ja) * 2005-03-30 2006-10-12 Alps Electric Co Ltd 実装基板
EP1962342A4 (en) * 2005-12-14 2010-09-01 Shinko Electric Ind Co SUBSTRATE WITH INTEGRATED CHIP AND METHOD FOR MANUFACTURING THE SAME
DE112006003809T5 (de) * 2006-03-29 2009-02-12 Murata Mfg. Co., Ltd., Nagaokakyo-shi Zusammengesetztes Substrat und Verfahren zum Herstellen eines zusammengesetzten Substrats

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107872923A (zh) * 2016-09-24 2018-04-03 苹果公司 叠层印刷电路板封装
US10631410B2 (en) 2016-09-24 2020-04-21 Apple Inc. Stacked printed circuit board packages
CN107872923B (zh) * 2016-09-24 2020-10-23 苹果公司 叠层印刷电路板封装

Also Published As

Publication number Publication date
CN101447470A (zh) 2009-06-03
TWI462250B (zh) 2014-11-21
JP5230997B2 (ja) 2013-07-10
TW200939434A (en) 2009-09-16
US20090135575A1 (en) 2009-05-28
KR101498736B1 (ko) 2015-03-04
JP2009130196A (ja) 2009-06-11
US8208268B2 (en) 2012-06-26

Similar Documents

Publication Publication Date Title
KR20090054390A (ko) 반도체 장치
US8324513B2 (en) Wiring substrate and semiconductor apparatus including the wiring substrate
US7808799B2 (en) Wiring board
US7122901B2 (en) Semiconductor device
US7473988B2 (en) Wiring board construction including embedded ceramic capacitors(s)
US8569892B2 (en) Semiconductor device and manufacturing method thereof
US8344492B2 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
KR101258713B1 (ko) 배선기판의 제조방법
US8179689B2 (en) Printed circuit board, method of fabricating printed circuit board, and semiconductor device
KR101109701B1 (ko) 커패시터 실장 배선 기판 및 그 제조 방법
US6483718B2 (en) Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
KR20060069231A (ko) 다단구성의 반도체모듈 및 그 제조방법
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US9852970B2 (en) Wiring substrate
US20090065902A1 (en) Method of forming a semiconductor die having a sloped edge for receiving an electrical connector
US20060138638A1 (en) Substrate for semiconductor devices and semiconductor device
US20170309558A1 (en) Interposer and method for manufacturing interposer
KR101409648B1 (ko) 집적회로 패키지 및 그 제조방법
US20040009629A1 (en) Electrode forming method in circuit device and chip package and multilayer board using the same
JP5439683B2 (ja) 3d電子モジュール
US20150348918A1 (en) Package substrate, package, package on package and manufacturing method of package substrate
KR20090037811A (ko) 배선 기판
US8418356B2 (en) Method of manufacturing an embedded printed circuit board
CN114334901A (zh) 半导体封装结构及其制造方法
KR20100066934A (ko) 캐패시터를 갖는 동박적층판 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 6